JPS5958838A - 半導体装置 - Google Patents

半導体装置

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JPS5958838A
JPS5958838A JP57168355A JP16835582A JPS5958838A JP S5958838 A JPS5958838 A JP S5958838A JP 57168355 A JP57168355 A JP 57168355A JP 16835582 A JP16835582 A JP 16835582A JP S5958838 A JPS5958838 A JP S5958838A
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JP
Japan
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si3n4
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sio2
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JP57168355A
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English (en)
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Yoichi Tamaoki
玉置　洋一
Takeo Shiba
健夫 芝
Kazuhiko Sagara
和彦 相良
Masao Kawamura
川村　雅雄
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置に関し、詳しくは半導体基板に形
成された溝に絶縁物を介して誘電体材料を充填して、複
数の半導体素子を互いに電気的に分離する半導体装置に
関する。
〔従来技術〕
半導体基板に溝を形成して溝内に誘電体材料を充填して
半導体素子間の絶縁分１Ｍ！（アイソレーション）を行
なう方法は、従来のＰＮ接合分離法に比べて、所要面積
と寄生容量が非常に小さく、高集積・高速ＬＳＩに適し
た方法である。ところが、この方法は誘電体材料を溝に
充填した後の表面の平坦化工程が複雑であるため、溝の
幅を制限して平坦化を容易にする等の方法が用いられて
いた。
しかし、溝の幅を制限すると不要の能動領域が発生じ、
配線容量が増大して回路の動作速度が低下する欠点がめ
った。
〔発明の目的〕
本発明の目的は、以上述べた従来技術の欠点を除去し、
簡単なプロセスで配線容量が小さくすることのできる半
導体装置を提供することである。
〔発明の概要〕
上記目的を達成するために、本発明はアイソレーション
用の狭くて深い溝と、不要な能動領域の表面を覆う厚い
酸化膜を組み合せて使用する。製造工程を簡単にするた
めに、素子内の分離を行なう浅い溝の部分の形成と同時
に、厚い酸化膜の領域の形成を行なうことが可能であシ
、従来の最も簡単なプロセスと同じ工程数で性能の向上
を達成できる。
〔実施例〕
以下、バイポーラ集積回路の製造に関する実施例を用い
て本発明を爵しく説明する。
第１図に示すように、面方位（１００）のｓｉ基板ｌの
表面に、コレクタ埋込層２を設け、その、上ニトランシ
スタの能動部分となるｓｉエピタキシャル層３（厚さ１
〜１．５μｍ）を形成した後、その表面を酸化して５ｉ
０２膜４を形成し、さらにその上に周知のＣＶＤ法によ
って５ｉｓＮ４膜５を形成した。
次に、通常のホトエツチング法を用いて、溝を形成すべ
き領域にある上記ｓ＋、Ｎ４膜５を選択エツチングして
除去し、さらに、再びホトエツチングを行なって素子内
の分離を行なう浅い溝の部分６と広い分離領域の中心部
７に５ｉＱｚ膜４を残しここで開孔６および８０幅は溝
の深さと同程度あるいはそれよシも狭くすることが、後
の平坦化のために好ましい。（第２図） 次に、反応性スパッタエツチングなど周知のドライエツ
チング技術を用いてｓｌにＩよぼ垂直の溝９を形成した
後、緩衝ＨＦ’液をエッチ液として用いて露出されたＳ
　ｉ　Ｏｚ　Ｍ’ｓ／　、Ｆ　ｋエツチングして除去し
た（第３図）。
次に、再びＳｉ３，２．ｌをドライエツチングして、コ
レクタ埋込層２よシも浅い＃１ｏと、コレクタ埋込層２
を突き抜ける深い溝１１を形成した（第４図）。
次に、８ｉ３Ｎ４膜５をマスクにしてｓｉ　ｌ、２゜３
の露出された部分を酸化して溝の表面に５ｊＣｈ膜１２
を形成する。マスクとして用いた５ｉｓＮ４膜５を除去
した後、再びＳｉ３Ｎ４膜１３を全面に被着し、さらに
ＣＶＤ法で多結晶５ｉ１４を２ｍ厚く堆積して溝を充填
した（第５図）。
次に、等方性のエツチング（ドライでもウェットでも可
）を用いて上記８３３Ｎ４膜１３の表面が露出されるま
で多結晶ｓｉ　１４をエッチし、表面を平担にした（第
６図）。
次ニ、多結晶５ｔｉ４の表面を酸化して５ｉ０２膜１５
を形成した後、Ｓ’３Ｎ４膜１３の膜用３れた部分を除
去して再び全面に５ｉ３Ｎ、膜１６を被着し、アイソレ
ーション工程が終了した（第７図）。
次に、コレクタ取出し用拡散層１７、ベース拡散層１８
、エミッタ拡散層１９を形成し、さらにパッシベーショ
ン膜に開孔して、ベース電極２０、エミッタ電極２１、
コレクタ電極２２を形成してトランジスタが完成した（
第８図）。
〔発明の効果〕
このようにして製作されたバイポーラＬＳＩは、分離領
域に厚い酸化膜１２．１５が存在するため配線容量が狭
い溝のみの場合の約１／１０に減少し回路が約５０％高
速化した。
不実施例では、浅い＃４１０をｓ　ｉ０２膜１２の底が
コレクタ埋込層２の表面に達する場合を示したが、浅い
溝をコレクタ埋込層まで堀る必要がない場合には浅い溝
に対するエツチング量を減らすか、あるいは第９図に示
すように浅い溝のエツチングを省略することも可能であ
る。ここで、浅い溝の深さを５ｊ０２膜１２の厚さのほ
ぼ半分に選べば平坦化後の表面をほぼ平坦にできる。
また、上記実施例では分離領域が比較的狭い場合につい
て図示したが、広い場合には第１０図の様になって、表
面に段差は発生せず、ＬＳＩに十分適用可能である。
また、溝の断面形状は本実施例で述べたＵ形に限定され
るわけではなくて、Ｙ形とＹ形あるいは３者の組合せも
可能である。特に、第２図に示した５ｉＯｚ膜４をエツ
チングする際にオーバーエツチングを行なって、Ｓｉエ
ツチングの初期にアルカリ系エッチ液（ＫＯＨ，ヒドラ
ジン等）を用いた異方性エツチングを行なって、深い溝
の上部にＹ形の傾斜をつけると、第１１図に示したよう
に、表面の平坦性が向上する。
上記実施例では、アイソレーション溝の充填物１４とし
て多結晶Ｓｉを用いているが、これには５ｉＯｚや５ｔ
３Ｎ４等の絶縁物を用いることももちろん可能である。
【図面の簡単な説明】
第１図乃至第８図は本発明の一実施例を示す工程図、第
９図乃至第１１図はそれぞれ本発明の異なる実施例を示
す断面図である。 １・・・Ｓｉ基板、２・・・コレクタ埋込層、３・・・
Ｓｉエピタキシャル層、４．１２．１４・・・５ｉ０２
層、５゜１３−８ｉ３Ｎ４層、１４−・・多結晶Ｓｉ。 代理人　弁理士　薄田利幸 第　１　図 第　２　図 第　４　図 第　ｒ；　図 ）１　　　乙　　　しｎ 第　７　因 菊　９　図 ２１１

Claims (1)

    【特許請求の範囲】
  1. とも有することを特徴とする半導体装置。
JP57168355A 1982-09-29 1982-09-29 半導体装置 Pending JPS5958838A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP57168355A JPS5958838A (ja) 1982-09-29 1982-09-29 半導体装置
KR1019830004416A KR900007149B1 (ko) 1982-09-29 1983-09-20 반도체 장치
DE8383109585T DE3380378D1 (en) 1982-09-29 1983-09-26 Semiconductor device comprising dielectric isolation regions
EP83109585A EP0111651B1 (en) 1982-09-29 1983-09-26 Semiconductor device comprising dielectric isolation regions
US07/011,932 US4819054A (en) 1982-09-29 1987-02-06 Semiconductor IC with dual groove isolation
US07/284,557 US5011788A (en) 1982-09-29 1988-12-15 Process of manufacturing semiconductor integrated circuit device and product formed thereby
US07/642,922 US5141888A (en) 1982-09-29 1991-01-18 Process of manufacturing semiconductor integrated circuit device having trench and field isolation regions

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ID=15866532

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JP57168355A Pending JPS5958838A (ja) 1982-09-29 1982-09-29 半導体装置

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JP (1) JPS5958838A (ja)
KR (1) KR900007149B1 (ja)
DE (1) DE3380378D1 (ja)

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DE3380378D1 (en) 1989-09-14
KR840005919A (ko) 1984-11-19
EP0111651B1 (en) 1989-08-09
KR900007149B1 (ko) 1990-09-29
EP0111651A3 (en) 1986-02-05
EP0111651A2 (en) 1984-06-27

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