JPS6060735A - Manufacture of semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To necessitate no mask for flattening and to contrive to reduce the parasitic capacity on a semiconductor integrated circuit device by a method wherein an oxide film is selectively formed on the surface of the substrate using an oxidation-resistant film, and after that, grooves are formed in regions with a fixed width on the periphery of the oxidation-resistant film and after an embedding material was adhered on the whole surface, the embedding material is removed up to the surface of the substrate. CONSTITUTION:A buried diffusion layer 2, an epitaxial layer 3 and an oxide film 4 for buffer are formed on a silicon substrate 1, and after that, a silicon nitriding film 5 and a CVD oxide film 6 are successively deposited. After then, a groove 11, which reaches in the surface of the layer 3, is formed using a resist film 7. Then, the resist film 7 is removed, a nitriding film 12 is deposited on the whole surface and plane parts only of the film 12 are removed. The bottom part of the groove 11 is oxidized to form an oxide film 13, the exposed parts of the nitriding films 5 and 12 are performed an etching and removed, and grooves 16, which reach in the substrate 1, are formed in the parts. After that, polycrystalline silicons are thickly deposited on the whole surface and an etching is performed until element regions 14 and an isolation region are flattened.

Description

【発明の詳細な説明】 （技術分野） この発明は半導体集積回路装置の製造方法に関し、特に
バイポーラ型半導体集積回路装置に好適な電子分離領域
の形成方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field) The present invention relates to a method of manufacturing a semiconductor integrated circuit device, and more particularly to a method of forming an electron isolation region suitable for a bipolar type semiconductor integrated circuit device.

（従来技術） バイポーラ型半導体集積回路装首の素子分離は、古くは
ＰＮ接合分離法によっていたが、素子が微細化され集積
度が増大するにつれ、分離領域の面積を削減する必要が
生じ、シリコン基板の選択酸化による厚いシリコン酸化
膜を利用した酸化膜分離法（いわゆるアイソブレーナ）
に移行ｌ−ていった。(Prior art) Element isolation for bipolar semiconductor integrated circuits was traditionally performed using the PN junction isolation method, but as elements become smaller and the degree of integration increases, it becomes necessary to reduce the area of the isolation region, and silicon Oxide film separation method using a thick silicon oxide film by selective oxidation of the substrate (so-called isobrainer)
I moved on to l-.

酸化膜分離法は、ＰＮ分離法に比べて著しく分離領域を
減少させるのみならず、素子領域以夕Ｉのすべての領域
（以下フィールド領域と呼ぶ）を厚い酸化膜に変換する
ため、配線−基板間の浮遊容量が減少し、高速化にも寄
与する効果的な方法であった。The oxide film isolation method not only significantly reduces the isolation region compared to the PN isolation method, but also converts the entire region from the element region to the field region (hereinafter referred to as the field region) into a thick oxide film. This is an effective method that reduces the stray capacitance between the two and contributes to faster speeds.

酸化膜分離法は、索子形成領域を、薄いシリコン酸化膜
上にシリコン窒化膜を積層した２層よりなる耐酸化性マ
スクで覆い、しかも厚い酸化膜を形成する領域に酸化に
よる体積の増大を防ぐためにエツチングにより溝を形成
したのち熱酸化し、素子領域と分離領域をほぼ平担面と
する方法である。In the oxide film separation method, the region where the strands are to be formed is covered with an oxidation-resistant mask consisting of a two-layered silicon nitride film laminated on a thin silicon oxide film, and the volume is increased by oxidation in the region where the thick oxide film is to be formed. In order to prevent this, a groove is formed by etching and then thermally oxidized to make the element region and the isolation region almost flat.

（−たがって、溝の側面方向にも酸化が進み、分離領域
の幅は写真食刻によって規定される幅よシも必ず太くな
り、約１０μｍ程度が限界となる。さらに、素子領域の
シリコン基板と耐酸化性マスク層との間には、分離領域
からくさび状に張り出（〜だ酸化膜、即ちパース・ピー
クが形成さ九ること、および素子領域の周囲での酸化膜
の盛り上り即ちバーズ・ヘッドが形成され、完全な平担
表面が得らねないといり欠点があった。(- Therefore, oxidation progresses in the side direction of the trench, and the width of the isolation region becomes wider than the width defined by photolithography, and the limit is about 10 μm. Furthermore, the silicon substrate in the element region A wedge-shaped oxide film, or perspective peak, is formed between the isolation region and the oxidation-resistant mask layer. The drawback was that a bird's head was formed and a completely flat surface could not be obtained.

一方、素子の微細化は更に進み、高集積化のためには更
に分離領域の面積を縮小する必要が生じた０ 最近になって、基板面に対して垂直に膜をエツチングす
る異方性エツチング技術である反応性イオンエッチ（以
下ＲＩＥと呼ぶ）が実用化され、酸化膜分離法に代わる
新たな素子分離法が開発されつつある。On the other hand, the miniaturization of devices has progressed further, and it has become necessary to further reduce the area of isolation regions in order to achieve higher integration.Recently, anisotropic etching, which etches the film perpendicular to the substrate surface, has been A technique called reactive ion etching (hereinafter referred to as RIE) has been put into practical use, and a new element isolation method is being developed to replace the oxide film isolation method.

これまでに提案された種々の新分離技術を大別すると以
下の２つに分類される。The various new separation techniques that have been proposed so far can be broadly classified into the following two categories.

一つは、ＲＩＥによって深い溝を堀り、二酸化シリコン
や多結晶シリコンなどによって埋め戻して平担化する方
法（以下、溝堀り法と呼ぶ）であり、他の一つは、素子
領域の表面のみならず、溝の側壁も耐酸化性マスク層で
破捜して、横方向ｌソ化による分離領域幅の増大とパー
ク・ピーク、バーズ・ヘッドの形成を防止する方法（以
下、改良型選択酸化法と呼ぶ）である。One method is to dig a deep trench by RIE and then backfill it with silicon dioxide or polycrystalline silicon to make it planar (hereinafter referred to as trench trenching method). A method in which not only the surface but also the sidewalls of the grooves are penetrated with an oxidation-resistant mask layer to prevent the increase in isolation region width and the formation of park peaks and bird's heads due to lateral lization (hereinafter referred to as an improved method) oxidation method).

溝掘り法は、溝を形成した後、二酸化シリコンなどの絶
縁物あるいは、溝内壁に絶縁膜を形成後したのち多結晶
シリコンなどを厚く堆積させ、エッチバックして平担化
するものであシ、バイポーラ型半導体集積回路装置に適
用する場合には、基板全面に形成した埋込拡散層を貫く
深いｍを形成して埋込拡散用のマスクを省略できる利点
があるが、素子分離用の幅の狭い溝部と、幅の広いフィ
ールド領域の溝部とを同時に平担化することが国難であ
り、そのため、平担化用のマスクが必要となり、厳しい
合わせ精度が要求され、さらに工程も複雑化するという
欠点がある。The trenching method involves forming a trench, then forming an insulating material such as silicon dioxide or an insulating film on the inner wall of the trench, then depositing a thick layer of polycrystalline silicon, etc., and etching it back to make it planar. When applied to a bipolar semiconductor integrated circuit device, there is an advantage that a mask for buried diffusion can be omitted by forming a deep m that penetrates a buried diffusion layer formed on the entire surface of the substrate. It is a national challenge to simultaneously level the narrow grooves in the field area and the wide grooves in the field area, which requires a leveling mask, requires strict alignment accuracy, and further complicates the process. There is a drawback.

一方、改良型選択酸化法は分離幅によらず平担化が可能
であり、工程も比較的簡単であるが、埋込拡散層を毀〈
分離は実用的には不可能であるため埋込拡散用マスクを
必要とし、分離領域が狭くなるほど埋込拡散と分離のマ
スク合わせ精度が厳しくなるので、１ｊ７７堀９法はど
分離領域幅を狭められない。また、選択酸化膜直下に設
けるチャンネルストップ用のＰ＋層がＮ＋埋込層と接触
するため、寄生容址が溝堀シ法に比べて大きいという欠
点がある。さらに、横方向酸化が少ないため、チャンネ
ルストップ用Ｐ＋層が拡散により分離酸化膜の外側に広
が９、リークや耐圧低下の原因となる恐れがある。On the other hand, the improved selective oxidation method enables flattening regardless of the separation width and has a relatively simple process, but it does not damage the buried diffusion layer.
Separation is practically impossible, so a mask for buried diffusion is required, and the narrower the separation region, the more difficult the precision of matching the masks for buried diffusion and separation becomes. I can't do it. Furthermore, since the P+ layer for channel stop provided directly under the selective oxide film contacts the N+ buried layer, there is a drawback that the parasitic volume is larger than that in the trench trench method. Furthermore, since there is little lateral oxidation, the channel stop P+ layer spreads outside the isolation oxide film 9 due to diffusion, which may cause leakage or a drop in breakdown voltage.

（発明の目的） この発明はこれらの欠点に鑑みなされたもので、平担化
用のマスクを必要とせずに分離領域幅によらず平担化さ
れた表面を形成でき、寄生容量を低減することもでき、
バイポーラ型に適用した場合は埋込拡散用のマスクも省
略できる半導体集積回路装置の製造方法を提供すること
を目的とする。(Objective of the Invention) This invention was made in view of these drawbacks, and it is possible to form a flattened surface regardless of the isolation region width without requiring a flattening mask, and to reduce parasitic capacitance. You can also
It is an object of the present invention to provide a method for manufacturing a semiconductor integrated circuit device that can also omit a mask for buried diffusion when applied to a bipolar type.

（発明の構成） この発明の半導体集積回路装置の製造方法は、半導体基
体の選択された表面上に耐酸化性の膜を形成した後、前
記選択された表面を除く半導体基体の表面を酸化膜に変
換し、その後、８ｉ１ｔ４己耐眩化性の膜の周辺の一定
幅の領域を除去した上で、その領域における前記半導体
基体に概ね垂直な側壁を持つ溝を形成し、その溝を埋め
るように十尋体基体上の全面に埋込み材料を被着させ、
しかる収、前記埋込み材料を前記半導体基体の表面と概
ね等しい面まで継続的に除去するものである。(Structure of the Invention) The method for manufacturing a semiconductor integrated circuit device of the present invention includes forming an oxidation-resistant film on a selected surface of a semiconductor substrate, and then covering the surface of the semiconductor substrate other than the selected surface with an oxide film. After that, a region of a certain width around the 8i1t4 self-antiglare film is removed, and a trench having side walls approximately perpendicular to the semiconductor substrate in that region is formed, and the trench is filled. The embedding material is applied to the entire surface of the Juhiro body base,
Accordingly, the embedding material is continuously removed to a surface approximately equal to the surface of the semiconductor substrate.

（実施例） 以下この発明の実施例を図面を参照して説明する。実施
例は、この発明をバイボー２型半導体集積回路装信に適
用したものであるが、この発明の適用範囲はこれに限る
ものではなく、ＭＯＳ型その他の半導体集積回路装置に
適用することも可能である。(Example) Examples of the present invention will be described below with reference to the drawings. In the embodiment, the present invention is applied to a Bibo 2 type semiconductor integrated circuit device, but the scope of application of the present invention is not limited to this, and can also be applied to MOS type and other semiconductor integrated circuit devices. It is.

第１図（４）ないしく財）はこの発明の第１の実施例を
示す工程断面図である。FIG. 1(4) is a process sectional view showing a first embodiment of the present invention.

まず％　？Ａ′、１図（Ａ）に示すように、Ｐ−型シリ
コン基＋ｌｉ　Ｉ　ＶＣＮ＋型埋込拡散層２を約２μｍ
厚に全面に形成し１、その−ＦにＮ−型エピタキシャル
層３を約１．５〜２μｔｎ厚に形成し、さらにエピタキ
シャル層３の熱１、し、長シリコン酸化ｊｌＱである緩
衝用酸化膜４を５００人厚に前６１シエビタギシャル層
３に形成した後、その」―に第１の窒化シリコン膜（以
後、第１の窒化刃口と６己す）５をたとえば２０００λ
厚に、またＣＶＤ酸化膜６をたとえば２０００〜３００
０Å厚に順次堆積させる。first% ? A', As shown in Figure 1 (A), the P- type silicon base+li I VCN+ type buried diffusion layer 2 is approximately 2 μm thick.
An N-type epitaxial layer 3 is formed on the entire surface to a thickness of about 1.5 to 2 μtn. After forming a silicon nitride film 4 to a thickness of 500 λ on the front 61-layer virtual layer 3, a first silicon nitride film (hereinafter referred to as the first nitriding edge) 5 is deposited to a thickness of, for example, 2000 λ.
The thickness of the CVD oxide film 6 is, for example, 2000 to 300.
Deposit sequentially to a thickness of 0 Å.

その後、第１図０３）に示すようにレジスト膜７を約１
μｉｌ＋厚に塗布し、通常の写真食刻法によりレジスト
膜７に開口部８および８′を形成する。続いて、この開
口部８および８′を介してＣＶＤ酸化膜６をエツチング
して開口部９および９′を形成するが、この時、等方性
エツチング方法によシ適当な量（たとえば０．５〜１．
０μ）のサイドエツチングを行う。ここで形成されたＣ
ＶＤ酸化膜６の開口幅１０および１０′が最終的な分離
領域の幅とほぼ等しくなる。なお、第１図（Ｂ）では、
前記開口部９に幅の狭い分ｌｉｉ＋ｉ領域、同じく前記
開口部９′に幅の広い分離領域を形成するように描かれ
ている。Thereafter, as shown in FIG. 1 (03), the resist film 7 is
The resist film 7 is coated to a thickness of μil+, and openings 8 and 8' are formed in the resist film 7 by ordinary photolithography. Subsequently, the CVD oxide film 6 is etched through the openings 8 and 8' to form openings 9 and 9', but at this time, an appropriate amount (for example, 0.001. 5-1.
0μ) side etching. C formed here
The opening widths 10 and 10' of the VD oxide film 6 are approximately equal to the final width of the isolation region. In addition, in Fig. 1 (B),
The opening 9 is drawn to form a narrow region lii+i, and the opening 9' is also drawn to form a wide separation region.

続いて、第１図（Ｃ）に示すように、レジスト膜７をマ
スクしてＲＩ　Ｅ　（リアクティブ・イオン・エツチン
グ）によって第１の窒化１１１’、！５および緩（ｆｆ
１７用酸化ＩＮ　４　ｖｃ開口部を形成し、さらにシリ
コン基体のエピタキシャル層３表面に対してほぼ垂直に
たとえば深さ０．５〜１．０μの溝１１および］　１’
を形成する。Subsequently, as shown in FIG. 1C, the resist film 7 is masked and RIE (reactive ion etching) is performed to remove the first nitrided 111',! 5 and loose (ff
An oxidized IN 4 vc opening for 17 is formed, and a groove 11 with a depth of, for example, 0.5 to 1.0 μm is formed substantially perpendicularly to the surface of the epitaxial layer 3 of the silicon substrate.
form.

次に、レジスト膜７を除去した後、第１図■）に示すよ
うに、溝１１および１１’の内壁および緩衝用酸化膜４
、第１の窒化膜５．ＣＶＤ酸化膜６の全表面に第２の窒
化膜１２をたとえば１０００大厚程度に堆積させる。こ
こで、第２の窒化膜１２を堆積させる前に、シリコン基
体の熱酸化により溝１１および１１’の内壁に薄い第２
の緩衝用酸化膜（ＳｉＯ□）を形成しておいてもよい。Next, after removing the resist film 7, as shown in FIG.
, first nitride film5. A second nitride film 12 is deposited on the entire surface of the CVD oxide film 6 to a thickness of, for example, about 1000 mm. Here, before depositing the second nitride film 12, a thin second film is formed on the inner walls of the trenches 11 and 11' by thermal oxidation of the silicon substrate.
A buffer oxide film (SiO□) may be formed in advance.

その後、第１図（ト）に示すように、ＲＩＥによｐ自己
整合的に平面部のみ第２の窒化膜１２をエツチング除去
する。したがって、溝１１および１１’の底部において
は、シリコン基体のエピタキシャル層３または第２の緩
衝用酸化膜が露出する。Thereafter, as shown in FIG. 1(g), only the plane portion of the second nitride film 12 is etched away by RIE in a p self-aligned manner. Therefore, the epitaxial layer 3 of the silicon base or the second buffer oxide film is exposed at the bottoms of the grooves 11 and 11'.

続いて、第１の窒化膜５と第２の窒化膜１２をマスクと
して溝１１および１１’の底部のシリコン基体を選択的
に酸化し、第１図側に示すように比較的厚い（たとえば
１〜２μ）酸化膜１３および１３’を形成する。ここで
形成される酸化膜１３お↓び１３′は最終的にフィール
ド酸化膜を形成するものであり、最終工程において素子
領域１４と分離領域（酸化膜１３　、１３’が形成され
た領域）とが平担化されるような酸化膜厚に設定される
。なお、選択酸化の際、溝１１および１１’の側壁は第
２の窒化膜１２でマスクされているため、酸化膜１３お
よび１３′においてはバーズビーク領域はほとんど形成
されず、溝１１および１１′の溝幅とほぼ同等の酸化膜
幅が得られる。この酸化膜１３および１３’は、以後、
選択酸化膜と称す。Next, using the first nitride film 5 and the second nitride film 12 as masks, the silicon substrate at the bottom of the grooves 11 and 11' is selectively oxidized to form a relatively thick (for example, ~2μ) Form oxide films 13 and 13'. The oxide films 13 and 13' formed here will eventually form a field oxide film, and in the final step, the element region 14 and the isolation region (the region where the oxide films 13 and 13' are formed) will be formed. The oxide film thickness is set so that it is flattened. Note that during selective oxidation, the side walls of the grooves 11 and 11' are masked with the second nitride film 12, so that almost no bird's beak region is formed in the oxide films 13 and 13', and the side walls of the grooves 11 and 11' are An oxide film width approximately equal to the groove width can be obtained. These oxide films 13 and 13' will be
It is called a selective oxide film.

その後、第１図Ｇ）に示すように、ＣＶＤ酸化膜６と選
択酸化１１１１３およびｌ　３’をマスクとして、表面
上に露出している第１および第２の窒化膜５および１２
をエツチング除去し、続いて、同領域の緩衝用酸化膜４
をエツチング除去して、シリコン基体のエピタキシャル
層３上に開口部１５を形成する。この際、緩衝用酸化膜
４のエツチングは、開口部１５のエピタキシャル層３が
露出した時点でストップし、ＣＶＤ酸化膜６は適当な厚
さだけ残すことが好適である。Thereafter, as shown in FIG. 1G), using the CVD oxide film 6 and selective oxidation 11113 and l3' as masks, the first and second nitride films 5 and 12 exposed on the surface are removed.
Then, the buffer oxide film 4 in the same area is removed by etching.
is removed by etching to form an opening 15 on the epitaxial layer 3 of the silicon substrate. At this time, it is preferable that the etching of the buffer oxide film 4 is stopped when the epitaxial layer 3 in the opening 15 is exposed, leaving only an appropriate thickness of the CVD oxide film 6.

続いて、第１図側に示すように、ＣＶＤ酸化膜６と選択
酸化膜１３および１３′ヲマスクとして、開口部１５よ
＃）ＲＩＥ法により、エピタキシャル層３および埋込拡
散層２を貫通しＰ−型シリコン基板１に達する溝１６を
形成する。Subsequently, as shown in FIG. 1, using the CVD oxide film 6 and the selective oxide films 13 and 13' as masks, P is formed through the epitaxial layer 3 and the buried diffusion layer 2 using the RIE method using the opening 15. A groove 16 reaching the - type silicon substrate 1 is formed.

その後、第１図（Ｉ）に示すように、熱酸化法によシ溝
１６の内壁に比較的薄い酸化膜１７を形成する。さらに
、自己整合によシ溝１６の底部にチャンネルストップ用
のポロンをイオン注入してＰ＋型層１８を形成する。Thereafter, as shown in FIG. 1(I), a relatively thin oxide film 17 is formed on the inner wall of the trench 16 by thermal oxidation. Furthermore, a P+ type layer 18 is formed by implanting channel-stopping boron ions into the bottom of the groove 16 for self-alignment.

次に、第１図（Ｊ）に示すように、多結晶シリコン１９
を全面に厚く（たとえば５μｍ）堆積させ、溝１６を完
全に埋める。Next, as shown in FIG. 1(J), polycrystalline silicon 19
is deposited thickly (for example, 5 μm) over the entire surface to completely fill the grooves 16.

続いて、第１図頓に示すように公知の方法により、多結
晶シリコン１９をエッチバックする。エッチバックの深
さは、最終工程においてシリコン基体の素子領域１４お
よび分離領域が平担となるような適当な深さとする。こ
の時、素子領域１４−ｃ　ｉｔ２、ＣＶＤ酸化）換６が
露出した時点でエツチングは停止し、また選択酸化膜１
３および１３’の領域では、選択酸化膜１３および１３
′が露出した時点でエツチングは停止する。Subsequently, as shown in Figure 1, the polycrystalline silicon 19 is etched back by a known method. The depth of the etchback is set to an appropriate depth so that the element region 14 and isolation region of the silicon substrate are flat in the final step. At this time, the etching stops when the element region 14-cit2 and the CVD oxidation layer 6 are exposed, and the selective oxide film 1
In regions 3 and 13', selective oxide films 13 and 13
Etching stops when ′ is exposed.

その後、ＣＶＤ酸化膜６を除去した後、第１図（Ｌ４１
に示すように、埋め込まれた多結晶シリコン１９０表面
に熱酸化によシ酸化膜２０を形成して表面を平担化する
。After that, after removing the CVD oxide film 6, as shown in FIG.
As shown in FIG. 2, an oxide film 20 is formed on the surface of the buried polycrystalline silicon 190 by thermal oxidation to flatten the surface.

その後、第１図（ロ）に示すように素子領域１４上の第
１の窒化膜５および緩衝用酸化膜４を除去し、素子を形
成し、半導体集積回路装置とする。Thereafter, as shown in FIG. 1(b), the first nitride film 5 and the buffer oxide film 4 on the element region 14 are removed, and an element is formed to form a semiconductor integrated circuit device.

以上説明したように、第１の実施例では、素子領域の周
囲に極めて幅が狭くかつ深い分離用の溝を形成すること
が可能で埋込拡散用のマスクを省略でき、また広いフィ
ールド領域は平担化用のマスクを必要とせずに厚いシリ
コン酸化膜で覆うことができるので、分離領域幅によら
ず平担化が可能である。さらに１通常の選択酸化法で問
題となる素子領域側壁の欠陥が発生しやすい領域は、後
のシリコンエツチング工程により除去され溝が形成され
るため、素子領域への欠陥の影響を回避することができ
る。また、広いフィールド酸化膜領域が得られるため、
配線−基板間の靜電容址が小さくなるとともに、狭く深
い素子分離領域が得られることによって、チャンネルス
トップ用のＰ＋型層とＮ中型埋込拡散層が完全に分離し
ており、かつ素子領域に対してＮ＋型埋込拡散層の横方
内拡がりがないので、素子領域−基板問答量も極めて小
さくできる。As explained above, in the first embodiment, it is possible to form an extremely narrow and deep isolation groove around the element region, and a mask for buried diffusion can be omitted, and a wide field region can be formed. Since it can be covered with a thick silicon oxide film without requiring a mask for planarization, planarization is possible regardless of the width of the isolation region. Furthermore, the areas where defects are likely to occur on the sidewalls of the device region, which is a problem with normal selective oxidation methods, are removed in the subsequent silicon etching process to form grooves, making it possible to avoid the effects of defects on the device region. can. Also, since a wide field oxide film area can be obtained,
By reducing the static capacitance between the wiring and the substrate and by obtaining a narrow and deep element isolation region, the P+ type layer for channel stop and the N medium type buried diffusion layer are completely separated, and the element region is completely separated. On the other hand, since there is no lateral inward expansion of the N+ type buried diffusion layer, the amount of interaction between the element region and the substrate can be made extremely small.

このように、第１の実施例では、平担化用のマスクを必
要とせずに分離領域幅によらず平担化された表面を形成
でき、埋込拡散用のマスクも省略でき、さらには寄生容
量の低減と素子領域への欠陥の影響の回避を図ることが
できる。さらに、狭く深い素子分離領域と幅の広いフィ
ールド酸化膜領域をわずか１回の写真食刻法だけで形成
することができる。In this way, in the first embodiment, a flattened surface can be formed regardless of the isolation region width without requiring a flattening mask, a buried diffusion mask can be omitted, and It is possible to reduce parasitic capacitance and avoid the influence of defects on the element region. Furthermore, narrow and deep isolation regions and wide field oxide regions can be formed in just one photolithography process.

第１の実施例は深い溝の埋込み材料として多結晶シリコ
ンを利用したが、ＣＶＤ酸化膜を利用することにより更
に表面の完全な平担化が可能となる。第２図（Ａ）ない
しくＣ）は、この発明の第２の実施例を示す工程断面図
であり、溝の埋込み材料としてＣＶＤ酸化膜を利用して
いる。第２図によシ第２の実施例を説明する。In the first embodiment, polycrystalline silicon was used as the material for filling the deep trenches, but by using a CVD oxide film, it is possible to completely flatten the surface. FIGS. 2A to 2C are process cross-sectional views showing a second embodiment of the present invention, in which a CVD oxide film is used as the trench-filling material. A second embodiment will be explained with reference to FIG.

第２の実施例では、第１図（Ｉ）の工程までは第１の実
施例と同一工程である。ただし、第１図働の工程で緩衝
用酸化膜４をエツチングする際、素子領域１４上のＣＶ
Ｄ酸化膜６を残さずエツチング除去してもかまわない０ 第１図（Ｉ）に引き続き、第２図（Ａ）に示すように第
２のＣＶＤ酸化膜２１を全面に厚く堆積させ、溝Ｉ６を
完全に埋める。In the second embodiment, the steps up to the step shown in FIG. 1(I) are the same as those in the first embodiment. However, when etching the buffer oxide film 4 in the process shown in FIG.
It is okay to remove the D oxide film 6 by etching without leaving it behind.Continuing from FIG. 1(I), as shown in FIG. 2(A), a second CVD oxide film 21 is thickly deposited on the entire surface, and the trench fill completely.

続いて、第２図（Ｂ）に示すように、公知の方法により
ＣＶＤ酸化Ｊｌｉ２１をエッチバックし、素子領域１４
上の第１の窒化膜５が露出した時点でエツチングを停止
する。Subsequently, as shown in FIG. 2(B), the CVD oxidized Jli 21 is etched back by a known method to form the element region 14.
Etching is stopped when the upper first nitride film 5 is exposed.

その後、第２図Ｃ）に示すように、素子領域１４上の第
１の窒化膜５および緩衝用酸化膜４を除去し、素子を形
成し、半導体集積回路装置とする。Thereafter, as shown in FIG. 2C), the first nitride film 5 and the buffer oxide film 4 on the element region 14 are removed, and an element is formed to form a semiconductor integrated circuit device.

以上説明したように、第２の実施例では、分離領域がす
べてシリコン酸化膜で構成されるため、選択酸化工程（
第１図Ｆ）でわずかに生じる選択酸化膜上の表面段差も
、ＣＶＤ酸化膜による叩込みおよびエッチバックにより
完全に平担化することが可能となる。同時に、素子形成
の際、酸化膜分離法の利点であるセルファラインプロセ
スを積極的に採用できる構造とすることができる。３（
発明の効果） 以上の実施例から明らかなように、この発明の半導体集
積回路装置の製造方法によれば、先に述べた構成とする
ことにより、平担化用のマスクを必要とせずに分離領域
幅によらず平担化された表面を形成でき、寄生容量の低
減と素子領域への欠陥の影響の回避も図ることができ、
バイポーラ型に適用した場合は埋込拡散用のマスクも省
略できる。この発ψｊの方法は、バイポーラ型をはじめ
、各種の高集積かつ高性能な半導体集積回路装置の製造
方法として広く利用することができる。As explained above, in the second embodiment, since all the isolation regions are made of silicon oxide film, the selective oxidation process (
Even the slight surface step difference on the selective oxide film that occurs in FIG. At the same time, a structure can be created in which the self-line process, which is an advantage of the oxide film separation method, can be actively employed when forming elements. 3(
Effects of the Invention) As is clear from the above embodiments, according to the method of manufacturing a semiconductor integrated circuit device of the present invention, by having the above-mentioned structure, separation can be performed without the need for a flattening mask. A flat surface can be formed regardless of the region width, reducing parasitic capacitance and avoiding the influence of defects on the element region.
When applied to a bipolar type, the buried diffusion mask can also be omitted. This method of generating ψj can be widely used as a method for manufacturing various highly integrated and high-performance semiconductor integrated circuit devices, including bipolar type devices.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の半導体集積回路装置の製造方法の第
１の実施例を説明するための工程断面図、第２図はこの
発明の第２の実施例を説明するための工８断面図である
。 ｌ・・・Ｐ−型シリコン基板、２・・・Ｎ十型埋込拡散
層、３・・・Ｎ”’　Ｗエピタキシャル層、４・・・緩
衝用酸化膜、５・・・第１の窒化膜、１３．１３’・・
・酸化膜、１６・・・ｔｌｌ“メ、１９・・・多結晶シ
リコン、２１・・・第２のＣＶＤ酸化膜。 手続補正書 昭和１　年１月１８日 特許庁長官若杉和夫　殿 １、事件の表示 昭和５８年　特　肝　願第　１６８２６４　号２、発明
の名称 半導体集積回路装置の製造方法 ３、補正をする者 事件との関係　特　許　出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の１１刊′　昭和　年　月　日（自発）１
）明細曹１２頁３行「通常の」を「改良型」と訂正する
。 づ丁　Ｗ　ｆ１ｉｒ＼FIG. 1 is a process cross-sectional view for explaining a first embodiment of the method for manufacturing a semiconductor integrated circuit device of the present invention, and FIG. 2 is a process cross-sectional view for explaining a second embodiment of the present invention. It is. 1...P- type silicon substrate, 2...N0-type buried diffusion layer, 3...N''' W epitaxial layer, 4...Buffer oxide film, 5...First nitridation Membrane, 13.13'...
・Oxide film, 16...tll"me, 19...polycrystalline silicon, 21...second CVD oxide film. Procedural amendment January 18, 1939 Kazuo Wakasugi, Commissioner of the Japan Patent Office, Case 1 Indication of 1982 Patent Application No. 168264 2, Name of invention Method for manufacturing semiconductor integrated circuit device 3, Relationship with the case of the person making the amendment Patent Applicant (029) Oki Electric Industry Co., Ltd. 4, Agent 5 , 11th issue of amendment order' Showa year, month, day (voluntary) 1
) In the specification, page 12, line 3, ``ordinary'' is corrected to ``improved type.'' Zuding W f1ir＼

Claims (1)

【特許請求の範囲】[Claims] 半導体基体の選択された表面上に耐酸性化の膜を形成す
る工程と、その後、前記選択された表面を除く半導体基
体の表面を酸化膜に変換する工程と、その後、前記耐酸
化性の膜の周辺の一定幅の領域を除去した上で、その領
域における前記半導体基体に概ね垂直な側壁を持つ溝を
形成する工程ど、半導体基体上の全面に埋込み材料を被
着させて前記溝を埋める工程と、前記埋込み材料を前記
半導体基体の表面と概ね等しい面まで継続的に除去する
工程とを具備してなる半導体集積回路装置の製造方法。forming an acid-resistant film on a selected surface of a semiconductor substrate, then converting the surface of the semiconductor substrate except the selected surface into an oxide film, and then forming an oxidation-resistant film on a selected surface of the semiconductor substrate; After removing a region of a certain width around the periphery of the semiconductor substrate, a step of forming a trench having sidewalls generally perpendicular to the semiconductor substrate in that region is performed, and filling the trench by depositing a embedding material over the entire surface of the semiconductor substrate. and a step of continuously removing the embedding material to a surface approximately equal to the surface of the semiconductor substrate.