JPH10229178A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10229178A JPH10229178A JP9029052A JP2905297A JPH10229178A JP H10229178 A JPH10229178 A JP H10229178A JP 9029052 A JP9029052 A JP 9029052A JP 2905297 A JP2905297 A JP 2905297A JP H10229178 A JPH10229178 A JP H10229178A
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- memory cell
- forming
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Abstract
(57)【要約】
【課題】 フラシュメモリのソース線形成工程におい
て、レジストの後退やエッチングの際のレジストの膜減
りによりメモリセル部の端に形成されているドレインを
充分にマスクすることができないという問題点があっ
た。 【解決手段】 メモリセル部の端から周辺回路部に渡る
レジストパターンはメモリセル部端から分離酸化膜であ
るフィールド酸化膜2上のダミーゲート12までを覆う
小面積のレジストパターン14cとダミーゲート12か
ら周辺回路部全面を覆う大面積のレジストパターン14
dとに分割して形成する。 【効果】 メモリセル部のレジストパターンは小面積に
形成することができ、レジストの後退や膜減りがメモリ
セルに影響を与えることはない。
て、レジストの後退やエッチングの際のレジストの膜減
りによりメモリセル部の端に形成されているドレインを
充分にマスクすることができないという問題点があっ
た。 【解決手段】 メモリセル部の端から周辺回路部に渡る
レジストパターンはメモリセル部端から分離酸化膜であ
るフィールド酸化膜2上のダミーゲート12までを覆う
小面積のレジストパターン14cとダミーゲート12か
ら周辺回路部全面を覆う大面積のレジストパターン14
dとに分割して形成する。 【効果】 メモリセル部のレジストパターンは小面積に
形成することができ、レジストの後退や膜減りがメモリ
セルに影響を与えることはない。
Description
【0001】
【発明の属する技術分野】この発明は半導体装置の製造
方法であって、特にEEPROMの製造方法に関するも
のである。
方法であって、特にEEPROMの製造方法に関するも
のである。
【0002】
【従来の技術】図4は従来のフラッシュメモリの製造方
法の一工程を示す断面図である。図に示すように、半導
体基板1上に分離領域であるフィールド酸化膜2を形成
し、メモリセル部と周辺回路部とを分離する。その後、
メモリセル部には第1のゲート絶縁膜3,フローティン
グゲート電極4,ONO膜5,ドープトポリシリコンと
WSiとからなるコントロールゲート電極6,酸化膜7
からなるゲート電極部を、分離領域にはエッチング時の
終了点等を観察するためのダミーゲート12を形成す
る。周辺回路にはコントロールゲート6と同時にトラン
ジスタのゲート電極10を形成する。その後、不純物拡
散を行ってドレイン9を形成した後、レジストパターン
11a,11b,11cを形成してドレイン9部分を覆
う。
法の一工程を示す断面図である。図に示すように、半導
体基板1上に分離領域であるフィールド酸化膜2を形成
し、メモリセル部と周辺回路部とを分離する。その後、
メモリセル部には第1のゲート絶縁膜3,フローティン
グゲート電極4,ONO膜5,ドープトポリシリコンと
WSiとからなるコントロールゲート電極6,酸化膜7
からなるゲート電極部を、分離領域にはエッチング時の
終了点等を観察するためのダミーゲート12を形成す
る。周辺回路にはコントロールゲート6と同時にトラン
ジスタのゲート電極10を形成する。その後、不純物拡
散を行ってドレイン9を形成した後、レジストパターン
11a,11b,11cを形成してドレイン9部分を覆
う。
【0003】図5はソース線形成工程を示す平面図であ
り、図6(a)(b)はそれぞれ、図5におけるX1−
X1′,X2−X2′における断面図である。図5および
図6(b)に示すように、レジストパターン11a,1
1b,11c,をマスクとしてソース側つまり図5にお
けるZ−Z′方向のフィールド酸化膜2をエッチングし
てシリコン面を露出する。その後、図6(a)に示すよ
うに、イオン注入を行ってソース8線を形成する。
り、図6(a)(b)はそれぞれ、図5におけるX1−
X1′,X2−X2′における断面図である。図5および
図6(b)に示すように、レジストパターン11a,1
1b,11c,をマスクとしてソース側つまり図5にお
けるZ−Z′方向のフィールド酸化膜2をエッチングし
てシリコン面を露出する。その後、図6(a)に示すよ
うに、イオン注入を行ってソース8線を形成する。
【0004】
【発明が解決しようとする課題】従来のフラッシュメモ
リの製造方法は以上のようであり、図4に示すように、
メモリセル内にソース8線を形成するためのマスクとし
てレジストパターン11a,11b,11cを形成する
とき、メモリセル部の端から周辺回路部全面に渡る大面
積のレジストパターン11cが形成されることになる。
この大面積のレジストパターン11cにおいてはその後
の工程における熱等による収縮の影響が著しく、レジス
トの後退13が起こり、レジストパターンの寸法制御が
困難であるという問題点があった。
リの製造方法は以上のようであり、図4に示すように、
メモリセル内にソース8線を形成するためのマスクとし
てレジストパターン11a,11b,11cを形成する
とき、メモリセル部の端から周辺回路部全面に渡る大面
積のレジストパターン11cが形成されることになる。
この大面積のレジストパターン11cにおいてはその後
の工程における熱等による収縮の影響が著しく、レジス
トの後退13が起こり、レジストパターンの寸法制御が
困難であるという問題点があった。
【0005】さらに、このレジストの後退13に加えて
フィールド酸化膜2のエッチングの際のレジストの膜減
りによりメモリセル部の端に形成されているドレイン9
を充分にマスクすることができず、ソース8線を形成す
るためのイオンがドレイン9に注入されてしまいドレイ
ン9の濃度制御が困難であるという問題点があった。
フィールド酸化膜2のエッチングの際のレジストの膜減
りによりメモリセル部の端に形成されているドレイン9
を充分にマスクすることができず、ソース8線を形成す
るためのイオンがドレイン9に注入されてしまいドレイ
ン9の濃度制御が困難であるという問題点があった。
【0006】この発明は上記のような問題点を解消する
ためになされたもので、レジストパターンが収縮により
後退したりエッチングにより膜減りを起こしたとして
も、メモリセル部内のレジストパターンの寸法制御を良
好に行え、イオン注入時においても充分なマスクとして
作用することのできるレジストパターンの形成方法を有
する良好なフラッシュメモリの製造方法を提供すること
を目的としている。
ためになされたもので、レジストパターンが収縮により
後退したりエッチングにより膜減りを起こしたとして
も、メモリセル部内のレジストパターンの寸法制御を良
好に行え、イオン注入時においても充分なマスクとして
作用することのできるレジストパターンの形成方法を有
する良好なフラッシュメモリの製造方法を提供すること
を目的としている。
【0007】
【課題を解決するための手段】この発明の請求項1に係
る半導体装置の製造方法は、レジストパターンを形成す
る工程において、メモリセル部を小面積のレジストパタ
ーンで覆い、周辺回路部を大面積のレジストパターンで
覆うとともに上記小面積のレジストパターンと上記大面
積のレジストパターンとが分離領域上で分離されて形成
されているものである。
る半導体装置の製造方法は、レジストパターンを形成す
る工程において、メモリセル部を小面積のレジストパタ
ーンで覆い、周辺回路部を大面積のレジストパターンで
覆うとともに上記小面積のレジストパターンと上記大面
積のレジストパターンとが分離領域上で分離されて形成
されているものである。
【0008】この発明の請求項2に係る半導体装置の製
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがフィールド
酸化膜上において分離されて形成されているものであ
る。
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがフィールド
酸化膜上において分離されて形成されているものであ
る。
【0009】この発明の請求項3に係る半導体装置の製
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがダミーパタ
ーン上において分離されて形成されているものである。
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがダミーパタ
ーン上において分離されて形成されているものである。
【0010】この発明の請求項4に係る半導体装置の製
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがトランジス
タのゲート上において分離されて形成されているもので
ある。
造方法は、ソースを形成する工程において、メモリセル
部内のドレインが形成された領域を覆うレジストパター
ンと周辺回路部を覆うレジストパターンとがトランジス
タのゲート上において分離されて形成されているもので
ある。
【0011】
実施の形態1.図1はこの発明のフラッシュメモリの製
造方法の一工程を示す断面図である。図に示すように、
半導体基板1上に分離領域であるフィールド酸化膜2を
形成し、メモリセル部と周辺回路部とを分離する。その
後、メモリセル部には第1のゲート絶縁膜3,フローテ
ィングゲート電極4,ONO膜5,ドープトポリシリコ
ンとWSiとからなるコントロールゲート電極6,酸化
膜7からなるゲート電極部を、分離領域にはエッチング
時の終了点等を観察するためのダミーゲート12を形成
する。周辺回路部にはメモリセル部のコントロールゲー
ト6と同時にトランジスタのゲート電極10を形成し、
ソース・ドレインを形成してトランジスタを形成する。
造方法の一工程を示す断面図である。図に示すように、
半導体基板1上に分離領域であるフィールド酸化膜2を
形成し、メモリセル部と周辺回路部とを分離する。その
後、メモリセル部には第1のゲート絶縁膜3,フローテ
ィングゲート電極4,ONO膜5,ドープトポリシリコ
ンとWSiとからなるコントロールゲート電極6,酸化
膜7からなるゲート電極部を、分離領域にはエッチング
時の終了点等を観察するためのダミーゲート12を形成
する。周辺回路部にはメモリセル部のコントロールゲー
ト6と同時にトランジスタのゲート電極10を形成し、
ソース・ドレインを形成してトランジスタを形成する。
【0012】その後、不純物拡散を行ってドレイン9を
形成した後、レジストパターン14a,14b.14
c,14dを形成してドレイン9部分を覆いソース8側
のフィールド酸化膜2をエッチングしてソース8線にな
る領域のシリコン面を露出する。この時、フィールド酸
化膜2上のダミーゲート12を構成している酸化膜7も
エッチングされることになる。これにより素子の平坦性
が高められ後工程において高精度な半導体装置を製造す
ることができる。
形成した後、レジストパターン14a,14b.14
c,14dを形成してドレイン9部分を覆いソース8側
のフィールド酸化膜2をエッチングしてソース8線にな
る領域のシリコン面を露出する。この時、フィールド酸
化膜2上のダミーゲート12を構成している酸化膜7も
エッチングされることになる。これにより素子の平坦性
が高められ後工程において高精度な半導体装置を製造す
ることができる。
【0013】その後、レジストパターン14a,14
b.14c,14dをマスクとしてイオン注入をおこな
うことによりソース8線を形成する。このとき、メモリ
セル部の端から周辺回路部に渡るレジストパターンはメ
モリセル部端から分離領域であるフィールド酸化膜2上
のダミーゲート12までを覆う小面積のレジストパター
ン14cとダミーゲート12から周辺回路部全面を覆う
大面積のレジストパターン14dとに分割して形成され
ている。
b.14c,14dをマスクとしてイオン注入をおこな
うことによりソース8線を形成する。このとき、メモリ
セル部の端から周辺回路部に渡るレジストパターンはメ
モリセル部端から分離領域であるフィールド酸化膜2上
のダミーゲート12までを覆う小面積のレジストパター
ン14cとダミーゲート12から周辺回路部全面を覆う
大面積のレジストパターン14dとに分割して形成され
ている。
【0014】このとき、大面積のレジストパターンと小
面積のレジストパターンとはその後の工程における熱等
による収縮やエッチングにおける膜減りの割合は同じと
考えられるが、実際のレジストパターン上に現れる収縮
や膜減りの量はレジストパターンの面積に応じて生じる
ので、大面積のレジストパターンは小面積のレジストパ
ターンに比べてレジストの後退量や膜減り量は大きいも
のとなる。
面積のレジストパターンとはその後の工程における熱等
による収縮やエッチングにおける膜減りの割合は同じと
考えられるが、実際のレジストパターン上に現れる収縮
や膜減りの量はレジストパターンの面積に応じて生じる
ので、大面積のレジストパターンは小面積のレジストパ
ターンに比べてレジストの後退量や膜減り量は大きいも
のとなる。
【0015】従って、レジストパターン14dは大面積
であるがその端はダミーゲート12上にあるのでレジス
トの後退13やエッチングによるレジストの膜減りがメ
モリセルに影響を与えることはない。また、レジストパ
ターン14cはメモリセル部に形成されているが小面積
であるのでレジストの後退量およびエッチングによるレ
ジストの膜減り量を抑えることができ、メモリセル部に
おけるレジストの寸法制御を容易に行うことができる。
さらに、フィールド酸化膜2のエッチング工程と同時に
ダミーゲート12をエッチングすることができ、素子の
平坦化を容易に行うことができる。これにより良好なフ
ラッシュメモリを製造することができる。
であるがその端はダミーゲート12上にあるのでレジス
トの後退13やエッチングによるレジストの膜減りがメ
モリセルに影響を与えることはない。また、レジストパ
ターン14cはメモリセル部に形成されているが小面積
であるのでレジストの後退量およびエッチングによるレ
ジストの膜減り量を抑えることができ、メモリセル部に
おけるレジストの寸法制御を容易に行うことができる。
さらに、フィールド酸化膜2のエッチング工程と同時に
ダミーゲート12をエッチングすることができ、素子の
平坦化を容易に行うことができる。これにより良好なフ
ラッシュメモリを製造することができる。
【0016】実施の形態2.上記実施の形態1では分離
領域上にダミーゲートを形成している場合について説明
を行ったが、分離領域上には必ずしもダミーゲートが形
成されていなくとも良い。
領域上にダミーゲートを形成している場合について説明
を行ったが、分離領域上には必ずしもダミーゲートが形
成されていなくとも良い。
【0017】図2に示すように、メモリセル部内のレジ
ストパターン14a,14b.14cを小面積に形成
し、分離領域であるフィールド酸化膜2上においてメモ
リセル部を形成するためのレジストパターン14cと周
辺回路部に形成されたレジストパターン14dとを分離
する。
ストパターン14a,14b.14cを小面積に形成
し、分離領域であるフィールド酸化膜2上においてメモ
リセル部を形成するためのレジストパターン14cと周
辺回路部に形成されたレジストパターン14dとを分離
する。
【0018】このとき、レジストパターン14dは大面
積であるがその端は分離領域であるフィールド酸化膜2
上にあるのでレジストの後退13がメモリセルに影響を
与えることはない。また、レジストパターン14cはメ
モリセル部に形成されているが小面積であるのでレジス
トの後退量を抑えることができ、メモリセル部における
レジストの寸法制御を容易に行うことができる。
積であるがその端は分離領域であるフィールド酸化膜2
上にあるのでレジストの後退13がメモリセルに影響を
与えることはない。また、レジストパターン14cはメ
モリセル部に形成されているが小面積であるのでレジス
トの後退量を抑えることができ、メモリセル部における
レジストの寸法制御を容易に行うことができる。
【0019】実施の形態3.上記実施の形態1および2
ではメモリセル部と周辺回路部とをフィールド酸化膜に
よって分離する場合について説明を行ったが、分離方法
はこれに限ることはない。
ではメモリセル部と周辺回路部とをフィールド酸化膜に
よって分離する場合について説明を行ったが、分離方法
はこれに限ることはない。
【0020】図3に示すように、トランジスタによって
メモリセル部と周辺回路部との分離を行ってもよい。こ
の場合、メモリセル部内のレジストパターン14a,1
4b.14cを小面積に形成し、分離領域であるトラン
ジスタのゲート15上においてメモリセル部を形成する
ためのレジストパターン14cと周辺回路部に形成され
たレジストパターン14dとを分離する。
メモリセル部と周辺回路部との分離を行ってもよい。こ
の場合、メモリセル部内のレジストパターン14a,1
4b.14cを小面積に形成し、分離領域であるトラン
ジスタのゲート15上においてメモリセル部を形成する
ためのレジストパターン14cと周辺回路部に形成され
たレジストパターン14dとを分離する。
【0021】このとき、レジストパターン14dは大面
積であるがその端は分離領域であるトランジスタのゲー
ト15上にあるのでレジストの後退13がメモリセルに
影響を与えることはない。また、レジストパターン14
cはメモリセル部に形成されているが小面積であるので
レジストの後退量を抑えることができ、メモリセル部に
おけるレジストの寸法制御を容易に行うことができる。
積であるがその端は分離領域であるトランジスタのゲー
ト15上にあるのでレジストの後退13がメモリセルに
影響を与えることはない。また、レジストパターン14
cはメモリセル部に形成されているが小面積であるので
レジストの後退量を抑えることができ、メモリセル部に
おけるレジストの寸法制御を容易に行うことができる。
【0022】
【発明の効果】以上のようにこの発明によれば、レジス
トパターンを形成する工程において、メモリセル部を小
面積のレジストパターンで覆い、周辺回路部を大面積の
レジストパターンで覆うとともに上記小面積のレジスト
パターンと上記大面積のレジストパターンとが上記分離
領域上で分離されて形成されているので、メモリセル部
上のレジストパターンは小面積に形成でき、レジストの
後退量や膜減り量を抑えることができるとともに、大面
積のレジストパターンにおけるレジストの収縮による後
退は分離領域上で起こることになり、メモリセルに影響
を与えることがなく、良好なデバイスを製造することが
できる効果がある。
トパターンを形成する工程において、メモリセル部を小
面積のレジストパターンで覆い、周辺回路部を大面積の
レジストパターンで覆うとともに上記小面積のレジスト
パターンと上記大面積のレジストパターンとが上記分離
領域上で分離されて形成されているので、メモリセル部
上のレジストパターンは小面積に形成でき、レジストの
後退量や膜減り量を抑えることができるとともに、大面
積のレジストパターンにおけるレジストの収縮による後
退は分離領域上で起こることになり、メモリセルに影響
を与えることがなく、良好なデバイスを製造することが
できる効果がある。
【0023】また、ソースを形成する工程において、メ
モリセル部内のドレインが形成された領域を覆うレジス
トパターンと周辺回路部を覆うレジストパターンとがフ
ィールド酸化膜上において分離されて形成されているの
で、メモリセル部内のレジストパターンは小面積に形成
でき、レジストの寸法制御を容易に行うことができる効
果がある。また、周辺回路部を覆うレジストパターンに
おけるレジストの収縮による後退はフィールド酸化膜上
で起こることになり、メモリセルに影響を与えることが
ない。従って、良好なフラッシュメモリを製造すること
ができる効果がある。
モリセル部内のドレインが形成された領域を覆うレジス
トパターンと周辺回路部を覆うレジストパターンとがフ
ィールド酸化膜上において分離されて形成されているの
で、メモリセル部内のレジストパターンは小面積に形成
でき、レジストの寸法制御を容易に行うことができる効
果がある。また、周辺回路部を覆うレジストパターンに
おけるレジストの収縮による後退はフィールド酸化膜上
で起こることになり、メモリセルに影響を与えることが
ない。従って、良好なフラッシュメモリを製造すること
ができる効果がある。
【0024】さらに、ソースを形成する工程において、
メモリセル部内のドレインが形成された領域を覆うレジ
ストパターンと周辺回路部を覆うレジストパターンとが
ダミーパターン上において分離されて形成されているの
で、メモリセル部内のレジストパターンは小面積に形成
でき、レジストの寸法制御を容易に行うことができる効
果がある。また、周辺回路部を覆うレジストパターンに
おけるレジストの収縮による後退はダミーパターン上で
起こることになり、メモリセルに影響を与えることがな
い。さらに段差部を平坦化することができ、良好なフラ
ッシュメモリを製造することができる効果がある。
メモリセル部内のドレインが形成された領域を覆うレジ
ストパターンと周辺回路部を覆うレジストパターンとが
ダミーパターン上において分離されて形成されているの
で、メモリセル部内のレジストパターンは小面積に形成
でき、レジストの寸法制御を容易に行うことができる効
果がある。また、周辺回路部を覆うレジストパターンに
おけるレジストの収縮による後退はダミーパターン上で
起こることになり、メモリセルに影響を与えることがな
い。さらに段差部を平坦化することができ、良好なフラ
ッシュメモリを製造することができる効果がある。
【0025】さらに、ソースを形成する工程において、
メモリセル部内のドレインが形成された領域を覆うレジ
ストパターンと周辺回路部を覆うレジストパターンとが
トランジスタのゲート上において分離されて形成されて
いるので、メモリセル部内のレジストパターンは小面積
に形成でき、レジストの寸法制御を容易に行うことがで
きる効果がある。また、周辺回路部を覆うレジストパタ
ーンにおけるレジストの収縮による後退はトランジスタ
のゲート上で起こることになり、メモリセルに影響を与
えることがない。従って、良好なフラッシュメモリを製
造することができる効果がある。
メモリセル部内のドレインが形成された領域を覆うレジ
ストパターンと周辺回路部を覆うレジストパターンとが
トランジスタのゲート上において分離されて形成されて
いるので、メモリセル部内のレジストパターンは小面積
に形成でき、レジストの寸法制御を容易に行うことがで
きる効果がある。また、周辺回路部を覆うレジストパタ
ーンにおけるレジストの収縮による後退はトランジスタ
のゲート上で起こることになり、メモリセルに影響を与
えることがない。従って、良好なフラッシュメモリを製
造することができる効果がある。
【図1】 この発明の実施の形態1のフラッシュメモリ
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図2】 この発明の実施の形態2のフラッシュメモリ
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図3】 この発明の実施の形態3のフラッシュメモリ
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図4】 従来のフラッシュメモリの製造方法の一工程
を示す断面図である。
を示す断面図である。
【図5】 従来のソース線形成工程を示す平面図であ
る。
る。
【図6】 図5の断面図である。
1 半導体基板、2 フィールド酸化膜、4 フローテ
ィングゲート電極、6 コントロールゲート電極、8
ソース、9 ドレイン、12 ダミーゲート、14 レ
ジストパターン、15 ゲート。
ィングゲート電極、6 コントロールゲート電極、8
ソース、9 ドレイン、12 ダミーゲート、14 レ
ジストパターン、15 ゲート。
Claims (4)
- 【請求項1】 半導体基板上にメモリセル部と周辺回路
部とを分離するための分離領域を形成する工程と、上記
メモリセル部および周辺回路部を覆うレジストパターン
を形成する工程と、を備えた半導体装置の製造方法にお
いて、 上記レジストパターンを形成する工程において、上記メ
モリセル部を小面積のレジストパターンで覆い、上記周
辺回路部を大面積のレジストパターンで覆うとともに上
記小面積のレジストパターンと上記大面積のレジストパ
ターンとが上記分離領域上で分離されて形成されている
ことを特徴とする半導体装置の製造方法。 - 【請求項2】 半導体基板上にメモリセル部と周辺回路
部とを分離するための分離領域であるフィールド酸化膜
を形成する工程と、上記メモリセル部にフローティング
ゲート電極およびコントロールゲート電極を形成する工
程と、レジストパターンをマスクとしてイオン注入する
ことによって上記メモリセル部にソースおよびドレイン
を形成する工程と、を備えた半導体装置の製造方法にお
いて、 上記ソースを形成する工程において、上記メモリセル部
内のドレインが形成された領域を覆うレジストパターン
と上記周辺回路部を覆うレジストパターンとが上記フィ
ールド酸化膜上において分離されて形成されていること
を特徴とする半導体装置の製造方法。 - 【請求項3】 半導体基板上にメモリセル部と周辺回路
部とを分離するための分離領域であるフィールド酸化膜
を形成する工程と、上記メモリセル部にフローティング
ゲート電極およびコントロールゲート電極を形成すると
ともに上記フィールド酸化膜上にダミーパターンを形成
する工程と、レジストパターンをマスクとしてイオン注
入することによって上記メモリセル部にソースおよびド
レインを形成する工程と、を備えた半導体装置の製造方
法において、 上記ソースを形成する工程において、上記メモリセル部
内のドレインが形成された領域を覆うレジストパターン
と上記周辺回路部を覆うレジストパターンとが上記ダミ
ーパターン上において分離されて形成されていることを
特徴とする半導体装置の製造方法。 - 【請求項4】 半導体基板上にメモリセル部と周辺回路
部とを分離するための分離領域であるトランジスタを形
成する工程と、上記メモリセル部にフローティングゲー
ト電極およびコントロールゲート電極を形成する工程
と、レジストパターンをマスクとしてイオン注入するこ
とによって上記メモリセル部にソースおよびドレインを
形成する工程と、を備えた半導体装置の製造方法におい
て、 上記ソースを形成する工程において、上記メモリセル部
内のドレインが形成された領域を覆うレジストパターン
と上記周辺回路部を覆うレジストパターンとが上記トラ
ンジスタのゲート上において分離されて形成されている
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9029052A JPH10229178A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9029052A JPH10229178A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10229178A true JPH10229178A (ja) | 1998-08-25 |
Family
ID=12265618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9029052A Pending JPH10229178A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10229178A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001196478A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
KR100376269B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
KR20030051182A (ko) * | 2001-12-14 | 2003-06-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
JP2009510715A (ja) * | 2005-06-28 | 2009-03-12 | マイクロン テクノロジー, インク. | イオン注入方法 |
KR100948301B1 (ko) * | 2007-12-27 | 2010-03-17 | 주식회사 동부하이텍 | 플래쉬 메모리 소자 및 그 제조방법 |
JP2011129936A (ja) * | 2011-01-06 | 2011-06-30 | Renesas Electronics Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
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1997
- 1997-02-13 JP JP9029052A patent/JPH10229178A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100376269B1 (ko) * | 1999-12-29 | 2003-03-17 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
JP2001196478A (ja) * | 2000-01-17 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
US6486558B2 (en) | 2000-10-10 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a dummy pattern |
KR20030051182A (ko) * | 2001-12-14 | 2003-06-25 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
US6621117B2 (en) | 2001-12-14 | 2003-09-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having memory cell and peripheral circuitry with dummy electrode |
JP2009510715A (ja) * | 2005-06-28 | 2009-03-12 | マイクロン テクノロジー, インク. | イオン注入方法 |
KR100948301B1 (ko) * | 2007-12-27 | 2010-03-17 | 주식회사 동부하이텍 | 플래쉬 메모리 소자 및 그 제조방법 |
JP2011129936A (ja) * | 2011-01-06 | 2011-06-30 | Renesas Electronics Corp | 半導体装置の製造方法、フラッシュメモリの製造方法、およびスタティックランダムアクセスメモリの製造方法ならびにフラッシュメモリ |
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