JPH0214561A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0214561A JPH0214561A JP63164755A JP16475588A JPH0214561A JP H0214561 A JPH0214561 A JP H0214561A JP 63164755 A JP63164755 A JP 63164755A JP 16475588 A JP16475588 A JP 16475588A JP H0214561 A JPH0214561 A JP H0214561A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関する。より詳細には
、半導体集積回路において用いられる高耐圧のＭＯＳ）
ランリスタの製造方法に関する。
、半導体集積回路において用いられる高耐圧のＭＯＳ）
ランリスタの製造方法に関する。
〔発明の概要）
本発明は、低濃度に拡散されたドレインおよびソース領
域を有するＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造の高耐圧Ｎ型ＭＯ３）ランリスタの
製造において、比較的低不純物濃度のソースおよびドレ
イン領域をリンやヒ素で形成する際、レジスト材からな
るマスクを用いず、ゲート電極層とゲート絶縁膜および
フィールド絶縁膜のみをマスクとしてイオン注入するこ
とにより製造プロセスを簡単にした。
域を有するＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造の高耐圧Ｎ型ＭＯ３）ランリスタの
製造において、比較的低不純物濃度のソースおよびドレ
イン領域をリンやヒ素で形成する際、レジスト材からな
るマスクを用いず、ゲート電極層とゲート絶縁膜および
フィールド絶縁膜のみをマスクとしてイオン注入するこ
とにより製造プロセスを簡単にした。
従来の技術により、ＬＤＤ構造の高耐圧ＭＯＳトランジ
スタの製造方法の一例を図を用いて説明する。第２図（
ａｌ〜＋ｅｌは従来の製造方法の工程順の断面図である
。Ｐ型半導体基板２１の表面にＮ型のウェル領域２２を
形成してから、アクティブ領域となる開口部を有するフ
ィールド絶縁膜２３を形成し、Ｐ層領域およびＮ型のウ
ェル領域にそれぞれアクティブ領域を分離して形成した
後、それぞれのアクティブ領域表面にゲート絶縁膜２５
ａおよび２５ｂを介してゲート電極層２６ａおよび２６
ｂを設ける。
スタの製造方法の一例を図を用いて説明する。第２図（
ａｌ〜＋ｅｌは従来の製造方法の工程順の断面図である
。Ｐ型半導体基板２１の表面にＮ型のウェル領域２２を
形成してから、アクティブ領域となる開口部を有するフ
ィールド絶縁膜２３を形成し、Ｐ層領域およびＮ型のウ
ェル領域にそれぞれアクティブ領域を分離して形成した
後、それぞれのアクティブ領域表面にゲート絶縁膜２５
ａおよび２５ｂを介してゲート電極層２６ａおよび２６
ｂを設ける。
（第２図（ａ））半導体基板全面にレジスト材層を塗布
した後、Ｎ型ウェル領域内のアクティブ領域とＰ層領域
内のゲート電極層２６ｂの上および側面にレジスト材層
２７が残るようにバターニングしてからエッチ処理して
マスクとし、リンあるいはヒ素２８を高濃度に深くドー
マし、高耐圧ＭＯ３）ランリスタのソース領域２９およ
びドレイン領域３０の１部を形成する。（第２図（ｂｌ
）半導体基板表面に残存するレジスト材層を除去し、再
び半導体基板全面にレジスト材層を塗布し、Ｎ型ウェル
領域内のアクティブ領域にレジスト材層３１が残るよう
にバターニングしてからエッチ処理した後、レジスト材
層およびフィールド絶縁膜２３およびＰ型頭域内のゲー
ト電極Ｊｉ２６ｂをマスクとし、リンあるいはヒ素３２
を比較的低濃度に浅くドープし、先に形成した高濃度の
ソース領域２９およびドレイン領域３０と一体になるよ
うに、高耐圧ＭＯＳトランジスタのソース領域３３およ
びドレイン領域３４を形成する。
した後、Ｎ型ウェル領域内のアクティブ領域とＰ層領域
内のゲート電極層２６ｂの上および側面にレジスト材層
２７が残るようにバターニングしてからエッチ処理して
マスクとし、リンあるいはヒ素２８を高濃度に深くドー
マし、高耐圧ＭＯ３）ランリスタのソース領域２９およ
びドレイン領域３０の１部を形成する。（第２図（ｂｌ
）半導体基板表面に残存するレジスト材層を除去し、再
び半導体基板全面にレジスト材層を塗布し、Ｎ型ウェル
領域内のアクティブ領域にレジスト材層３１が残るよう
にバターニングしてからエッチ処理した後、レジスト材
層およびフィールド絶縁膜２３およびＰ型頭域内のゲー
ト電極Ｊｉ２６ｂをマスクとし、リンあるいはヒ素３２
を比較的低濃度に浅くドープし、先に形成した高濃度の
ソース領域２９およびドレイン領域３０と一体になるよ
うに、高耐圧ＭＯＳトランジスタのソース領域３３およ
びドレイン領域３４を形成する。
（第２（Ｃ１）半導体基板表面に残存するレジスト材層
を除去し、再び半導体基板全面にレジスト材層を塗布し
、Ｐ層領域内のアクティブ領域にレジスト材１ｉ３６が
残るようにバターニングしてからエッチ処理した後、レ
ジスト材層３６およびフィールド絶縁膜２３およびＮ型
ウェル領域内のゲート電極層２６ａをマスクとし、ボロ
ン３７を高濃度にドープし、Ｐ型チャネルトランジスタ
のソース領域３８およびドレイン領域３９を形成する。
を除去し、再び半導体基板全面にレジスト材層を塗布し
、Ｐ層領域内のアクティブ領域にレジスト材１ｉ３６が
残るようにバターニングしてからエッチ処理した後、レ
ジスト材層３６およびフィールド絶縁膜２３およびＮ型
ウェル領域内のゲート電極層２６ａをマスクとし、ボロ
ン３７を高濃度にドープし、Ｐ型チャネルトランジスタ
のソース領域３８およびドレイン領域３９を形成する。
（第２（ｄｌ）半導体基板表面に残存するレジスト材
層を除去し、眉間絶縁Ｗ４４０を堆積した後、金属配線
との接合部をニッチ処理によって穴あけし、アルミ等の
金属配線材料を堆積した後、バターニングしてＣＭＯＳ
ＩＣとしていた。（第２図（ｅ）） 〔発明が解決しようとする課題〕 上記に述べたように従来の高耐圧のＭＯＳ）ランリスタ
の製造方法は低４度のソース領域およびドレイン領域を
形成するためにレジスト材層の塗布およびフォトリソグ
ラフィによるパターニングの工程を有していた。従って
、高耐圧のＭｏｓトランジスタを製造する工程は、通常
のＭＯＳ）ランリスタを製造する工程に比べ、工程数が
多いという欠点を有していた。
層を除去し、眉間絶縁Ｗ４４０を堆積した後、金属配線
との接合部をニッチ処理によって穴あけし、アルミ等の
金属配線材料を堆積した後、バターニングしてＣＭＯＳ
ＩＣとしていた。（第２図（ｅ）） 〔発明が解決しようとする課題〕 上記に述べたように従来の高耐圧のＭＯＳ）ランリスタ
の製造方法は低４度のソース領域およびドレイン領域を
形成するためにレジスト材層の塗布およびフォトリソグ
ラフィによるパターニングの工程を有していた。従って
、高耐圧のＭｏｓトランジスタを製造する工程は、通常
のＭＯＳ）ランリスタを製造する工程に比べ、工程数が
多いという欠点を有していた。
上記の課題を解決するために、本発明はＬＤＤ構造の高
耐圧ＭＯ３）ランリスタの低濃度のソース領域およびド
レイン領域を形成する際に、レジスト材層によるマスク
は用いずに、Ｐ型頭域内およびＮ型ウェル領域内のゲー
ト電極層とゲート絶縁膜およびフィールド絶縁膜のみを
マスクとしてリンやヒ素などの不純物をドープするよう
にした。
耐圧ＭＯ３）ランリスタの低濃度のソース領域およびド
レイン領域を形成する際に、レジスト材層によるマスク
は用いずに、Ｐ型頭域内およびＮ型ウェル領域内のゲー
ト電極層とゲート絶縁膜およびフィールド絶縁膜のみを
マスクとしてリンやヒ素などの不純物をドープするよう
にした。
リンやヒ素の打ち込み量は一平方口あたり１０１３以下
とした。
とした。
本発明は、し、シスト材層によるマスクを用いずにＬＤ
Ｄ構造の高耐圧のＭＯ３Ｉ−ランリスタの低濃度のソー
ス領域およびドレイン領域を形成するので、レジスト材
層の塗布およびフォトリングラフィによるパターニング
の工程を省くことができる。リンやヒ素の打ち込み債は
、−平方ｃＩＩあたり１０′″以下としたので、トラン
ジスタの耐圧は２０Ｖ以上となっている。
Ｄ構造の高耐圧のＭＯ３Ｉ−ランリスタの低濃度のソー
ス領域およびドレイン領域を形成するので、レジスト材
層の塗布およびフォトリングラフィによるパターニング
の工程を省くことができる。リンやヒ素の打ち込み債は
、−平方ｃＩＩあたり１０′″以下としたので、トラン
ジスタの耐圧は２０Ｖ以上となっている。
（実施例〕
以下、本発明の実施例を図面を用いて詳細に説明する。
第１図（ａｌ〜（Ｃ１は本発明による製造方法の工程順
の断面図である。Ｐ型半導体基板ｌの表面にＮ型ウェル
領域２を形成してから、アクティブ領域となる開口部を
有するフィールド絶縁膜３を形成し、Ｎ型のウェル領域
およびＰ型頭域にそれぞれアクティブ領域を分離して形
成した後、それぞれのアクティブ領域表面にゲート絶縁
膜５ａおよび５ｂを介してゲート電極層６ａおよび６ｂ
を設ける。（第１図（ａ））半導体基板全面にレジスト
材層を塗布した後、Ｎ型ウェル領域内のアクティブ領域
とＰ型頭域内のゲート電極１ｉｉ６ｂの上および側面に
レジスト材層７が残るようにパターニングしてからエッ
チ処理してマスクとし、リンあるいはヒ素８を高濃度に
深くドープし、Ｎチャネル型高耐圧ＭＯＳトランジスタ
のソース領域９およびドレイン領域１０の一部を形成す
る。（第１図（ｂ））、第１図（ｂｌには示されていな
いが、ソース領域９およびドレイン領域１０の一部を形
成する高濃度のリンあるいはヒ素８は、高耐圧でない通
常のＮチャネル型ＭＯ３）ランリスタのソース領域およ
びドレイン領域を同時に形成している。半導体基板表面
に残存するレジスト材層を除去し、Ｎ型ウェル領域内の
ゲート電極層６ａおよびゲート絶縁膜５ａとＰ型頭域内
のゲート電極層６ｂおよびゲート絶縁膜５ｂとフィール
ド絶縁膜３とをマスクとし、リンあるいはヒ素１２を１
平方備あたりｌＯ“３以下となるよように比較的低１変
に浅くドープし、先に形成した高濃度のソース領域９お
よびドレイン領域１０と一体になるように、高耐圧ＭＯ
３）ランリスタのソース領域１３およびドレイン領域１
４を形成する（第１図（Ｃ））半導体基板全面にレジス
ト材層を塗布し、Ｐ型頭域内のアクティブ領域にレジス
ト材Ｎ１６が残るようにパタニングしてからエッチ処理
した後、レジスト材１’ｉ１６およびフィールド絶縁膜
３およびＮ型ウェル領域内のゲート電極層６ａをマスク
とし、ボロン１７を低濃度のリンあるいはヒ素よりも高
濃度にドープし、Ｐ型チャネルトランジスタのソース領
域１８およびドレイン領域１９を形成する。
の断面図である。Ｐ型半導体基板ｌの表面にＮ型ウェル
領域２を形成してから、アクティブ領域となる開口部を
有するフィールド絶縁膜３を形成し、Ｎ型のウェル領域
およびＰ型頭域にそれぞれアクティブ領域を分離して形
成した後、それぞれのアクティブ領域表面にゲート絶縁
膜５ａおよび５ｂを介してゲート電極層６ａおよび６ｂ
を設ける。（第１図（ａ））半導体基板全面にレジスト
材層を塗布した後、Ｎ型ウェル領域内のアクティブ領域
とＰ型頭域内のゲート電極１ｉｉ６ｂの上および側面に
レジスト材層７が残るようにパターニングしてからエッ
チ処理してマスクとし、リンあるいはヒ素８を高濃度に
深くドープし、Ｎチャネル型高耐圧ＭＯＳトランジスタ
のソース領域９およびドレイン領域１０の一部を形成す
る。（第１図（ｂ））、第１図（ｂｌには示されていな
いが、ソース領域９およびドレイン領域１０の一部を形
成する高濃度のリンあるいはヒ素８は、高耐圧でない通
常のＮチャネル型ＭＯ３）ランリスタのソース領域およ
びドレイン領域を同時に形成している。半導体基板表面
に残存するレジスト材層を除去し、Ｎ型ウェル領域内の
ゲート電極層６ａおよびゲート絶縁膜５ａとＰ型頭域内
のゲート電極層６ｂおよびゲート絶縁膜５ｂとフィール
ド絶縁膜３とをマスクとし、リンあるいはヒ素１２を１
平方備あたりｌＯ“３以下となるよように比較的低１変
に浅くドープし、先に形成した高濃度のソース領域９お
よびドレイン領域１０と一体になるように、高耐圧ＭＯ
３）ランリスタのソース領域１３およびドレイン領域１
４を形成する（第１図（Ｃ））半導体基板全面にレジス
ト材層を塗布し、Ｐ型頭域内のアクティブ領域にレジス
ト材Ｎ１６が残るようにパタニングしてからエッチ処理
した後、レジスト材１’ｉ１６およびフィールド絶縁膜
３およびＮ型ウェル領域内のゲート電極層６ａをマスク
とし、ボロン１７を低濃度のリンあるいはヒ素よりも高
濃度にドープし、Ｐ型チャネルトランジスタのソース領
域１８およびドレイン領域１９を形成する。
ソース領域１８およびドレイン領域１９の抵抗を充分に
下げるためにボロンのドープ量は１平方口あたりＩＱＩ
ｓ以上であることが好ましい。（第１図（ｄ））半導体
基板表面に残存するレジスト材層を除去し、眉間絶縁膜
２０を堆積した後、金属配線との接合部をエッチ処理に
よって穴あけし、アルミ等の金属配線材料を堆積した後
、パターニングしてＣＭＯ３ＩＣとする。 （第１図（
ｅ）） 〔発明の効果〕 以上述べたように本発明によれば、ＬＤＤ構造の高耐圧
のＭＯＳ）ランリスタの低濃度のソース領域およびドレ
イン領域を形成する際に、レジスト材層によるマスクは
用いずに、Ｐ型頭域内およびＮ型ウェル領域内のゲート
電極層とゲート絶縁膜およびフィールド絶縁膜のみをマ
スクとしてリンやヒ素などの不純物をドープするように
しだので、レジスト材層の塗布およびフォトリソグラフ
ィによるバターニングの工程を省くことができ、製造工
程がＵＳになるという効果を有している。
下げるためにボロンのドープ量は１平方口あたりＩＱＩ
ｓ以上であることが好ましい。（第１図（ｄ））半導体
基板表面に残存するレジスト材層を除去し、眉間絶縁膜
２０を堆積した後、金属配線との接合部をエッチ処理に
よって穴あけし、アルミ等の金属配線材料を堆積した後
、パターニングしてＣＭＯ３ＩＣとする。 （第１図（
ｅ）） 〔発明の効果〕 以上述べたように本発明によれば、ＬＤＤ構造の高耐圧
のＭＯＳ）ランリスタの低濃度のソース領域およびドレ
イン領域を形成する際に、レジスト材層によるマスクは
用いずに、Ｐ型頭域内およびＮ型ウェル領域内のゲート
電極層とゲート絶縁膜およびフィールド絶縁膜のみをマ
スクとしてリンやヒ素などの不純物をドープするように
しだので、レジスト材層の塗布およびフォトリソグラフ
ィによるバターニングの工程を省くことができ、製造工
程がＵＳになるという効果を有している。
さらに、低濃度のソース領域およびドレイン領域へのリ
ンやヒ素の打ち込み量は、−平方ｃｍあたり１Ｇ”以下
としたので、トランジスタの耐圧は２０Ｖ以上となり、
不揮発性メモリ等のＩＣで要求される電圧のもので安全
に動作することができる。
ンやヒ素の打ち込み量は、−平方ｃｍあたり１Ｇ”以下
としたので、トランジスタの耐圧は２０Ｖ以上となり、
不揮発性メモリ等のＩＣで要求される電圧のもので安全
に動作することができる。
第１図（ａｌ〜ｆＧｌは本発明による製造方法の工程順
の断面図、第２図（ａｌ〜＋ｅｌは従来の製造方法の工
程順の断面図である。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ５ａ、５ｂ・ ６ａ、 ６ｂ・ ７．１６・ Ｐ型半導体基板 Ｎ、型ウェル領域 フィールド絶縁膜 ゲート絶縁膜 ゲート電極層 レジスト材層 ８１２・・リンあるいはヒ素 ９ 、１３．１８・・・ソース領域 １０、１４．１９・・・ドレイン領域 １７・・・・ボロン ２０・・・・層間絶縁膜
の断面図、第２図（ａｌ〜＋ｅｌは従来の製造方法の工
程順の断面図である。 １ ・ ・ ・ ２ ・ ・ ・ ３ ・ ・ ・ ５ａ、５ｂ・ ６ａ、 ６ｂ・ ７．１６・ Ｐ型半導体基板 Ｎ、型ウェル領域 フィールド絶縁膜 ゲート絶縁膜 ゲート電極層 レジスト材層 ８１２・・リンあるいはヒ素 ９ 、１３．１８・・・ソース領域 １０、１４．１９・・・ドレイン領域 １７・・・・ボロン ２０・・・・層間絶縁膜
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板の表面に前記半導体基板とは反
対の導電型を有するウェル領域を形成する工程と、 前記ウェル領域内の第１のアクティブ領域配置部および
前記ウェル領域外の第２のアクティブ領域配置部にそれ
ぞれ対応した第１および第２の開口部を有するフィール
ド絶縁膜を前記半導体基板の表面に形成する工程と、 前記第１の開口部内で前記第１のアクティブ領域配置部
上に第１のゲート絶縁膜を介して第１のゲート電極層を
形成すると共に、前記第２の開口部内で、前記第２のア
クティブ領域配置部上に第２のゲート絶縁膜を介して第
２のゲート電極層を形成する工程と、 前記第１および第２の開口部を覆うようにして前記半導
体基板の上面にレジスト材層を被着する工程と、 前記第１の開口部の上と前記第２のゲート電極層の上と
前記第２のゲート電極層のソース側およびドレイン側の
側面とに前記レジスト材層を残存させるように前記レジ
スト材層をエッチ処理する工程と、 前記レジスト材層の残存部分と前記フィールド絶縁膜と
をマスクとして前記半導体基板の表面に前記反対導電型
を決定する第１の不純物を高濃度で、かつ、深く選択的
にドープすることにより、比較的高不純物濃度のソース
およびドレイン用の反対導電型領域を形成する工程と、 前記ソースおよびドレイン用の反対導電型領域を形成す
る前または後に前記第１および第２の開口部をマスクし
ない状態で前記第１のゲート絶縁膜および前記第１のゲ
ート電極層の積層部と前記第２のゲート絶縁膜および前
記第２のゲート電極層の積層部と前記フィールド絶縁膜
とをマスクとして前記半導体基板の表面に前記反対導電
型を決定する第２の不純物を前記第１の不純物より低濃
度で、かつ、浅く選択的にドープすることにより、前記
ソースおよびドレイン用の反対導電型領域とそれぞれ一
体をなす前記第２のゲート電極層の一方側および他方側
にそれぞれ比較的低不純物濃度のソースおよびドレイン
用の反対導電型領域を形成する工程と、 前記第２の開口部をマスクした状態で前記第１のゲート
絶縁膜および前記第１のゲート電極層の積層部と前記フ
ィールド絶縁膜とをマスクとして前記半導体基板の表面
に前記第１導電型を決定する第３の不純物を前記第２の
不純物より高濃度に選択的にドープすることにより、前
記第１のゲート電極層の一方側および他方側にそれぞれ
ソースおよびドレイン用の反対導電型領域を形成する工
程とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164755A JPH0214561A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63164755A JPH0214561A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214561A true JPH0214561A (ja) | 1990-01-18 |
Family
ID=15799307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63164755A Pending JPH0214561A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214561A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195444A (ja) * | 1995-01-12 | 1996-07-30 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JP2008263052A (ja) * | 2007-04-12 | 2008-10-30 | Renesas Technology Corp | 半導体装置の製造方法 |
-
1988
- 1988-06-30 JP JP63164755A patent/JPH0214561A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195444A (ja) * | 1995-01-12 | 1996-07-30 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JP2008263052A (ja) * | 2007-04-12 | 2008-10-30 | Renesas Technology Corp | 半導体装置の製造方法 |
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