JPS627148A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPS627148A JPS627148A JP60144569A JP14456985A JPS627148A JP S627148 A JPS627148 A JP S627148A JP 60144569 A JP60144569 A JP 60144569A JP 14456985 A JP14456985 A JP 14456985A JP S627148 A JPS627148 A JP S627148A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置及びその製造方法に関し、特
に放射線を浴びる環境下で使用されるＣＭＯ３型半導体
装置及びその製造方法に係わる。 ′（発明の技
術的背景〕 従来、ｎチャネルＭＯＳトランジスタにおいては、放Ｄ
Ａｉを浴びることにより奇生ＭＯ８反転リーク電流が生
じる。そこで、このリーク電流を低減するため、第５図
に示すｎチャネルＭＯＳトランジスタが提案されている
（Ｔ、 Ｖ、 Ｎ０ｒｄＳｔｒＯ１、ａｎｄ Ｆ、 Ｗ
、 ５ｅｘｔｏｎ、”Ａ ＴＨＲＥＥ ＭｌＣＲＯ
Ｎ ０ＭＯ８ＴＥＣＨＮＯＬＯＧＹＦＯＲＣＵＳＴ
ＯＭ ＨＩＧＨＲＥＬＩＢＩＬＩＴＹ ＡＮＤ
ＲＡＤＩＡＴＩＯＮ ）−ＩＡＲＤＥＮＤ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ″
、 Ｉ Ｅ３．１９８３ Ｃｕ５ｔｏｌ Ｉ ｎ
ｔｅａｒａｔｅｄＣ１ｒｃｕｉｔｓ Ｃｏｎ４ｅｎｃ
ｅ、Ｍａｙ （１９８３）） 。
に放射線を浴びる環境下で使用されるＣＭＯ３型半導体
装置及びその製造方法に係わる。 ′（発明の技
術的背景〕 従来、ｎチャネルＭＯＳトランジスタにおいては、放Ｄ
Ａｉを浴びることにより奇生ＭＯ８反転リーク電流が生
じる。そこで、このリーク電流を低減するため、第５図
に示すｎチャネルＭＯＳトランジスタが提案されている
（Ｔ、 Ｖ、 Ｎ０ｒｄＳｔｒＯ１、ａｎｄ Ｆ、 Ｗ
、 ５ｅｘｔｏｎ、”Ａ ＴＨＲＥＥ ＭｌＣＲＯ
Ｎ ０ＭＯ８ＴＥＣＨＮＯＬＯＧＹＦＯＲＣＵＳＴ
ＯＭ ＨＩＧＨＲＥＬＩＢＩＬＩＴＹ ＡＮＤ
ＲＡＤＩＡＴＩＯＮ ）−ＩＡＲＤＥＮＤ
ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ″
、 Ｉ Ｅ３．１９８３ Ｃｕ５ｔｏｌ Ｉ ｎ
ｔｅａｒａｔｅｄＣ１ｒｃｕｉｔｓ Ｃｏｎ４ｅｎｃ
ｅ、Ｍａｙ （１９８３）） 。
図中の１は、Ｐ−型のシリコン基板である。この基板１
の表面にはフィールド酸化膜２が形成さ−れている。こ
のフィールド酸化１１２で囲まれた素子領域には、Ｎ＋
型のソース、ドレイン領域３．４が形成されている。前
記フィールド酸化膜２の下でかつ素子領域に近接した領
域には、寄生リーク防止用のＰ＋領域５が形成されてい
る。このＰ＋領域５はフィールド酸化膜２の形成前に形
成する。前記素子領域上には、ゲート酸化１１６を介し
て多結晶シリコンからなるゲート電極７がフィールド酸
化ＩＩ！２上に延出するように形成されている。
の表面にはフィールド酸化膜２が形成さ−れている。こ
のフィールド酸化１１２で囲まれた素子領域には、Ｎ＋
型のソース、ドレイン領域３．４が形成されている。前
記フィールド酸化膜２の下でかつ素子領域に近接した領
域には、寄生リーク防止用のＰ＋領域５が形成されてい
る。このＰ＋領域５はフィールド酸化膜２の形成前に形
成する。前記素子領域上には、ゲート酸化１１６を介し
て多結晶シリコンからなるゲート電極７がフィールド酸
化ＩＩ！２上に延出するように形成されている。
（背景技術の問題点〕
しかしながら、従来技術によれば、次に示す問題を有す
る。
る。
■、奇生リーク防止用のＰ＋領域５を形成するために、
マスク合せ、イオン注入工程が必要であり、通常のＣＭ
Ｏ８Ｌ−８Ｉ工程より工程数が増える。
マスク合せ、イオン注入工程が必要であり、通常のＣＭ
Ｏ８Ｌ−８Ｉ工程より工程数が増える。
■、フィールド酸化［１２の形成前にＰ＋領域５を形成
するため、フィールド酸化炉が汚染される。
するため、フィールド酸化炉が汚染される。
本発明は上記事情に鑑みてなされたもので、放射線の照
射による寄生ＭＯ８反転リークを低減できるとともに、
工程数が少なくかつ炉の汚染が少ない半導体装置及びそ
の製造方法を提供することを目的とする。
射による寄生ＭＯ８反転リークを低減できるとともに、
工程数が少なくかつ炉の汚染が少ない半導体装置及びそ
の製造方法を提供することを目的とする。
本願筒１の一発明は、第１導電型の半導体基板と、イン
領域と、同素子領域でかつチャネル冥方向に設けられた
高濃度不純物層と、同素子領域上にゲート酸化膜を介し
て設けられたゲート電極とを具備することを特徴とする
もので、前記目的を達成することを図ったものである。
領域と、同素子領域でかつチャネル冥方向に設けられた
高濃度不純物層と、同素子領域上にゲート酸化膜を介し
て設けられたゲート電極とを具備することを特徴とする
もので、前記目的を達成することを図ったものである。
本願筒２の発明は、高濃度不純物層を、ｎチャネルＭｏ
Ｓトランジスタのソース、ドレイン領域形成用のｎ型不
純物を同じ量導入することにより同時に形成することを
特徴とし、これにより本願筒１の発明と同様な効果を得
ることを図ったことを骨子とする。
Ｓトランジスタのソース、ドレイン領域形成用のｎ型不
純物を同じ量導入することにより同時に形成することを
特徴とし、これにより本願筒１の発明と同様な効果を得
ることを図ったことを骨子とする。
以下、本発明の一実施例に係るＣＭＯＳトランジスタを
第１因（ａ）〜（Ｃ）、第２図〜第４図を参照して説明
する。ここで、第１図は工程断面図、第２図は第１図（
ｂ）のｎチャネルＭＯＳトランジスタ領域の平面図、第
３図は第１図（Ｃ）のｎチャネルＭＯＳトランジスタ領
域の平面図、第４図は第１図（Ｃ）のｎチャネルＭＯＳ
トランジスタ領域の斜視図を夫々示す。
第１因（ａ）〜（Ｃ）、第２図〜第４図を参照して説明
する。ここで、第１図は工程断面図、第２図は第１図（
ｂ）のｎチャネルＭＯＳトランジスタ領域の平面図、第
３図は第１図（Ｃ）のｎチャネルＭＯＳトランジスタ領
域の平面図、第４図は第１図（Ｃ）のｎチャネルＭＯＳ
トランジスタ領域の斜視図を夫々示す。
まず、Ｎ型のシリコン基板２１の表面にＰつエル２２を
形成した後、前記基板２１、Ｐウェル２２上に通常のＬ
ＯＣＯ８法によりフィールド酸化膜２３を形成した。つ
づいて、これらフィールド酸イヒ膜２３で囲まれた素子
領域に上にゲート酸化膜２４を形成した（第１図（ａ）
図示）。
形成した後、前記基板２１、Ｐウェル２２上に通常のＬ
ＯＣＯ８法によりフィールド酸化膜２３を形成した。つ
づいて、これらフィールド酸イヒ膜２３で囲まれた素子
領域に上にゲート酸化膜２４を形成した（第１図（ａ）
図示）。
次に、レジストの形成、バターニングにより所定のマス
クを形成し、前記Ｐウェル２２及び基板２１に夫々異な
る導電型のチャネルイオン注入層２５．２６を夫々形成
した。更に、全面に多結晶シリコン層を形成した後、リ
ン拡散、バターニングを行なってｎチャネルＭＯＳトラ
ンジスタ用のゲート電極２７、ｎチャネルＭｏＳトラン
ジスタ用のゲート電極２８を夫々形成した。しかる後、
ｐチャネル側の素子領域をマスクした状態でウェル２２
にｎ型不純物を導入し、Ｎ＋型のソース、ドレイン領域
２つ、３０を形成した（第１図（ｂ）及び第２図図示）
。なお、第１図（ｂ）において、Ｎ＋型のソース、ドレ
イン領域２９．３０．ゲート電極２７によりｎチャネル
ＭｏＳトランジスタが構成される。
クを形成し、前記Ｐウェル２２及び基板２１に夫々異な
る導電型のチャネルイオン注入層２５．２６を夫々形成
した。更に、全面に多結晶シリコン層を形成した後、リ
ン拡散、バターニングを行なってｎチャネルＭＯＳトラ
ンジスタ用のゲート電極２７、ｎチャネルＭｏＳトラン
ジスタ用のゲート電極２８を夫々形成した。しかる後、
ｐチャネル側の素子領域をマスクした状態でウェル２２
にｎ型不純物を導入し、Ｎ＋型のソース、ドレイン領域
２つ、３０を形成した（第１図（ｂ）及び第２図図示）
。なお、第１図（ｂ）において、Ｎ＋型のソース、ドレ
イン領域２９．３０．ゲート電極２７によりｎチャネル
ＭｏＳトランジスタが構成される。
次に、全面にレジストを形成した後、ｐチャネル側の素
子領域に対応する部分及び後記Ｐ＋領域に対応するレジ
スト部分を開口した。つづいて、このレジストをマスク
としてボロンを加速電圧４０ＫｅＶ、ドーズ１２Ｘ１０
”ａ’の条件でｐチャネル側の素子領域及びＰウェル２
２に導入し、基板２１の表面にＰ０型のソース、ドレイ
ン領域３１．３２を形成すると同時に、Ｐウェル２２に
Ｐ＋領域３３を形成した。ここで、Ｐ“領域３３は、ソ
ース、ドレイン領域２９．３０の境界から３譚離れた場
所まで、形成されるとともに、フィールド酸化１Ｉ２３
の素子領域の境界から素子領域の方に１ｍの領域まで形
成されている（第１図（Ｃ）及び第３図図示）。なお、
第１図（Ｃ）において、Ｐ＋型のソース、ドレイン領域
３１．３２、及びゲート電極２８よりｐチャネルＭＯＳ
トランジスタが構成される。次いで、図示しないが、Ｃ
ＶＤ−８ｉ０２膜、８ＰＳＧ膜の堆積、リフロー、コン
タクトの形成、Ａ２配線の形成、ＰＳＧ膜の堆積、パッ
ド開口を行ない、ＣＭＯＳトランジスタを製造した。
子領域に対応する部分及び後記Ｐ＋領域に対応するレジ
スト部分を開口した。つづいて、このレジストをマスク
としてボロンを加速電圧４０ＫｅＶ、ドーズ１２Ｘ１０
”ａ’の条件でｐチャネル側の素子領域及びＰウェル２
２に導入し、基板２１の表面にＰ０型のソース、ドレイ
ン領域３１．３２を形成すると同時に、Ｐウェル２２に
Ｐ＋領域３３を形成した。ここで、Ｐ“領域３３は、ソ
ース、ドレイン領域２９．３０の境界から３譚離れた場
所まで、形成されるとともに、フィールド酸化１Ｉ２３
の素子領域の境界から素子領域の方に１ｍの領域まで形
成されている（第１図（Ｃ）及び第３図図示）。なお、
第１図（Ｃ）において、Ｐ＋型のソース、ドレイン領域
３１．３２、及びゲート電極２８よりｐチャネルＭＯＳ
トランジスタが構成される。次いで、図示しないが、Ｃ
ＶＤ−８ｉ０２膜、８ＰＳＧ膜の堆積、リフロー、コン
タクトの形成、Ａ２配線の形成、ＰＳＧ膜の堆積、パッ
ド開口を行ない、ＣＭＯＳトランジスタを製造した。
しかして、本発明によれば、ｎチャネルＭＯＳトランジ
スタ領域の奇生リーク防止用のＰ＋領域３３を、ｐチャ
ネルＭ−ＯＳトランジスタのＰ“型□のソース、ドレイ
ン領域３１．３２の形成と同時に形成するため、従来と
比べ、Ｐ＋領域３３を形成するための特別なマスク合せ
、イオン注入工程が不要となり、工程数を減少できる。
スタ領域の奇生リーク防止用のＰ＋領域３３を、ｐチャ
ネルＭ−ＯＳトランジスタのＰ“型□のソース、ドレイ
ン領域３１．３２の形成と同時に形成するため、従来と
比べ、Ｐ＋領域３３を形成するための特別なマスク合せ
、イオン注入工程が不要となり、工程数を減少できる。
また、Ｐ＋領域３３はフィールド酸化後に形成するため
、フィールド酸化炉の汚染を回避できる。
、フィールド酸化炉の汚染を回避できる。
更に、Ｐ＋領域３３の存在により、放射線を浴びた場合
でも、寄生ＭＯ８反転リーク電流を低減できる。
でも、寄生ＭＯ８反転リーク電流を低減できる。
末だ、上記実施例に係るＣＭＯＳトランジスタは、第１
図（−Ｃ）に示す如く、Ｎ型のシリコン基板２１の表面
にＰウェル２２を設け、このＰウェル２２の素子領域に
Ｎ９型のソース、ドレイン領域２９．３０を設け、同素
子領域のフィールド酸 −化膜２３のエツジ寄りでかつ
ソース、トレイン領域２９．３０の境界から適宜離間し
た場所まで寄生リーク防止用のＰ”領域３３を設け、更
に同素子領域上にゲート酸化Ｉ！ｌＩ２４を介してゲー
ト電極２７を設けた構造となっている。従って、Ｐ＋領
域３３がフィールド酸化膜２３の下方まで延出して形成
されていないため、従来の如＜Ｐ”領域３３をフィール
ド酸化の前に形成することなく、工程数の減少、フィー
ルド酸化炉の汚染の回避を図ることができる。また、Ｐ
＋領域３３の存在により寄生ＭＯ８反転リーク電流を防
止できる。
図（−Ｃ）に示す如く、Ｎ型のシリコン基板２１の表面
にＰウェル２２を設け、このＰウェル２２の素子領域に
Ｎ９型のソース、ドレイン領域２９．３０を設け、同素
子領域のフィールド酸 −化膜２３のエツジ寄りでかつ
ソース、トレイン領域２９．３０の境界から適宜離間し
た場所まで寄生リーク防止用のＰ”領域３３を設け、更
に同素子領域上にゲート酸化Ｉ！ｌＩ２４を介してゲー
ト電極２７を設けた構造となっている。従って、Ｐ＋領
域３３がフィールド酸化膜２３の下方まで延出して形成
されていないため、従来の如＜Ｐ”領域３３をフィール
ド酸化の前に形成することなく、工程数の減少、フィー
ルド酸化炉の汚染の回避を図ることができる。また、Ｐ
＋領域３３の存在により寄生ＭＯ８反転リーク電流を防
止できる。
なお、本発明に係るＣＭＯＳトランジスタは、第１図（
Ｃ）の構造のものに限らず、第６図〜第１１図に示す構
造のものでも上記と同様な効果を得ることができる。こ
こで、上記実施例と同部材のものは同符号を付して説明
を省略する。第６図は、Ｐ１領域３３のチャネル長方向
の長さをソース、ドレイン領１ｍ！２９．３０の境界帯
りに多少短くした構造となっている。第７図は、Ｐ“領
域３３のチャネル長方向の長さをソース、ドレイン領域
２９．３０の境界帯りに多少短くするとともに、Ｐ＋領
Ｒ３３をフィールド酸化膜２３と素子領域の境界４２か
ら素子領域側に多少ずらした構造のものである。第８図
は、第７図においてゲート電極２７の一端をフィールド
酸化膜２３上まで延出させず、素子領域の途中まで設け
た構造のものである。第９図は、第６図においてフィー
ルド酸化膜２３の領域をソース、ドレイン領域２９．３
０の境界方向に多少広げた構造である。第１０図は、第
７図においてフィールド酸化１１２３の領域をソース、
ドレイン領域２９．３０の境界帯りに多少広げた構造と
なっている。第１１図は、第８図においてフィールド酸
化膜２３の領域をソース、ドレイン領域２９．３０の境
界帯りに多少広げた構造となっている。
Ｃ）の構造のものに限らず、第６図〜第１１図に示す構
造のものでも上記と同様な効果を得ることができる。こ
こで、上記実施例と同部材のものは同符号を付して説明
を省略する。第６図は、Ｐ１領域３３のチャネル長方向
の長さをソース、ドレイン領１ｍ！２９．３０の境界帯
りに多少短くした構造となっている。第７図は、Ｐ“領
域３３のチャネル長方向の長さをソース、ドレイン領域
２９．３０の境界帯りに多少短くするとともに、Ｐ＋領
Ｒ３３をフィールド酸化膜２３と素子領域の境界４２か
ら素子領域側に多少ずらした構造のものである。第８図
は、第７図においてゲート電極２７の一端をフィールド
酸化膜２３上まで延出させず、素子領域の途中まで設け
た構造のものである。第９図は、第６図においてフィー
ルド酸化膜２３の領域をソース、ドレイン領域２９．３
０の境界方向に多少広げた構造である。第１０図は、第
７図においてフィールド酸化１１２３の領域をソース、
ドレイン領域２９．３０の境界帯りに多少広げた構造と
なっている。第１１図は、第８図においてフィールド酸
化膜２３の領域をソース、ドレイン領域２９．３０の境
界帯りに多少広げた構造となっている。
以上詳述した如く本発明によれば、放射線の照射による
寄生ＭＯ８反転リークを低減できるとともに、工程数が
少なくかつ炉の汚染が少ない高信頼性の相補型半導体装
置及びその製造方法を提供できるものである。
寄生ＭＯ８反転リークを低減できるとともに、工程数が
少なくかつ炉の汚染が少ない高信頼性の相補型半導体装
置及びその製造方法を提供できるものである。
第１図（ａ）〜（Ｃ）は本発明の一実施例に係るＣＭＯ
Ｓトランジスタの製造方法を工程順に示す断面図、第２
図は第１図（ｂ）の部分的な平面図、第３図は第１図（
Ｃ）の部分的な平面図、第４図は第１図（Ｃ）の部分的
な斜視図、第５図は従来のｎチャネルＭＯ５トランジス
タの斜視図、第６図〜第１１図は夫々本発明に係るその
他のＣＭＯＳトランジスタの部分的な平面図である。 ２１・・・Ｎ型のシリコン基板、２２・・・Ｐウェル、
２３・・・フィールド酸化膜、２４・・・ゲート酸化膜
、２５．２６・・・チャネルイオン注入層、２７．２８
・・・ゲート電極、２９．３１・・・ソース領域、３０
．３２・・・ドレイン領域、３３・・・ｐ”ａｍ、４１
・・・境界。 （ａ） （ｂ） （ｃ） 第１図 第Ｖ 図 第８図 第１０図 第９図 フ７ 第１１図
Ｓトランジスタの製造方法を工程順に示す断面図、第２
図は第１図（ｂ）の部分的な平面図、第３図は第１図（
Ｃ）の部分的な平面図、第４図は第１図（Ｃ）の部分的
な斜視図、第５図は従来のｎチャネルＭＯ５トランジス
タの斜視図、第６図〜第１１図は夫々本発明に係るその
他のＣＭＯＳトランジスタの部分的な平面図である。 ２１・・・Ｎ型のシリコン基板、２２・・・Ｐウェル、
２３・・・フィールド酸化膜、２４・・・ゲート酸化膜
、２５．２６・・・チャネルイオン注入層、２７．２８
・・・ゲート電極、２９．３１・・・ソース領域、３０
．３２・・・ドレイン領域、３３・・・ｐ”ａｍ、４１
・・・境界。 （ａ） （ｂ） （ｃ） 第１図 第Ｖ 図 第８図 第１０図 第９図 フ７ 第１１図
Claims (2)
- （１）第１導電型の半導体基板と、この基板表面に設け
られた第２導電型のウェルと、前記基板及びウェル表面
に設けられた素子分離領域と、この素子分離領域で囲ま
れた前記基部及びウェルの素子領域表面に設けられたソ
ース、ドレイン領域と、同素子領域表面でかつチャネル
幅方向に前記ソース、ドレイン領域と離間して設けられ
た高濃度の不純物層と、同素子領域上にゲート酸化膜を
介して設けられたゲート電極とを具備することを特徴と
する相補型半導体装置。 - （２）第１導電型の半導体基板と、この基板表面に設け
られた第２導電型のウェルと、前記基板及びウェル表面
に設けられた素子分離領域と、この素子分離領域で囲ま
れた基板及びウェルの素子領域表面に設けられたソース
、ドレイン領域と、同素子領域でかつチャネル幅方向に
前記ソース、ドレイン領域と離間して設けられた高濃度
不純物層と、同素子領域上にゲート酸化膜を介して設け
られたゲート電極とを具備した相補型半導体装置半導体
装置の製造方法において、高濃度不純物層を、ｐチャネ
ルＭＯＳトランジスタのソース、ドレイン領域形成用の
ｐ型不純物を同じ量導入することにより同時に形成する
ことを特徴とする相補型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144569A JPS627148A (ja) | 1985-07-03 | 1985-07-03 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60144569A JPS627148A (ja) | 1985-07-03 | 1985-07-03 | 相補型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627148A true JPS627148A (ja) | 1987-01-14 |
Family
ID=15365262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60144569A Pending JPS627148A (ja) | 1985-07-03 | 1985-07-03 | 相補型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627148A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278374A (ja) * | 1987-05-11 | 1988-11-16 | Nec Corp | Ｍｉｓ形半導体集積回路装置 |
| EP0581085A1 (en) * | 1992-07-10 | 1994-02-02 | Lsi Logic Corporation | Radiation hardened CMOS structure using an implanted P guard structure and method for the manufacture thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357775A (en) * | 1976-11-04 | 1978-05-25 | Mitsubishi Electric Corp | Semiconductor ingegrated circuit device |
| JPS56148861A (en) * | 1980-04-18 | 1981-11-18 | Fujitsu Ltd | Field effect semiconductor device |
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
| JPS5848960A (ja) * | 1982-09-03 | 1983-03-23 | Hitachi Ltd | 半導体装置 |
-
1985
- 1985-07-03 JP JP60144569A patent/JPS627148A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5357775A (en) * | 1976-11-04 | 1978-05-25 | Mitsubishi Electric Corp | Semiconductor ingegrated circuit device |
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