JPS6053473B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6053473B2 JPS6053473B2 JP53165810A JP16581078A JPS6053473B2 JP S6053473 B2 JPS6053473 B2 JP S6053473B2 JP 53165810 A JP53165810 A JP 53165810A JP 16581078 A JP16581078 A JP 16581078A JP S6053473 B2 JPS6053473 B2 JP S6053473B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- single crystal
- polycrystalline
- type
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は、１トランジスタ・１キャパシタ型ダイナミッ
クＭＩＳ、ＲＡＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ・ ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）のような高速、高集積の半導体記憶装置
に関する。
クＭＩＳ、ＲＡＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ・ ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）のような高速、高集積の半導体記憶装置
に関する。
本発明者はさきに第１図に見られる半導体記憶装置を提
供した（要すれば特願昭５３−１１５２７６号参照）。
図に於いて、１はｐ＊厘シリコン半導体基板、２はｎ＊
厘埋込み層、３は二酸化シリコン膜、４ｓはｐ＊型単結
晶層、４Ｐをｐ＊型多結晶層、５５はＰ−型単結晶層、
５Ｐはｎ＊型多結晶層、６は分離用酸化膜、７はゲート
酸化膜、８はシリコン・ゲート電極、９は燐硅酸ガラス
膜、１０、１１はｎ＊厘不純物領域、１２は電極・配線
をそれぞれ示す。
供した（要すれば特願昭５３−１１５２７６号参照）。
図に於いて、１はｐ＊厘シリコン半導体基板、２はｎ＊
厘埋込み層、３は二酸化シリコン膜、４ｓはｐ＊型単結
晶層、４Ｐをｐ＊型多結晶層、５５はＰ−型単結晶層、
５Ｐはｎ＊型多結晶層、６は分離用酸化膜、７はゲート
酸化膜、８はシリコン・ゲート電極、９は燐硅酸ガラス
膜、１０、１１はｎ＊厘不純物領域、１２は電極・配線
をそれぞれ示す。
この半導体記憶装置は、メモリ・キャパシタとして、埋
込み層２の接合容量を用いているので、所謂ＭＩＳ容量
を用いるものの九色とされている、（イ）集積度を向上
できない、（口） 外部定電圧源を必要とすることに依
りレイアウト上の制限を受ける、←→ 二重多結晶シリ
コン・プロセスの採用などで工程が複雑になる、国 蓄
積電荷が予期できない表面のバスを通してリークし易い
、などの点を全て解消できる。
込み層２の接合容量を用いているので、所謂ＭＩＳ容量
を用いるものの九色とされている、（イ）集積度を向上
できない、（口） 外部定電圧源を必要とすることに依
りレイアウト上の制限を受ける、←→ 二重多結晶シリ
コン・プロセスの採用などで工程が複雑になる、国 蓄
積電荷が予期できない表面のバスを通してリークし易い
、などの点を全て解消できる。
また、メモリ・キャパシタとして第１図従来例と同様に
埋込み層の接合容量を利用する所謂ＶＭＩＳトランジス
タでは、（羽 Ｖ溝を形成する為の特殊なプロセスが必
要である、ＨＶ溝の為、配線が切断され易く、アルミニ
ウＪ ムの使用が困難である、（ト） プロセス・レイ
アウトの自由度に乏しい、などの九色を有しているが、
それ等の九色も解消できる。
埋込み層の接合容量を利用する所謂ＶＭＩＳトランジス
タでは、（羽 Ｖ溝を形成する為の特殊なプロセスが必
要である、ＨＶ溝の為、配線が切断され易く、アルミニ
ウＪ ムの使用が困難である、（ト） プロセス・レイ
アウトの自由度に乏しい、などの九色を有しているが、
それ等の九色も解消できる。
前記のように第１図に見られる半導体記憶装置；は多く
の優れた特徴を持つている。
の優れた特徴を持つている。
本発明は、前記半導体記憶装置を改良して更に高集積化
、高速化し、しかも、高歩留りで安価に製造できる構造
とするものであり、以下これを詳細に説明する。
、高速化し、しかも、高歩留りで安価に製造できる構造
とするものであり、以下これを詳細に説明する。
第２図乃至第５図は本発明一実施例を製造する場合の工
程諸段階に於ける半導体記憶装置の要部側断面図であり
、次に、これ等の図を参照しつつ説明する。
程諸段階に於ける半導体記憶装置の要部側断面図であり
、次に、これ等の図を参照しつつ説明する。
第２図に見られるように、ｐ＋型シリコン半導体基板２
１に例えば通常の気相拡散法を適用して選択的にｎ＋型
不純物を導入して埋込み層２２を形成する。
１に例えば通常の気相拡散法を適用して選択的にｎ＋型
不純物を導入して埋込み層２２を形成する。
次に、例えば窒化シリコン膜をマスクとする選択的熱酸
化法を適用して二酸化シリコン膜２３を形成する。
化法を適用して二酸化シリコン膜２３を形成する。
次に、例えば通常の気相エピタキシャル成長法を適用し
てｐ＋型シリコン半導体層を薄く、また、その上にｐ−
（或いはノン●ドープ）型シリコン半導体層を厚く形成
する。
てｐ＋型シリコン半導体層を薄く、また、その上にｐ−
（或いはノン●ドープ）型シリコン半導体層を厚く形成
する。
すると、基板２１のバルク表面上には単結晶層が、また
、二酸化シリコン膜２３上には多結晶層がそれぞれ成長
される。図ではｐ＋型単結晶層を２４Ｓで、ｐ＋型多結
晶層を２４Ｐで、ｐ一型単結晶層を２５Ｓで、ｐ一型多
結晶層を２５Ｐで指示してある。尚、ｐ＋型シリコン半
導体層を形成した理由は、ｎ＋型埋込み層２２からｎ型
不純物が這い上つてエピタキシャル成長層がｎ型化され
るのを防止する為及び−ｎ＋型埋込み層２２とｎ＋型ド
レイン領域（後記）との間のパンチ●スルー耐圧を向上
させることにある。また、ｐ型不純物としては硼素を用
いることができる。次に、選択的酸化法を適用し、分離
酸化膜２６，を形成し、メモリ・セルとなるべき部分相
互の分離を行なう。
、二酸化シリコン膜２３上には多結晶層がそれぞれ成長
される。図ではｐ＋型単結晶層を２４Ｓで、ｐ＋型多結
晶層を２４Ｐで、ｐ一型単結晶層を２５Ｓで、ｐ一型多
結晶層を２５Ｐで指示してある。尚、ｐ＋型シリコン半
導体層を形成した理由は、ｎ＋型埋込み層２２からｎ型
不純物が這い上つてエピタキシャル成長層がｎ型化され
るのを防止する為及び−ｎ＋型埋込み層２２とｎ＋型ド
レイン領域（後記）との間のパンチ●スルー耐圧を向上
させることにある。また、ｐ型不純物としては硼素を用
いることができる。次に、選択的酸化法を適用し、分離
酸化膜２６，を形成し、メモリ・セルとなるべき部分相
互の分離を行なう。
第４図に見られるように、例えば化学気相成長法を適用
して砒素を高濃度に含有した多結晶シリコン膜を例えば
厚さ約印（１）〔人〕程度に成長させＳる。次に、通常
のフォト・リングラフィ技術にて前記多結晶シリコン膜
のパターニングを行ない、ソース電極２７及びドレイン
電極２８を形成する。
して砒素を高濃度に含有した多結晶シリコン膜を例えば
厚さ約印（１）〔人〕程度に成長させＳる。次に、通常
のフォト・リングラフィ技術にて前記多結晶シリコン膜
のパターニングを行ない、ソース電極２７及びドレイン
電極２８を形成する。
次に非酸化性雰囲気中にて熱処理を行なつてソ・ース電
極２７及びドレイン電極２８から砒素を拡散する。これ
に依りｎ＋型領域２ｒ，２『が形成される。一般に、多
結晶シリコン層に於ける不純物拡散速度は単結晶シリコ
ン層に於けるそれと比較すると３倍以上も速いので、領
域２８″が形成されるまでには領域２ｒは深さ方向に延
び埋込み層２２に達している。尚、多結晶層２４Ｐ，２
５Ｐはｎ＋型多結晶層２４Ｐ″になる。次に、温度９０
０〔℃〕以下の水蒸気雰囲気で選択酸化（Ｐｒｅｆｅｒ
ｅｎｔｉａｌＯｘｉｄａｔｉＯｎ）法に依つてソース電
極２７及びドレイン電極２８の表面及び電極２７と２８
間のｐ一型単結晶層２５Ｓの表面に酸化膜を形成する。
極２７及びドレイン電極２８から砒素を拡散する。これ
に依りｎ＋型領域２ｒ，２『が形成される。一般に、多
結晶シリコン層に於ける不純物拡散速度は単結晶シリコ
ン層に於けるそれと比較すると３倍以上も速いので、領
域２８″が形成されるまでには領域２ｒは深さ方向に延
び埋込み層２２に達している。尚、多結晶層２４Ｐ，２
５Ｐはｎ＋型多結晶層２４Ｐ″になる。次に、温度９０
０〔℃〕以下の水蒸気雰囲気で選択酸化（Ｐｒｅｆｅｒ
ｅｎｔｉａｌＯｘｉｄａｔｉＯｎ）法に依つてソース電
極２７及びドレイン電極２８の表面及び電極２７と２８
間のｐ一型単結晶層２５Ｓの表面に酸化膜を形成する。
選択酸化法に依る酸化を行な・うと不純物濃度が高い部
分ほど厚い酸化膜が形成される。従つて、ソース電極２
７及びドレイン電極２８の表面に約５０００〔Ａ〕、ｐ
一型単結晶層２５Ｓの表面に約５００〔Ａ〕の酸化膜を
形成することは容易である。次に、ｐ一型単結晶層２５
Ｓ上の酸化膜を除去する。
分ほど厚い酸化膜が形成される。従つて、ソース電極２
７及びドレイン電極２８の表面に約５０００〔Ａ〕、ｐ
一型単結晶層２５Ｓの表面に約５００〔Ａ〕の酸化膜を
形成することは容易である。次に、ｐ一型単結晶層２５
Ｓ上の酸化膜を除去する。
これは低温酸化で形成した酸化膜は単なる絶縁には有効
であつても、ゲート酸化膜としては余り良質とはいえな
いからである。尚、前記酸化膜を除去する際、ソース電
極２７及びドレイン電極２８の表面に形成された酸化膜
もエッチングされるが、前記のように厚く形成されてい
るので問題はない。次に、今度は高温、例えば１１００
〔℃〕で熱酸化を行なつてゲート酸化膜３０を例えば厚
さ５００〔Ａ〕に形成する。
であつても、ゲート酸化膜としては余り良質とはいえな
いからである。尚、前記酸化膜を除去する際、ソース電
極２７及びドレイン電極２８の表面に形成された酸化膜
もエッチングされるが、前記のように厚く形成されてい
るので問題はない。次に、今度は高温、例えば１１００
〔℃〕で熱酸化を行なつてゲート酸化膜３０を例えば厚
さ５００〔Ａ〕に形成する。
尚、低温酸化膜は記号２９で指示してある。第５図に見
られるように、閾値電圧Ｖｔ噂懲を行なう為、例えば硼
素のイオン注入を行なつて抵抗領域３１を形成する。
られるように、閾値電圧Ｖｔ噂懲を行なう為、例えば硼
素のイオン注入を行なつて抵抗領域３１を形成する。
次に、アルミニウム（或いは多結晶シリコン）のゲート
電極３２（ワード線）を形成して完成する。
電極３２（ワード線）を形成して完成する。
尚、この場合、ドレイン電極２８はビット線になる。本
発明に依ると次に列記するような効果を得ることができ
る。
発明に依ると次に列記するような効果を得ることができ
る。
（イ）ゲートとソース及びドレインとのオーバ・ラップ
●キャパシタンスが小さく、事実上のセルフ●アライン
メント方式になつている。
●キャパシタンスが小さく、事実上のセルフ●アライン
メント方式になつている。
（０）ソース及びドレイン上の厚い酸化膜は低温で形成
し、薄いゲート酸化膜のみ高温で形成しているから、そ
の熱処理時に不純物拡散領域、例えばストーリツジ領域
である埋込み層が拡大されるなどの惧れはない。
し、薄いゲート酸化膜のみ高温で形成しているから、そ
の熱処理時に不純物拡散領域、例えばストーリツジ領域
である埋込み層が拡大されるなどの惧れはない。
（ハ）ソース及びドレインの抵抗を低く、しかも、浅い
拡散領域とすることが可能であるから、短チャネルＭＩ
Ｓ半導体装置として好適であり、高集積ＲＡＭとして有
効である。
拡散領域とすることが可能であるから、短チャネルＭＩ
Ｓ半導体装置として好適であり、高集積ＲＡＭとして有
効である。
（ニ）前記（イ）のような構成でありながらアルミニウ
ム・ゲートにすることが可能であるから、高速メモリと
し有効である。
ム・ゲートにすることが可能であるから、高速メモリと
し有効である。
（ホ）従来のメモリと異なり、セル内にコンタクト窓が
不要であるから、製造時のマスクずれ、コンタクト不良
が除去され、コンタクト窓形成のフォト・プロセスがな
いので歩留りが向上する。
不要であるから、製造時のマスクずれ、コンタクト不良
が除去され、コンタクト窓形成のフォト・プロセスがな
いので歩留りが向上する。
第１図は従来例の要部側断面図、第２図乃至第５図は本
発明一実施例を製造する場合の工程を説明する半導体記
憶装置の要部側断面図である。
発明一実施例を製造する場合の工程を説明する半導体記
憶装置の要部側断面図である。
Claims (1)
- １ 一導電型の半導体基板に選択的に形成された逆導電
型埋込み層と絶縁層、その半導体基板上に成長された単
結晶層と多結晶層、該単結晶層に選択的に形成された逆
導電型の不純物領域と前記多結晶層に形成されて前記埋
込み層に達している逆導電型の不純物領域と、前記単結
晶層上と多結晶層上に掛つて形成された不純物含有多結
晶シリコン層のソース電極（或いはドレイン電極）及び
前記単結晶層上に形成された不純物含有多結晶シリコン
層のドレイン電極（或いはソース電極）と、それ等多結
晶シリコン層のソース電極及びドレイン電極間に在るゲ
ート酸化膜とを有してなることを特徴とする半導体記憶
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53165810A JPS6053473B2 (ja) | 1978-12-30 | 1978-12-30 | 半導体記憶装置 |
| EP79301928A EP0009910B1 (en) | 1978-09-20 | 1979-09-18 | Semiconductor memory device and process for fabricating the device |
| CA000335866A CA1144646A (en) | 1978-09-20 | 1979-09-18 | Dynamic ram having buried capacitor and planar gate |
| DE7979301928T DE2967388D1 (en) | 1978-09-20 | 1979-09-18 | Semiconductor memory device and process for fabricating the device |
| US06/076,993 US4329704A (en) | 1978-09-20 | 1979-09-19 | MOS Random access memory with buried storage capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53165810A JPS6053473B2 (ja) | 1978-12-30 | 1978-12-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5591860A JPS5591860A (en) | 1980-07-11 |
| JPS6053473B2 true JPS6053473B2 (ja) | 1985-11-26 |
Family
ID=15819417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53165810A Expired JPS6053473B2 (ja) | 1978-09-20 | 1978-12-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053473B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5003361A (en) * | 1987-08-31 | 1991-03-26 | At&T Bell Laboratories | Active dynamic memory cell |
-
1978
- 1978-12-30 JP JP53165810A patent/JPS6053473B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5591860A (en) | 1980-07-11 |
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