JPS6123360A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は単一のトランジスタと単一のキャパシタとから
なる半導体記憶装置、いわゆる１トランジスタ形ダイナ
ミツクメモリセルおよびその製造方法に関するものであ
る。

〔従来技術〕

従来この種のメモリセルのキャパシタとして、溝埋め込
み形キャパシタを使用するものが提案されている。第６
図は、このようなキャパシタを用いたメモリセルの構成
例を示す断面図であるが、シリコン基板１０表面に、ビ
ット線２のコンタクトホール２Ａ１　トランスファーゲ
ート３および溝キャパシタ４が、リソグラフィ一工程に
おける合せ余裕を考慮して平面的に並んで配置されてい
る。

ガお、５は素子間分離領域、６はキャパシタの一方の電
極を構成する導電体層、７はチャネルカット領域、８は
絶縁膜、９Ａ、９Ｂはソース・ドレインを構成する高不
純物濃度領域、９Ｂはキャパシタの対極を構成する基板
１と逆導電形の不純物を含む半導体領域である。

上記構成において、メモリセル面積を縮小するには、ビ
ット線コンタクトホール２Ａ１　トランスファーゲート
３および溝キャパシタ４の平面的面積を縮小するととも
に、上述した合せ余裕を低減し、かつ素子間分離領域５
０幅も低減しなければ表らない。

しかし、図示のよ５表構成においてトランスファーゲー
ト３の寸法を縮小すると、サブスレッショルドリーク電
流が増えるといり問題がある。また、溝キャパシタ４の
平面的面積を縮小する場合には、メモリ動作に必要な容
量を確保するために非常に深い溝を形成しなければなら
なくなるという問題がある。さらに、素子間分離領域６
０幅を低減し溝キヤパシタ間の間隔を狭めると、溝キャ
パシタ相互間でバンチスルー電流が流れやすくなシセル
間干渉を引き起こすという問題があシ、結局メモリセル
面積を１０μｄ程度以下にすることは困難であった。

〔発明の目的および構成〕

本発明はこのような事情に鑑みてなされたもので、その
目的は、メモリセル面積を縮小し高密度に集積化するこ
とが可能な半導体記憶装置およびその製造方法を提供す
ることにある。

このよンな目的を達成すＬ丸めに１本発明の半導体記憶
装置は、半導体基板の主表面に形成した溝の側面部に、
トランジスタとキャパシタトｔ−当該溝の探さ方向に直
列に配列して設けたものである。

また、本発明の製造方法は、基板に第１の溝を形成して
その側面部に溝が完全には埋め込まれないようにトラン
ジスタを形成した後、残った第１の溝底部を開口部とす
る第２の溝を形成してその側面部にキャパシタを形成す
るか、または第１の溝形成後その側面部に溝が完全には
埋め込まれないようにマスク材を形成した後、残った第
１の溝底部を開口部とする第２の溝を形成してその側面
部にキャパシタを形成し、その後マスク材を除去した第
１の溝側面部にトランジスタを形成するよりにしたもの
である。いずれの方法によっても、トランジスタとキャ
パシタとは自己整合的に形成される。以下、実施例を用
いて本発明の詳細な説明する。

〔実施例〕

第１図は本発明の一実施例を示す断面図であシ、１１は
ｐ形シリコン基板、１２はアルミニウムからなるビット
線、１２Ａはビット線コンタクトホール、１３はワード
線と兼用されるポリシリコンからなるトランスファーゲ
ート、１４は溝キャパシタ、１５は素子間分離領域、１
６はキャパシタの一方の電極を構成するポリシリコンか
らなるセルプレート、１７はチャネルカット領域で基板
１１と同−導電形の不純物が高濃度にドーピングされた
ｐ＋領領域１８Ａ、１１１Ｂ、１８Ｃは絶縁膜、１９Ａ
。

１９Ｂはソース拳ドレイン領域を構成するｎ＋領領域１
９Ｃはｎ領域でおる。

同図から明らかなように、本実施例では、１メモリセル
を構成するキャパシタのみならずトランジスタも溝内に
、溝の探さ方向にキャパシタと直列の縦形に形成しであ
ることから、トランスファーゲート１３のゲート長がメ
モリセル面積に影響することは々く、チャンネル長を、
メモリセルの高密度化を妨げることなく、サブスレッシ
ョルドリーク電流を抑制するために十分な長さとするこ
とができる。また、基板１１の主表面に形成された第１
の溝の側面にゲート絶縁膜１８Ａを介してトランスファ
ーゲート１８が溝を完全には埋め込まないよりに形成さ
れ、残ったｇｌの溝底部を開口部とする第２の溝にキャ
パシタ１４が設けられ、両者は後述するようにリソグラ
フィ一工程を経ずセルファライン的に形成できるため、
合せ余裕はトランスファーゲート１３を形成する第１の
溝のエツジとビット線コンタクトホール１２人との間に
必要となるのみである。さらに、ビット線コンタクトホ
ール１２Ａの周辺にトランスファーゲート１ａセよび溝
キャパシタ１４がリング状に配置され、ま九セルプレー
ト１６と基板１１との間にはチャネルカットｐ　領域１
７および厚い酸化膜からなる分離用絶縁膜１８Ｃ（これ
は必ずしも必要ではない）が形成されていることによシ
、セル間の干渉は極力抑制される。

なお、本実施例では溝キャパシタ１４を構成する基板１
１の表面に基板１１と逆極性の不純物を含む半導体領域
、ガ領斌１＠Ｃが設けであるが、これはセルプレート電
位が電源電圧程度（電源電圧−ツー ＋しきい値電圧）以下においても溝キャパシタに十分な
電荷を蓄積させるだめのものであシ、セルプレート電位
が電源電圧よル十分大きければ必ずしも必要ではない０
才たトランスファーゲート１３に対するソース・ドレイ
ン用ｎ領域１９人はビット線１２との十分なコンタクト
のため％ｎ　領域１１１Ｂは、第１の溝エツジ部で絶縁
膜厚が大きく電界が弱まることが考えられるためその影
響を除去するためで、この溝キャパシタ１４との接続部
の＋ ｎ　領域１＠Ｂは必ずしも必要ではない。また、ｎ＋領
域１＠Ａはビット線コンタクトホール１２Ａよ〕わずか
に大きくするのみで良く、接合部の抵抗の増大が許容で
きる回路の設計であればビット線との接合はショットキ
ー接合でも差支え表い。

第２図は本実施例の４メモリセル分の平面パターン図で
ある。各メモリセルは、ビット線Ｂｌ。

Ｂ２等とワード線Ｗｌ　、Ｗ２等との各交叉領域に形成
され、例えば最小加工寸法０．３μｍ１合せ余裕０．３
μｍ程度の設計ルールを用いた場合、キャパシタ容量を
減少することなく、メモリ面積を３〜゛４声−と従来の
平面形メモリセル面積の１／２〜１／３にすることが可
能であシ、大幅な高密度化が実現できる。

次に、第３図を用いてこのような半導体記憶装置の製造
方法の一例を説明する。

まず、シリコン基板１１上に第１の熱酸化膜２０を３０
０〜５００Ａの厚さに形成し、イオン注入法によりシリ
コン基板１１表面にｎ＋層２１を形成する。次に第１の
熱酸化膜２０上に公知の付着法によシシリコン窒化膜２
２を１０００〜２０００λ２シリコン酸化膜２３を３０
００〜４０００Ａの厚さに順次堆積し多層膜を形成する
０次いで全面にレジストを被着した後リソグラフィ一工
程で１μｍ程度の幅を有する格子状のレジストパターン
２６を形成する（第３図（ａ））。

このレジストパターン２６をエツチングマスクとし、反
応性イオンエツチング（ＲＩＥ）により上記多層膜を除
去してシリコン基板１１０表面を露出させる（第３図に
））。

レジストパターン２６を除去した後、上記多層膜をマス
クとして反応性イオンエツチングによりシリコン基板１
を１μｍ程度エツチングし、縦形トランジスタを形成す
る第１の溝Ａを形成する（第３図（Ｃ））。

エツチングで生じた汚染拳損傷を除去するため溝内面を
フッ硝酸系液で洗浄後、前記多層膜の一部である上層の
酸化膜２３を除去する０次に熱酸化によシ溝内面に、縦
形トランジスタのゲート絶縁膜となる２００〜３００Ａ
厚さの熱酸化膜２７を形成した後、イオン注入法によシ
溝底部にソース・ドレイン領域となるｎ領域２８を形成
するが、前述したようにこのｎ十領域２８け必ずしも必
要ではない（第３図（ｄ））。

次に縦形トランジスタのゲート電極となる多結晶シリコ
ン２ｅを公知の技術によル溝内が完全には埋め込まれな
いように２５００〜３０００Ａ程度堆積し、次に多結晶
シリコン２ｓの表面を全面的に３００〜５ｏｏｎ程度熱
酸化して酸化膜３０を形成した後、公知技術によシリコ
ン酸化膜３３を１０００〜２０００Ａ、シリコン酸化膜
５１を３０００〜４０００人の厚さに堆積する（第３図
（ｅ））。

反応性イオンエツチング法によ）表面平坦面上のシリコ
ン酸化膜５１、シリコン窒化膜３３およびシリコン酸化
［３０を除去し、多結晶シリコン２９０表面を露出させ
る（第３図（ｆ））。

次に溝内面のシリコン酸化膜５１を除去した後熱酸化を
施し露出している多結晶シリコン２９の表面にのみ選択
的に酸化膜４１を形成する（第３図（ｇ））。

溝内部のゲート電極を構成する多結晶シリコン２９間を
開口部とし、さらに反応性イオンエツチングを行なうこ
とによシシリコン窒化膜３３．シリコン酸化膜３０、多
結晶シリコン２８、シリコン酸化膜２１およびシリコン
基板１町をエツチングし、２μｍ程度のキャパシタ部と
なる＃４Ｂを形成する（第３図（ｈ））。

溝内面の洗浄処理後、リンを添加したシリコン酸化膜３
６を溝内部に埋め込み、熱酸化によシ溝キャパシタ部の
シリコン基板１１にｎ領域３）を形成する（第３図（１
））。

溝キヤパシタ部内部のリン添加シリコン酸化膜３６を除
去した後、再度キャパシタの熱酸化膜３８を５０〜１０
０Ａ厚さに形成し、イオン注入法によ多溝キャパシタ部
底部平坦面にｐ十領域３４を形成する。続いてセルプレ
ートとなる多結晶シリコン４０を公知の方法によ、ｂａ
ｏｏｏ〜４０００Ａ厚さに付着させる（第３図（ｊ））
。

反応性イオンエツチングによ多溝上部平坦面上の多結晶
シリコン４０を除去する（第３図（ト）））。

フッ酸系のエツチング液により溝上部の多結晶シリコン
酸化膜４１を除去し、ゲート電極用多結晶シリコン２８
０表面を露出させる（第３図ＣＩ））。

ワード線となる多結晶シリコン４２を３０００〜４００
０Ａ、さらにシリコン窒化膜ｓ８を５００〜１０００Ａ
の厚さに付着させる（第３図ｔｎｌ）。

リソグラフィ一工程によルバター品ングしたレジスト４
６をエツチングマスクとして溝底上部のシリコン窒化膜
３９を除去する（第３図（、ｌ）　’）。

次に水素・酸素の混合気中で熱酸化を施し、溝底上部の
多結晶シリコン４２を選択的に酸化させシリコン酸化膜
４７を形成する（第３図（０））。

多結晶シリコン４２表面のシリコン窒化１１ｉＫ３３を
除去した後、この表面に熱酸化膜４３を形成し、次いで
リソグラフィーによシレジスト（図示せず）にビット線
とのコンタクトセよびワード線としてのバターニングを
施し、このレジストをマスクとしてドライエツチングに
よシ加工・処理する。その後再度熱酸化を行ないビット
線コンタクト部内側面に酸化膜４４を形成し、反応性イ
オンエツチングによりビット線コンタクト下部のシリコ
ン窒化膜２２およびシリコン酸化膜２０を除去する（第
３図＠）。

ビット線用のアルミニウム４６を付着させ、リソグラフ
ィーおよびエツチングを経て所定パターンのビット線を
形成する（第３図（ロ））。

上述した実施例では、基板として単なるｐ形シリコン基
板１１を用いたが、ｐ　領域上にｐ一層をエピタキシャ
ル成長させた基板を用いてもよい。

その最終工程図を第４図に示すが、この場合、第３図（
Ｃ）に相当する縦形トランジスタ形成用の溝工ツチング
においてはｐ十領域１０１上のｐ一層１０２内のみに第
１の溝Ａを形成し、以下上述したと同様に縦形トランジ
スタを作製する。そして、第３図中）に相当する溝キヤ
パシタ用の溝エツチングにおいてはｐ＋領域１０１まで
達するように第２の溝Ｂを形成する。このようにするこ
とにより、第３図（ｊ）の溝キヤパシタ下部へのｐ　領
域３４形成用イオン注入工程が不要となる。また、高濃
度ｐ＋のエビ基板を用いることによシキャパシタ間の分
離は完全となシ、セル間干渉フリーが実現できる。

上述した実施例では、ＭＯＳＦＥＴのゲート電極を形成
した後にキャパシタ用の電極を形成したが、この順序は
入れ換えることも可能である。次に第５図を用いてこれ
を詳細に説明する。

まず、前述したと同様にｐ形シリコン基板１１上に第１
の熱酸化膜２０を形成した後ｎ＋層２１を形成し、シリ
コン窒化膜２２およびシリコン酸化膜２３、さらにシリ
コン窒化膜２４およびシリコン酸化膜２５を同程度の膜
厚に堆積し、多層膜を形成する。次にリソグラフィ一工
程により１μｍ程度の幅の格子状のレジストパターン２
６を形成する（第５図（ａ））。

このレジストパターン２Ｂをエツチングマスクとして反
応性イオンエツチングによシ上記多層膜を除去しシリコ
ン基板１１表面を露出させる（第５図中））。

レジストパターン２６除去後、上記多層膜をマスクとし
て再度反応性イオンエツチングによルシリコン基板１１
を１μｍ程度の探さエツチングし縦形トランジスタを形
成する第１の溝Ａを形成する（第５図（Ｃ））。

前述したと同様溝内面を洗浄後、上記多層膜の一部であ
る上層のシリコン酸化膜２５およびシリコン窒化膜２４
を除去する。次いで前述したと同様に熱酸化によシ溝内
面に熱酸化膜２７を形成後、イオン注入により溝底部に
ｎ中層２８を形成する（第５図（ｄ））。

次に前述したと同様にシリコン酸化膜５１を堆積する（
第５図（ｅ））。

反応性イオンエツチング法によシ溝上部および＝１５− 底部の平坦面上の酸化膜５１のみを除去する。すなわち
、溝側面にのみ酸化膜！１が残される（第５図（ｆ））
。　　　゛ 溝底部の酸化ＪＪＨＩ間の開口部を反応性イオンエツチ
ングによｌ）２ｐｍ程度エツチングし、キャパシタ部と
なる第２の溝Ｂを形成する（第５図（ｇ））。

第２の溝内面を洗浄処理後、熱酸化を施して１００〜５
ｏｏＸ程度の熱酸化膜３２を形成した後、窒化膜３３を
１０００〜ｘａｏｏＸ付着させる（第５図（ｈ））。

反応性イオンエツチングによシ溝上部および底部平坦面
上のシリコン窒化膜３３を除去し、イオン注入法によ多
溝キャパシタ部底部平坦面にｐ＋領域３４を形成する。

次に水素・酸素の混合気中で熱酸化を行ない、溝底部の
みに選択的に分離酸化膜３５を形成する（第５図（ｉ）
）。

溝内面の窒化膜３３を除去した後、リンを添化したシリ
コン酸化膜３Ｂを溝内部に埋め込み、熱拡散によシ溝キ
ャパシタ部の溝側面のシリコン基板にｎ領域３７を形成
する（第５図（ｊ））。

溝キヤパシタ部内部のリン添加シリコン酸化膜３６と溝
表面の熱酸化膜３２を除去した後、再度キャパシタ用の
熱酸化膜３８を５０〜１ｏｏｉ形成し、セルプレートと
ｋる多結晶シリコン４ｏを公知の方法によ、り３０００
〜４ｏｏｏｉ厚さに付着させ、反応性イオンエツチング
によ多溝上部平坦面上の多結晶シリコン４０を除去する
（第５図（ｋ））。

次に第１の溝側面に付着させ゛た酸化膜５１．２７およ
び溝上部平坦面上に付着させた酸化膜２３をエツチング
除去した後、熱酸化によシ第１の溝内表面およびセルプ
レート用多結晶シリコン４０表面にトランスファーゲー
ト用絶縁膜となる熱酸化膜５２を形成する（第５図（１
））。

トランスファーゲート用およびワード線用の多結晶シリ
゛コン４２を公知の方法で付着させて第１の溝内を完全
に埋め込み、さらに表面に熱酸化膜４３を゛形成する（
第５図に））。

リソグラフィ一工程によシレジスト（図示せず）にビッ
ト線コンタクトおよびワード線としてのパターニングを
施し、ドライエツチングによ如加工処理する。その後再
度熱酸化を行ないビット線コンタクト部内側面に酸化膜
４４を形成し、反応性イオンエツチングによシビット線
コンタクト下部の窒化膜２２および酸化膜２０を除去す
る（第５図（ｎ））。

ビット線用のアルミニウム４５を付着させ、リソグラフ
ィー、エツチング工程を経てビット線を形成する（第５
図（０）　）。

この方法の場合、専用のエツチングマスクとしての酸化
膜５１を用いて第２の溝の形成等を行なりことによシ、
これらの工程における加工がよシ確実に行なえる利点が
ある。なお、この方法も、第４図に示したと同様のエビ
基板にも適用できることは言うまでもない。

なお、上述した各製造方法はそれぞれ本発明の一実施例
であり、本発明はこれに限定されるものではカい。例え
ばトランファーゲート形成用の第１の溝形成後のイオン
注入は必ずしも必要でないことは先に述べた通シであシ
、また溝上部のｎ＋層２１形成用のイオン注入もワード
線用多結晶シリコン４２の加工後にコンタクトホールか
ら行なっても差支えない。また溝キヤパシタ底部の分離
用酸化膜３５の形成と溝キャパシタのｎ領域３７の形成
の頴序はどちらが先でもよく、さらに分離用酸化膜３５
は必ずしも特に設ける必要はなく、第４図および第５図
はこれを省いた例である。

また、ｎ領域３７を形成するためにリン添加酸化膜３６
を用いたが、例えば気相拡散法等によシｎ層を形成して
もよい。

さらに、トランスファーゲートには、ＣＶＤ等によシ形
成でき表面の酸化が可能なものとして多結晶シリコンを
用いたが、必ずしもこれに限定されるものではなく、例
えばモリブデン、タングステン、チタン等のシリサイド
などを用いてもよい。

同様にビット線もアルミニウムに限定されずこれらのシ
リサイド等を用いることができる。

また、基板としてｐ形シリコンを用いたが、反対極性の
基板を用いた場合には各領域の極性もそれに応じて逆に
々ることはいうまでもない。例えばリン拡散ｎ領域３Ｔ
の代シに、例えばボロンの拡散によｌａｐ領域が形成さ
れる。

〔発明の効果〕

以上説明したように、本発明の半導体記憶装置によれば
、半導体基板主表面に形成された溝側面にトランジスタ
とキャパシタとを探さ方向に沿って直列に配列したこと
によシ、平面的寸法を拡大することなくキャパシタ容量
の増大およびサブスレッショルドリーク低減のためのト
ランスファゲートの長チャネル化が図れ、また特に本発
明の製造方法によればトランジスタとキャパシタとがセ
ルファライン的に形成できその間に合せ余裕等を必要と
せず、メモリセルの高密度化が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置を示す断面
図、第２図は平面パターン図、第３図、第４図および第
５図はそれぞれ本発明による製造方法の一例を示す工程
断面図、第６図は従来の半導体記憶装置の構成例を示す
断面図である。 １１・・・・ｐ形シリコン基板、１２・・・・ビット線
、１２Ａ・・・・ビット線コンタクトホーＪし、１３会
・・・トランスファーゲート、１４−・・置溝キャパシ
タ、１６・・・轡素子間分離領域、１８・・・苧セルプ
レート、１７・・・＃Ｐ＋領域（チャネルカット領域）
、１１１Ａ、１８Ｂ、１８０＠＠＠＊絶縁膜、１ｓ人、
１ｓＢ・・醗りｎ＋領域（ソース−ドレイン領域）、Ｉ
８Ｃ・・・・ｎ領域、２！１．４２−・・−トランスフ
ァーゲートおよびワード線を構成する多結晶シリコン、
４０−・・拳セルフレートを構成する多結晶シリコン、
５１・−ｅｅマスク材層としてのシリコン酸（１［，１
０１”ＩＰ＋領域、１０２　＠畢ｅ　＊　ｐ一層、Ａ・
−・拳第１の溝、Ｂ　１１　争・・第２の溝。

Claims (6)

【特許請求の範囲】
1. （１）単一のトランジスタと単一のキャパシタとからな
   る半導体記憶装置において、トランジスタとキヤパシタ
   とを、半導体基板の主表面に形成した溝の側面部に、当
   該溝の探さ方向に直列に配列したことを特徴とする半導
   体記憶装置。
2. （２）半導体基板が、高不純物濃度を有する半導体領域
   とその主表面に形成された同一導電形の半導体層とを備
   え、かつ溝が半導体層の主表面に形成した第１の溝とこ
   の第１の溝の底部に開口部を有し底部が上記半導体領域
   まで達する第２の溝とからなり、第１の溝の側面部にト
   ランジスタを形成するとともに、第２の溝の側面部にキ
   ヤパシタを形成したことを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。
3. （３）半導体基板の主表面に第１の溝を形成する工程と
   、この第１の溝の少なくとも開口部近傍の半導体基板に
   高不純物濃度の半導体領域を形成するとともにこの第１
   の溝側面に絶縁膜を介して導電体層を溝が完全には埋め
   込まれないように形成することによつてトランジスタを
   形成する工程と、第１の溝の底部に開口部を有する第２
   の溝を形成する工程と、この第２の溝側面に絶縁膜を介
   して導電体層を形成することによりキャパシタを形成す
   る工程とを含むことを特徴とする半導体記憶装置の製造
   方法。
4. （４）半導体基板として高不純物濃度を有する半導体領
   域とその主表面に形成された同一導電形の半導体層とを
   備えた基板を用い、第１の溝を上記半導体層の主面に形
   成するとともに第２の溝を底部が上記半導体領域まで達
   するように形成したことを特徴とする特許請求の範囲第
   ３項記載の半導体記憶装置の製造方法。
5. （５）半導体基板の主表面に第１の溝を形成する工程と
   、この第１の溝側面に溝が完全には埋め込まれないよう
   にマスク材層を形成する工程と、第１の溝の底部に開口
   部を有する第２の溝を形成する工程と、この第２の溝側
   面に絶縁膜を介して導電体層を形成することによりキャ
   パシタを形成する工程と、マスク材層を除去した後第１
   の溝の少なくとも開口部近傍の半導体基板に高不純物濃
   度の半導体領域を形成するとともにこの第１の溝側面に
   絶縁膜を介して導電体層を形成することによりトランジ
   スタを形成する工程とを含むことを特徴とする半導体記
   憶装置の製造方法。
6. （６）半導体基板として高不純物濃度を有する半導体領
   域とその主表面に形成された同一導電形の半導体層とを
   備えた基板を用い、第１の溝を上記半導体層の主面に形
   成するとともに第２の溝を底部が上記半導体領域まで達
   するように形成することを特徴とする特許請求の範囲第
   ５項記載の半導体記憶装置の製造方法。