JPS60136330A - 相補型金属絶縁物半導体装置の製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、ＣＭ　ＯＳ　（Ｃｏｍｐｌｅｍｅｎｔ、ａ
ｒｙ　ＭｅｔａｌＯｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）　Ｌ　Ｓ　Ｉを代表とした相補型金属絶縁物半導
体装置の製造技術に関するもので、特に高集積化および
ラッチアップ防止の上で有効な技術に関するものである
。

［背景技術］ 相補型金属絶縁物半導体装置では、第１導電型の半導体
基体の一面に、反対導電型の第２導電型゛　のウェルを
形成し、そのウェルの内外に第１導電型の金属絶縁物半
導体素子および第２導電型の金属絶縁物半導体素子をそ
れぞれ形成する。このため、ウェルの内外を電気的に分
離することが必要であり、従来一般には、ＬＯＧＯ３（
Ｌｏｃａｌ　０ｘ−ｉｄａｅｉｏｎ　ｏｆ　５ｉｌｉｃ
ｏｎ）法が用いられていた。

しかし、ＬＯＣＯ８法による分離領域は、ラッチアップ
防止のため、ウェルの周囲部分に充分な幅（たとえば、
７〜８μｍ程度）をもって形成せざるを得す、高集積化
する上で問題となっていた。

そこで、トレンチと称する深い溝と、その内部を埋める
絶縁物とによって分離領域を構成する技術が提案された
。これは、幅１μｍ、深さ５μｍ程度の溝を形成した後
、その溝を二酸化シリコン等で埋める方法であり、ＬＯ
ＣＯＳ法において平面的に充分な距離をもった横長の分
離領域に代えて、半導体基体の深さ方向に充分な距離を
とった縦長の分離領域を用いるものである（以上１日経
エレクトロニクス、　１９８２年６月２１日号、第１４
６〜１５１ページ参照）。

しかし、本発明者の検討によると、この提案方法には、
次のような問題点があることが判明した。

（１）分離領域の幅はホトリソグラフィ技術で規定され
てしまい、その下限はたとえば０．８μｒｎ程度である
。

（２）幅が狭く、深さが深い溝を形成することはきわめ
て困難であり、しかもまた、そうした溝内に絶縁物を埋
めることも困難である。

（３）トレンチ構造を形成した後でウェルへの不純物の
導入を行なうため、ウェルの形成がセルファラインでで
きず、余分なマスクが必要となる。

特にこの場合、溝幅が狭いことからマスク合わせがきわ
めて困難である。

［発明の目的］ この発明の目的は、より狭い幅をもつ縦長の絶縁物分前
領域を容易に形成しうる技術を提供することにある。

この発明の別の目的は、縦長の絶縁物分離領域に対し、
ウェルをセルファラインで形成しうる技術を提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添イ４図面から明らかになるで
あろう。

［発明の概要］ この出願において開示される発明のうち代表的なものの
概要を簡単に説明すれば、下記のとおりである。

すなわち、半導体基体の一面のうち、ウェルを形成すべ
き部分に切り立った側壁をもつ凹部を選択的に形成し、
ＣＶＤ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐ−
ｏｓｉｔ、１ｏｎ）法と異方性エツチング、あるいは選
択酸化と異方性エツチングの各組合わせによって、側壁
部分に絶縁物分離領域を構成するための絶縁物を選択的
に形成し、その後凹部内に単結晶半導体を選択的に成長
させるようにしている。これにより、絶縁物分離領域の
幅は、ＣＶＤ法あるいは選択酸化による膜厚で決定され
るため、ホトリソグラフィ技術によることなくたとえば
０．１〜０．５μｍ程度ときわめて狭く形成することが
できる。

さらに、前記凹部形成時にエツチングに対するマスクと
して用いるマスク層を、０η記単結晶半導体の領域内に
不純物を導入してウェルを形成する際に、不純物導入に
苅するマスクとしても用いることによって、ウェルの形
成をセルファライン化することができる。

［実施例１］ 第１図〜第６図はこの発明をＣＭＯ８ＬＳＩに適用した
一実施例を示す工程図である。

（第１図を参照して） 第１導電型の半導体基体であるＮ型のシリコンウェハ１
の表面に、熱酸化あるいはＣＶＤ法によって二酸化シリ
コン（ＳｉＯ２）膜２を形成した後、それをパターニン
グすることによりウェルを形成すべき部分以外を被うマ
スク層３を形成する。このマスク層３は次の工程でのシ
リコンのエツチングに対するマスク、およびそれより後
の工程での選択エピタキシャル成長およびイオン打込み
に対するマスクとして用いるものである。したがって、
シリコンのエツチング後においても残存し、その残存し
たものがイオン打込みに対するマスクとして機能しうる
よ゛う−、適切な膜厚に設定すべきである。

（第２図を参照して） 次に、マスク層３をエツチングに対するマスクとして利
用して、異方性のエツチングたとえば反応性イオンエツ
チングによってシリコンウェハ１の表面に四部４を形成
する。異方性のエツチング処理であるため、四部４の側
壁４ａは切り立ちほぼ垂直となる。この凹部４の部分に
は後で単結晶半導体を選択成長し、そこにＰ型のウェル
を形成するので、凹部４のエツチング深さは、ウェルの
深さと同程度あるいはそれ以上たとえば５μ■１程度と
する。この凹部４の深さは、分離領域の深さを規定する
ことになる。

（第３図を参照して） 凹部４の形成後、シリコンウェハ１の表面全体にＣＶＤ
法によって５ｉ０２からなる絶縁物層５を形成する。絶
縁物層５は切り立った側壁４ａをも完全に被うことを要
する。したがって、絶縁物層５の形成にはカバレッジの
良い条件、たとえば高温、低圧でのＣＶＤ法を用いるの
が良い。側壁４ａの部分を被う絶縁物５が電気的な分離
領域を構成することになるので絶縁物（層）５の厚さは
たとえば０．１〜０．５μｍ程度となし、ピンホールフ
リーにするのが良い。

（第４図を参照して） 次に、絶縁物５を堆積したシリコンウェハ１の表面を異
方性の反応性イオンエツチング処理によって、側壁４ａ
の部分にのみ選択的に絶縁物５を残す。反応性イオンエ
ツチングはきわめてエツチングの指向性が高いので、凹
部４の底およびマスク層３上の絶縁物５のみが除去され
るわけである。

（第５図を参照して） 反応性イオンエツチング処理を終えると、シリコンウェ
ハ１の表面は、凹部４の底４ｂのみシリコンが露出した
状態になる。そこで、選択エピタキシャル成長により、
四部４内にのみ単結晶半導体であるシリコン６を成長さ
せることができる。

反応ガスとしては、ジクロルシランと塩化水素と水素と
の混合ガスなどを用いる。この場合、同時に第２導電型
のＰ型不純物であるボロンをシリコン６中にドープする
ことによって１選択エピタキシャル成長を終えると同時
にＰ型のウェル７を形成することができる。Ｐ型のウェ
ル７の形成については、シリコン６の選択エピタキシャ
ル成長後に、イオン打込みおよびそれに続く熱拡散によ
って形成することもできる。どちらにおいても、マスク
層３がボロン導入に対するマスクとして機能するので、
別設マスクを要するものではない。なお、選択エピタキ
シャル成長させる単結晶シリコン６の厚さはその表面が
シリコンウェハ１の表面と一致するように設定する。

（第６図を参照して） そして、マスク層３をふっ酸系の液によるウェットエツ
チングによって除去した後、通常のＣＭＯＳプロセスに
よって、ゲート酸化膜８、ポリシリコン等からなるゲー
ト９およびＰ＋型あるいはＮ＋型のソース、ドレイン１
０．ｓ、１０ｄ　；　１１ｓ、１１ｄさらには図示しな
い絶縁保護膜およびアルミニウム配線を形成する。これ
によって、Ｐ型のウェル７の内部にＮチャネルのＭＯ３
ＦＥＴ１２が、またウェル７の外部のＮ型の領域にはＰ
チャネルのＭＯ３ＦＥＴ１３がそれぞれ完成する。

ウェル７の周囲部分には、絶縁物５からなる幅０、ｉ−
０，５μｍ、深さ５μｍ程度の縦長の分離領域１４が存
在するので、寄生の縦型と横型バイポーラトランジスタ
に起因するラッチアップの防止上有利な構造である。

［実施例２］ 実施例１では１分離領域１４をＣＶ、Ｄ法による被膜５
によって形成したが、分離領域１４をより緻密な熱酸化
による５ｉ０２によって形成することもできる。この場
合、前記マスク層３を耐酸化物質たとえば窒化シリコン
（Ｓｉ３Ｎ４）によって形成し、凹部４を形成した後、
そのマスク層３を選択酸化に対するマスクとして前記側
壁４ａを含む凹部４の内面に５ｉ０２酸化膜を形成して
から、その酸化膜を異方性エツチングするようにすれば
良い。その後の工程は、実施例１と同様である。

なおこの場合、Ｓｉ３Ｎ４からなるマスク層３を凹部４
の形成後においてもシリコンウェハ１上に残し、その後
に行なう異方性エツチングおよびイオン打込みに対する
マスクとして機能させることを要する。また、この実施
例２において、Ｓｉ３Ｎ４膜３を直接シリコン基板１に
被着させて熱処理（酸化）を行なうと、ストレスのため
にシリコン基板１に結晶欠陥が発生しやすい。したがっ
て、Ｓｉ３Ｎ４膜３とシリコン基板１との間にストレス
緩和のための薄い５ｉ０２膜を挿入することが望ましい
。

［実施例３］ 実施例１および実施例２においてはＰ型ウェルのみを形
成する、いわゆる片ウェル方式について述べたが、Ｎチ
ャネルＭＯ８ＦＥＴ、ＰチャネルＭＯ３ＦＥＴの特性を
それぞれ独立に最適化したいという要求からＰチャネル
ＭＯ８ＦＥＴ側にもＮウェルを形成する、いわゆる両ウ
ェル方式が採られることがある。第７図〜第１６図はこ
の両ウェル方式の実施例を示す工程図である。

（第７図を参照して） 第１導電型の半導体基体であるＮ型のシリコンウェハ１
の表面にリンイオン１５をイオン打込み法により導入し
、Ｎ型の打込み層１６を形成する。

ここで、シリコンウェハ１の濃度はＮウェルおよびＰウ
ェルの濃度より低くしておくことが望ましく、実施例に
おいてはＮ−と表示した。

（第８図を参照して） 次にシリコンウェハｌの表面に熱酸化あるいはＣＶＤ法
によって５ｉ０２膜２を形成する。なお、第７図におけ
るリンのイオン打込みは５ｉ０２膜２を形成した後に行
なっても良い。次の第９図〜第１２図に示す工程は実施
例′ｌの第１図〜第４図と同一であるため説明は省略す
る。なお、第１−０図におけるシリコンエツチングの際
、Ｐ型ウェルが形成されるべき領域のリン打込み層１６
はエツチングにより除去される。

（第１３図を参照して） 第１２図の工程が終了した段階ではシリコンウェハ１の
表面は凹部４の底４ｂのみシリコンが露出した状態にな
る。この状態で凹部４内に単結晶シリコン６を成長させ
る。この時のシリコン６の不純物のタイプおよび濃度は
シリコンウェハ１と同じで良い。

（第１４図を参照して） 次に５ｉＯ７膜３をマスクとしてシリコン６゜すなわち
Ｐ型ウェルとなるべき領域にボロンイオン１７をイオン
打込み法により導入し、Ｐ型の打込み層１８を形成する
。

（第１５図を参照して） 次に、１１００−１２００℃程度の高温でＮ型の打込み
層１６およびＰ型の打込み層１８を引き伸ばし拡散し、
それぞれＮ型ウェル１９．Ｐ型つェル７を形成する。

（第１６図を参照して） 次に実施例１と同様にＮチャネルＭＯ３ＦＥＴ１２、Ｐ
チャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ１３を形成する。

なお、上記実施例３においてはＮ型ウェルの引き伸ばし
拡散は第１．５図でＰ型ウェルの引き伸ばし拡散と同時
に行なっているが、これは別々に行なっても良い。その
場合、Ｎ型ウェルの引き伸ばし拡散は第１０図でシリコ
ンエツチングを行ない凹部４を形成した後であれば、第
１５図までの工程の間どの時点で行なっても良い。

［効果］ （１）ウェルの周囲部分に位置する。縦長の絶縁物分離
領域の幅を、ＣＶＤ法あるいは熱酸化による膜厚で規定
できるので、ホトリソグラフィ技術の制約を受けること
なく、たとえば０．１〜０．５μｍ程度ときわめて狭く
形成することができる。

したがって、分離領域の占有面積が縮小し、デバイスの
高集積化をより一層図ることができる。

（２）絶縁物分離領域の深さは、ウェルを形成すべき部
分のエツチング深さで決まるので、従来のトレンチ構造
に比べて、深い分離領域を比較的容易に形成することが
できる。

（３）ウェルを形成すべき部分のエツチングに対するマ
スク層を、選択成長による単結晶半導体内に不純物を導
入してウェルを形成する際に、不純物導入に対するマス
クとして用いることができ、それによってウェルの形成
をセルファライン化することができる。

以上この発明を実施例に基づき具体的に説明したが、こ
の発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲で種々変更可能であることはいうま
でもない。たとえば、絶縁物層５をＣ，ＶＤ法によって
形成する場合、側壁４ａを含む凹部内面を熱酸化して２
０〜５０　ｎ　ｍ程度の薄い緻密な５ｉ０２膜を形成し
た後にＣｖｒ）法によって５ｉＯｚ等の絶縁物Ｊ’ｆ’
１５を形成しても良い。こうすることにより、ＣＶＤ法
による絶縁物層のみの場合に比較して絶縁耐圧を向上さ
せることができる。また、半導体基体１をＰ型とし。

ウェル７をＮ型としても良い。さらに、半導体基体１．
としては、シリコンウェハのばか基板上にエピタキシャ
ル層を有するエピタキシャルウェハなどをも用いること
ができる。

さらにまた、実施例１〜３において、選択的なエピタキ
シャル成長によって形成されたウェルの不純物濃度分布
を任意の分布に制御できる。キャリア・ガスおよびシリ
コンを堆積するための主反応ガスに対する不純物ガスの
割合を連続的に変化させれば容易に制御できる。不純物
ガスとしてはジボランＢ２Ｈ６を用いれば良い。

ウェルの不純物濃度分布は、第１７図に示すようにする
のが良い。すなわち、ウェルの内部がその表面より不純
物濃度が高くなるようにする。これによって寄生トラン
ジスタによるラッチアップ（サイリスタ現象）を防止で
きる。この不純物濃度分布は、前述のように、容易に実
現し得る。ウェルの表面にウェルと反対導電型の不純物
を導入し。

表面のキャリア濃度を下げると移動度が下がってしまう
が、このような方法によらなくても良い。

Ｍ　ｅＶオーダーの高加速エネルギーのイオン打込みに
よる方法は困難であるが、この方法による必要もない。

［利用分野］ この発明は、ＣＶＤ８を代表とした相補型の金属絶縁物
半導体装置、特に高集積かつ高性能のデバイスに適用し
て大きな効果を得ることができる。

【図面の簡単な説明】

第１図〜第６図はこの発明の一実施例を工程順に示す断
面図、 第７図〜第１６図はこの発明の他の実施例を工程順に示
す断面図、 第１７図は不純物濃度の分布を示す図である。 １・・・半導体基体（シリコンウェハ）、３・・・マス
ク層、４・・・凹部、４ａ・・・側壁、５・・・絶縁物
、６・・・単結晶半導体、７・・・Ｐ型ウェル、１２・
・・ＮチャネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ、１３・・・Ｐチ
ャネルＭＯＳ　Ｆ　Ｅ　Ｔ、１４・・・絶縁物分離領域
、１５・・・リンイオン、１６・・・リン打込み層、１
７・・・ボロンイオン、１８・・・ボロン打込み層、１
９・・・Ｎ型ウェル。 第　１　図 第　２　図 第　３　図 第　５　図 ／ 第　６　図 第　７　図 ＋　＋　＋　＋　＋　＋　「”

Claims (1)

1. 【特許請求の範囲】 ■、第１導電型の半導体基体の一面に、反対導電型の第
   ２導電型のウェルがあり、このウェルの内外に第１導電
   型の金属絶縁物半導体素子および第２導電型の金属絶縁
   物半導体素子をそＪしぞ九有し、かつ、ウェルの周囲部
   分にウェルの深さと同程度あるいはそれよりも深い縦長
   の絶縁物分離領域が存在する相補型金属絶縁物半導体装
   置を製造するに際し１次の各工程を少なくとも含むこと
   を特徴とする相補型金属絶縁物半導体装置の製法。 （Ａ）第１導電型の半導体基体の一面のうち前記ウェル
   を形成ずべき部分以外を被うマスク層を形成し、そのマ
   スク層をエツチングに対するマスクとして前記ウェルを
   形成すべき部分に切り立った（＋１！ｌ壁をもつ四部を
   形成する工程。 （Ｂ）この四部の側壁に前記絶縁物分離領域を構成する
   ための絶縁物を選択的に形成する工程。 （Ｃ）（Ｂ）工程後、凹部内に単結晶半導体を選択的に
   成長させる工程。 （１））　（Ｃ）工程と同時あるいは（Ｃ）工程後、前
   記単結晶半導体の領域内に不純物を導入してウェルを形
   成する工程。 ２、前記（Ｂ）工程において絶縁物を選択的に形成する
   手段として、（Ａ）工程後、前記半導体基体の一面全体
   に＃！！縁物を堆積した後、堆積した＃！！織物層を異
   方性エツチングする手法を用いる、特許請求の範囲第１
   項記載の相補型金属絶縁物半導体装置の製法。 ３、前記（Ａ）工程のマスク層を耐酸化物質によって形
   成し、前記（Ｂ）工程において絶縁物を選択的に形成す
   る手段として、（Ａ）工程後、前記マスク層を選択酸化
   に対するマスクとして前記側壁を含む凹部の内面に酸化
   膜を形成した後、その酸化膜を異方性エツチングするこ
   とによって、絶縁物としての酸化膜を前記側壁部分にの
   み残す手法を用いる、特許請求の範囲第１項記載の相補
   型金属絶縁物半導体装置の製法。 ４、前記マスク層を（Ｄ）工程における不純物の導入に
   対するマスクとして用いる、特許請求の範囲第１項記載
   の相補型金属絶縁物半導体装置の製法。 ５、前記（Ａ）工程の前に第１導電型の半導体基体の表
   面近傍に第１導電型と同一の導電型を持つ不純物を導入
   する工程と、この不純物を前記（Ａ）工程終了後から前
   記（Ｄ）工程終了までの間の任意の時点において引き伸
   ばし拡散し、第１導電型のウェルを形成する工程とを含
   む特許請求の範囲第１項記載の相補型金属絶縁物半導体
   装置の製法。