JPS61125165A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61125165A JPS61125165A JP59246031A JP24603184A JPS61125165A JP S61125165 A JPS61125165 A JP S61125165A JP 59246031 A JP59246031 A JP 59246031A JP 24603184 A JP24603184 A JP 24603184A JP S61125165 A JPS61125165 A JP S61125165A
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- mask
- field effect
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 79
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000013078 crystal Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 33
- 238000005468 ion implantation Methods 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 229910052814 silicon oxide Inorganic materials 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- -1 LXIO13/cnf Chemical compound 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体技術さらには半導体集積回路におけ
るトランジスタの形成に適用して特に有効な技術に関し
、例えば同一半導体基板上にバイポーラトランジスタと
ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）が
形成されるようにされた半導体集積回路のプロセスに利
用して有効な技術に関する。
るトランジスタの形成に適用して特に有効な技術に関し
、例えば同一半導体基板上にバイポーラトランジスタと
ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）が
形成されるようにされた半導体集積回路のプロセスに利
用して有効な技術に関する。
［背景技術］
ＭＩＳＦＥＴが半導体基板上に集積されてなるＭＯＳ集
積回路にあっては、ＭＩＳＦＥＴの微細化による高集積
化に伴なってホット・キャリアのゲート絶縁膜への注入
現象が生じ、これによって経時的な特性劣化が起きるこ
とが問題となっている。これは、チャンネル長が短くな
るに従ってソース、ドレイン間の電位勾配が急峻になっ
てソースからドレインに流れるキャリアが加速されて高
いエネルギを得て、その一部がシリコン基板とその表面
の絶縁膜との界面の障壁を越えて絶縁膜に入り、内部の
トラップ準位に捕獲されるためである。
積回路にあっては、ＭＩＳＦＥＴの微細化による高集積
化に伴なってホット・キャリアのゲート絶縁膜への注入
現象が生じ、これによって経時的な特性劣化が起きるこ
とが問題となっている。これは、チャンネル長が短くな
るに従ってソース、ドレイン間の電位勾配が急峻になっ
てソースからドレインに流れるキャリアが加速されて高
いエネルギを得て、その一部がシリコン基板とその表面
の絶縁膜との界面の障壁を越えて絶縁膜に入り、内部の
トラップ準位に捕獲されるためである。
上記のようなホット・キャリアのゲート絶縁膜への注入
現象を防止するため、例えば第２図に示すように半導体
基板１上にゲート絶ａａｉｏｏを介して形成されたゲー
ト電極１０１の両側部に絶縁物からなるサイドウオール
１０２を形成する。
現象を防止するため、例えば第２図に示すように半導体
基板１上にゲート絶ａａｉｏｏを介して形成されたゲー
ト電極１０１の両側部に絶縁物からなるサイドウオール
１０２を形成する。
そして、このサイドウオール１０２の形成前後にソース
、ドレイン領域形成のための不純物導入を行なって高濃
度のソース、ドレイン領域１０３ａの内側に低濃度の半
導体領域１０３ｂを形成し、二九によって、ドレイン電
界を緩和してホット・キャリアの注入現象を抑制するい
わゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のＭ Ｉ Ｓ ＦＥＴが提案されている（
日経マグロウヒル社発行「日経エレクトロニクス（別冊
マイクロデバイセズ）Ｊ １９８３年８月２２日号、第
８３頁、第８４頁、ＩＥＥＥ Ｔｒａｎｓ、Ｅｌｅｃ
ｔｒｏｎ、Ｄｅｒｉｃｅｓ、ＶｏＬ、ＥＤ−２９、ＰＰ
、５９０−５９５．Ａｐｒ、１９８２）上記のようなＬ
ＤＤ構造のＭＩＳＦＥＴに関する技術を利用して、０Ｍ
Ｏ８（相補型ＭＯ８）集積回路におけるＮチャンネル型
ＭＩＳＦＥＴとＰチャンネル型Ｍ Ｉ Ｓ ＦＥＴを、
ともにＬＤＤ構造に形成する方法として、本発明者は次
のようなプロセス技術を開発した６ すなりち、第３［（Ａ）のごとく半導体基板１上にＰウ
ェル領域１０４とＮウェル領域１０５を形成した後、両
者の境界部の基板表面上に分離用の厚いフィールド酸化
膜１０６を形成する。
、ドレイン領域形成のための不純物導入を行なって高濃
度のソース、ドレイン領域１０３ａの内側に低濃度の半
導体領域１０３ｂを形成し、二九によって、ドレイン電
界を緩和してホット・キャリアの注入現象を抑制するい
わゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造のＭ Ｉ Ｓ ＦＥＴが提案されている（
日経マグロウヒル社発行「日経エレクトロニクス（別冊
マイクロデバイセズ）Ｊ １９８３年８月２２日号、第
８３頁、第８４頁、ＩＥＥＥ Ｔｒａｎｓ、Ｅｌｅｃ
ｔｒｏｎ、Ｄｅｒｉｃｅｓ、ＶｏＬ、ＥＤ−２９、ＰＰ
、５９０−５９５．Ａｐｒ、１９８２）上記のようなＬ
ＤＤ構造のＭＩＳＦＥＴに関する技術を利用して、０Ｍ
Ｏ８（相補型ＭＯ８）集積回路におけるＮチャンネル型
ＭＩＳＦＥＴとＰチャンネル型Ｍ Ｉ Ｓ ＦＥＴを、
ともにＬＤＤ構造に形成する方法として、本発明者は次
のようなプロセス技術を開発した６ すなりち、第３［（Ａ）のごとく半導体基板１上にＰウ
ェル領域１０４とＮウェル領域１０５を形成した後、両
者の境界部の基板表面上に分離用の厚いフィールド酸化
膜１０６を形成する。
そして、基板主面上にゲート絶縁膜となる酸化シリコン
膜１０７を形成した後、この酸化シリコン膜１０７上に
ＣＶＤ法によりポリシリコン層等の導電層を全面的に形
成してから、フォトエツチングを行なってＭ Ｉ Ｓ
ＦＥＴのゲート電極１０８ａ、１０８ｂを形成する。
膜１０７を形成した後、この酸化シリコン膜１０７上に
ＣＶＤ法によりポリシリコン層等の導電層を全面的に形
成してから、フォトエツチングを行なってＭ Ｉ Ｓ
ＦＥＴのゲート電極１０８ａ、１０８ｂを形成する。
それから、第３図（Ｂ）のごとくＰチャンネルＭＩＳＦ
ＥＴが形成される素子領域の上方を、フォトレジスト被
膜のようなマスク１１０で覆った状態で、ポリシリコン
層からなるゲート電極１０８ｂをマスクとしてＮ型不純
物のイオン打込みを行なって拡散させる。すると、ゲー
ト電極１０８ｂの両側方の基板表面上に低濃度のＮ−型
半導体領域１０９ａがゲート電極１０８ｂに対し自己整
合的に形成される。
ＥＴが形成される素子領域の上方を、フォトレジスト被
膜のようなマスク１１０で覆った状態で、ポリシリコン
層からなるゲート電極１０８ｂをマスクとしてＮ型不純
物のイオン打込みを行なって拡散させる。すると、ゲー
ト電極１０８ｂの両側方の基板表面上に低濃度のＮ−型
半導体領域１０９ａがゲート電極１０８ｂに対し自己整
合的に形成される。
次に、上記フォトレジスト被膜１１０を除去した後、上
記と同様にして今度はＮチャンネルＭＩＳＦＥＴの形成
される素子領域の上方を、鎖線Ａで示すごとくフォトレ
ジスト被膜で覆った状態でＰ型不純物をイオン打込み等
により注入して拡散させる。すると、ゲート電極１０８
ａの両側方の基板主面上に、Ｐ−型半導体領域（１１２
ａ）がゲート電極１０８ａに対し自己整合的に形成され
る。
記と同様にして今度はＮチャンネルＭＩＳＦＥＴの形成
される素子領域の上方を、鎖線Ａで示すごとくフォトレ
ジスト被膜で覆った状態でＰ型不純物をイオン打込み等
により注入して拡散させる。すると、ゲート電極１０８
ａの両側方の基板主面上に、Ｐ−型半導体領域（１１２
ａ）がゲート電極１０８ａに対し自己整合的に形成され
る。
そこで、次にフォトレジスト被膜（Ａ）を除去した後、
基板の主面上全体に、ＣＶＤ法により酸化シリコン膜を
比較的厚く形成してから反応性イ１オンエツチング等に
より、上記酸化シリコン膜を除去する６すると、ゲート
電極１０８ａ、１０８ｂの側部にサイドウオールと呼ば
れる絶縁膜１１を薄く酸化した後、第３図（Ｃ）に示す
ごとく、ＰチャンネルＭＩＳＦＥＴが形成される素子領
域の上方をフォトレジスト被膜１１０′で覆って、Ｎ型
不純物のイオン打込みを行なって拡散させる。
基板の主面上全体に、ＣＶＤ法により酸化シリコン膜を
比較的厚く形成してから反応性イ１オンエツチング等に
より、上記酸化シリコン膜を除去する６すると、ゲート
電極１０８ａ、１０８ｂの側部にサイドウオールと呼ば
れる絶縁膜１１を薄く酸化した後、第３図（Ｃ）に示す
ごとく、ＰチャンネルＭＩＳＦＥＴが形成される素子領
域の上方をフォトレジスト被膜１１０′で覆って、Ｎ型
不純物のイオン打込みを行なって拡散させる。
すると、上記サイドウオールを構成する絶縁膜】１１に
自己整合されて、上記Ｎ−型半導体領域１０９ａの外側
に高濃度のＮ＋型半導体領域１０９ｂが形成される。
自己整合されて、上記Ｎ−型半導体領域１０９ａの外側
に高濃度のＮ＋型半導体領域１０９ｂが形成される。
第３図（Ｃ）の状態の後は、フォトレジスト被膜１１Ｏ
′ を除去してから、今度はＮチャンネルＭ Ｉ Ｓ
ＦＥＴ形成領域の上方を、フォトレジスト被膜で覆った
状態でＰ型不純物のイオン打込みを行なう。すると、サ
イドウオール（１１１）に自己整合されて、Ｐ−型半導
体領域１１２ａの外側に高濃度のＰ＋型半導体領域が形
成され、ＮチャンネルＭ Ｉ Ｓ ＦＥＴと同様のＬＤ
Ｄ構造になる。
′ を除去してから、今度はＮチャンネルＭ Ｉ Ｓ
ＦＥＴ形成領域の上方を、フォトレジスト被膜で覆った
状態でＰ型不純物のイオン打込みを行なう。すると、サ
イドウオール（１１１）に自己整合されて、Ｐ−型半導
体領域１１２ａの外側に高濃度のＰ＋型半導体領域が形
成され、ＮチャンネルＭ Ｉ Ｓ ＦＥＴと同様のＬＤ
Ｄ構造になる。
しかしながら、上記プロセスにあっては、低濃度半導体
領域と高濃度半導体領域とからなるＬＤＤ構造のソース
、゛ドレイン領域を、フォトレジスト被膜をマスクにし
てＮチャンネルＭ Ｉ Ｓ ＦＥＴとＰチャンネルＭ
Ｉ Ｓ ＦＥＴとでそれぞれ別々に形成しているため、
プロセスががなり複雑になるという不都合がある。
領域と高濃度半導体領域とからなるＬＤＤ構造のソース
、゛ドレイン領域を、フォトレジスト被膜をマスクにし
てＮチャンネルＭ Ｉ Ｓ ＦＥＴとＰチャンネルＭ
Ｉ Ｓ ＦＥＴとでそれぞれ別々に形成しているため、
プロセスががなり複雑になるという不都合がある。
そのため、同一の半導体基板上にＭＩＳＦＥＴとともに
バイポーラトランジスタをも形成するいわゆるＢ１ＣＭ
ＯＳプロセスにおいて、ＬＤＤ構造のＭ Ｉ Ｓ ＦＥ
Ｔを形成するために上記プロセスを利用すると−ＢｉＣ
ＭＯＳＢ１ＣＭＯＳプロセスなってしまう。
バイポーラトランジスタをも形成するいわゆるＢ１ＣＭ
ＯＳプロセスにおいて、ＬＤＤ構造のＭ Ｉ Ｓ ＦＥ
Ｔを形成するために上記プロセスを利用すると−ＢｉＣ
ＭＯＳＢ１ＣＭＯＳプロセスなってしまう。
［発明の目的］
この発明の目的は、Ｂ１ＣＭＯＳプロセスもしくはＣＭ
ＯＳプロセスにおいて、プロセスをあまり複雑にさせる
ことなく ＬＤＤ構造のＮチャンネ／Ｌ’ＭＩＳＦＥＴ
とＰチャンネ／Ｉ／ＭＩＳＦＥＴを形成できるような半
導体製造技術を提供することにある。
ＯＳプロセスにおいて、プロセスをあまり複雑にさせる
ことなく ＬＤＤ構造のＮチャンネ／Ｌ’ＭＩＳＦＥＴ
とＰチャンネ／Ｉ／ＭＩＳＦＥＴを形成できるような半
導体製造技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、一方の導電型のＭＴＳＦＥＴの低濃度半導体
領域形成のためのイオン打込みの際には、他方の導電型
のＭ Ｉ Ｓ ＦＥＴ形成領域をマスクで被覆しないで
全面的にイオン打込みを行ない、他方の導電型のＭＩＳ
ＦＥＴの低濃度半導体領域形成のためのイオン打込みの
際には、一方の導電型のＭｉＳＦＥＴ形成領域をマスク
で覆って、予め形成された低濃度の導電型を打ち消して
反対の導電型に変更させるようなイオン打込みを行なう
こ、とによって、少なくともマスクを一枚省略できるよ
うにするとともに、Ｂ１ＣＭＯＳプロセスではさらに、
ＰチャンネルＭ Ｉ Ｓ ＦＥＴのソース、トレイン領
域形成のためイオン打込みをバイポーラトランジスタの
ベース領域の形成と同時に行なうことにより、簡単なプ
ロセスでバイポーラトランジスタとともにＬＤＤ構造の
ＮチャンネルＭＩＳＦＥＴとＰチャンネルＭ Ｉ Ｓ
ＦＥＴを形成できるようにするという上記目的を達成す
るものである。
領域形成のためのイオン打込みの際には、他方の導電型
のＭ Ｉ Ｓ ＦＥＴ形成領域をマスクで被覆しないで
全面的にイオン打込みを行ない、他方の導電型のＭＩＳ
ＦＥＴの低濃度半導体領域形成のためのイオン打込みの
際には、一方の導電型のＭｉＳＦＥＴ形成領域をマスク
で覆って、予め形成された低濃度の導電型を打ち消して
反対の導電型に変更させるようなイオン打込みを行なう
こ、とによって、少なくともマスクを一枚省略できるよ
うにするとともに、Ｂ１ＣＭＯＳプロセスではさらに、
ＰチャンネルＭ Ｉ Ｓ ＦＥＴのソース、トレイン領
域形成のためイオン打込みをバイポーラトランジスタの
ベース領域の形成と同時に行なうことにより、簡単なプ
ロセスでバイポーラトランジスタとともにＬＤＤ構造の
ＮチャンネルＭＩＳＦＥＴとＰチャンネルＭ Ｉ Ｓ
ＦＥＴを形成できるようにするという上記目的を達成す
るものである。
［実施例］
第１図（Ａ）〜（Ｉ）は、本発明を一例としてメモリア
レイ部がＣＭＯＳ回路で、また周辺回路がバイポーラト
ランジスタおよびＣＭＯＳ回路で構成されているスタテ
ィックＲＡＭ （ランダム・アクセス・メモリ）のプロ
セスに適用した場合の一実施例を製造工程順に示すもの
である。
レイ部がＣＭＯＳ回路で、また周辺回路がバイポーラト
ランジスタおよびＣＭＯＳ回路で構成されているスタテ
ィックＲＡＭ （ランダム・アクセス・メモリ）のプロ
セスに適用した場合の一実施例を製造工程順に示すもの
である。
この実施例では、Ｐ型車結晶シリコン基板のような半導
体基板１を用意し、その表面を酸化して酸化シリコン膜
を・形成し、この酸化シリコン膜をマスクとしてリンの
ようなＮ型不純物を熱拡散等により半導体基板１の主面
上に導入、拡散させてＮ＋埋込層２ａ、２ｂを形成する
。それから同様の方法により、Ｎ＋埋込層２ａ、２ｂ間
にＰ＋埋込層３ａ、３ｂを形成した後、マスクとなった
酸化膜を除去した後、気相成長法により半導体基板１上
に全面的にＮ型エピタキシャル層４を形成して、第１図
（Ａ）の状態となる。
体基板１を用意し、その表面を酸化して酸化シリコン膜
を・形成し、この酸化シリコン膜をマスクとしてリンの
ようなＮ型不純物を熱拡散等により半導体基板１の主面
上に導入、拡散させてＮ＋埋込層２ａ、２ｂを形成する
。それから同様の方法により、Ｎ＋埋込層２ａ、２ｂ間
にＰ＋埋込層３ａ、３ｂを形成した後、マスクとなった
酸化膜を除去した後、気相成長法により半導体基板１上
に全面的にＮ型エピタキシャル層４を形成して、第１図
（Ａ）の状態となる。
次に、上記Ｎ型エピタキシャル層４の表面を酸化して酸
化シリコン膜を形成してからフォトエツチングを行ない
、この酸化シリコン膜をマスクとしてＮチャンネルＭ
Ｉ Ｓ ＦＥＴが形成される箇所にＰ型不純物を拡散さ
せてＰ十埋込層３ｂに達するようなＰウェル領域５を形
成する。また、バイポーラトランジスタ形成領域とＭＩ
ＳＦＥＴ形成領域の境界に、例えばＰウェル形成のため
のイオン打込みと同時もしくは別の工程で、チャンネル
ストッパ層形成のためのＰ型不純物のイオン打込みを行
なっておく。それから、マスクとなった酸化シリコン膜
を除去した後、再び基板１の表面を薄く酸化して酸化膜
７ａを形成してからＣＶＤ法（ケミカル・ベイバー・デ
ポジション法）等により窒化シリコン膜６を形成する。
化シリコン膜を形成してからフォトエツチングを行ない
、この酸化シリコン膜をマスクとしてＮチャンネルＭ
Ｉ Ｓ ＦＥＴが形成される箇所にＰ型不純物を拡散さ
せてＰ十埋込層３ｂに達するようなＰウェル領域５を形
成する。また、バイポーラトランジスタ形成領域とＭＩ
ＳＦＥＴ形成領域の境界に、例えばＰウェル形成のため
のイオン打込みと同時もしくは別の工程で、チャンネル
ストッパ層形成のためのＰ型不純物のイオン打込みを行
なっておく。それから、マスクとなった酸化シリコン膜
を除去した後、再び基板１の表面を薄く酸化して酸化膜
７ａを形成してからＣＶＤ法（ケミカル・ベイバー・デ
ポジション法）等により窒化シリコン膜６を形成する。
しかる後、フォトエツチングを行なって、バイポーラト
ランジスタやＭＩＳＦＥＴなどの素子が形成されるべき
領域上にのみ窒化シリコン膜６が残るようにする。
ランジスタやＭＩＳＦＥＴなどの素子が形成されるべき
領域上にのみ窒化シリコン膜６が残るようにする。
上記窒化シリコン膜６を耐酸化用マスクとして、酸化性
雰囲気中で半導体基板１の表面を選択的に熱酸化させて
比較的厚いフィールド絶縁膜７を形成する。このとき、
窒化シリコン膜６は酸素を通さないので、窒化シリコン
膜６の下の基板主面は酸化されないやまた、この熱処理
によって、予め打ち込んでおいたＰ型不純物が拡散され
て、バイポーラトランジスタとＭＩＳＦＥＴの境界のフ
ィールド絶縁膜７の直下には、Ｐ＋埋込層３ａに達する
ようなチャンネルストッパ層としてＰ型半導体領域８が
形成され、第１図ＣＢ）の状態となる。
雰囲気中で半導体基板１の表面を選択的に熱酸化させて
比較的厚いフィールド絶縁膜７を形成する。このとき、
窒化シリコン膜６は酸素を通さないので、窒化シリコン
膜６の下の基板主面は酸化されないやまた、この熱処理
によって、予め打ち込んでおいたＰ型不純物が拡散され
て、バイポーラトランジスタとＭＩＳＦＥＴの境界のフ
ィールド絶縁膜７の直下には、Ｐ＋埋込層３ａに達する
ようなチャンネルストッパ層としてＰ型半導体領域８が
形成され、第１図ＣＢ）の状態となる。
第１図（Ｂ）の状態の後は、基板主面上の耐酸化マスク
となった窒化シリコン膜６およびその下の酸化シリコン
膜７ａを除去してから熱酸化を行なって、露出された基
板主面上にゲート絶縁膜となる酸化シリコン膜１１を形
成する。そして、この酸化シリコン膜１１上にＣＶＤ法
により、ポリシリコン層等の導電層を全面的に形成し、
さらにその上にモリブデンとシリコンの共存層を形成し
てから、フォトエツチングを行なって二重構造のＭＩＳ
ＦＥＴ用ゲート電極１２ａ、１２ｂを形成する。
となった窒化シリコン膜６およびその下の酸化シリコン
膜７ａを除去してから熱酸化を行なって、露出された基
板主面上にゲート絶縁膜となる酸化シリコン膜１１を形
成する。そして、この酸化シリコン膜１１上にＣＶＤ法
により、ポリシリコン層等の導電層を全面的に形成し、
さらにその上にモリブデンとシリコンの共存層を形成し
てから、フォトエツチングを行なって二重構造のＭＩＳ
ＦＥＴ用ゲート電極１２ａ、１２ｂを形成する。
しかる後、フォトレジスト被膜等をマスクとしてコレク
タ引上げ口となる部分にリンのようなＮ型不純物をイオ
ン打込み等により注入してから、熱処理を施す。この熱
処理によって、ゲート電極１２ａ、１２．ｂの上層のモ
リブデンとシリコンの共存した層が完全にシリサイド化
されるとともに。
タ引上げ口となる部分にリンのようなＮ型不純物をイオ
ン打込み等により注入してから、熱処理を施す。この熱
処理によって、ゲート電極１２ａ、１２．ｂの上層のモ
リブデンとシリコンの共存した層が完全にシリサイド化
されるとともに。
コレクタ引上げ口となる部分にイオン打込みされた不純
物が拡散されてＮ＋埋込層２ａに達するようなＮ型拡散
層９が形成され、第１図ＣＣ）の状態となる。
物が拡散されてＮ＋埋込層２ａに達するようなＮ型拡散
層９が形成され、第１図ＣＣ）の状態となる。
それから、ゲート電極１２ａ、１２ｂをマスクとしてゲ
ート絶縁膜となる酸化シリコン膜１１を通して、例えば
ＬＸＩＯ１３／ｃｎｆのようなドーズ量モ全面的にリン
のようなＮ型不純物のイオン打込みを行なって熱処理さ
せる。すると１本来Ｎ−型領域にしたいＮチャンネルＭ
ＩＳＦＥＴのソース、ドレイン領域が形成されるＰウェ
ル領域５の表面およびバイポーラトランジスタのベース
とＰチャンネルＭＩＳＦＥＴのソース、ドレインが形成
されるべき部分のＮウェル領域としてのＮ型エピタキシ
ャル層４ａ、４ｂの表面に、濃度がＩ×１０１’ ／ｃ
４程度の低濃度のＮ−型半導体領域１５ａ、１５ｂ、１
５ｃが、ゲート電極１２ａ、１２ｂに対し自己整合的に
形成され、第１図（Ｄ）の状態となる。
ート絶縁膜となる酸化シリコン膜１１を通して、例えば
ＬＸＩＯ１３／ｃｎｆのようなドーズ量モ全面的にリン
のようなＮ型不純物のイオン打込みを行なって熱処理さ
せる。すると１本来Ｎ−型領域にしたいＮチャンネルＭ
ＩＳＦＥＴのソース、ドレイン領域が形成されるＰウェ
ル領域５の表面およびバイポーラトランジスタのベース
とＰチャンネルＭＩＳＦＥＴのソース、ドレインが形成
されるべき部分のＮウェル領域としてのＮ型エピタキシ
ャル層４ａ、４ｂの表面に、濃度がＩ×１０１’ ／ｃ
４程度の低濃度のＮ−型半導体領域１５ａ、１５ｂ、１
５ｃが、ゲート電極１２ａ、１２ｂに対し自己整合的に
形成され、第１図（Ｄ）の状態となる。
第１図（Ｄ）の状態の後は、第１図（Ｅ）のごとくＮチ
ャンネルＭＩＳＦＥＴの形成される素子領域およびコレ
クタ引上げ口（９）の上方を、フォトレジスト被膜１３
のようなマスクで覆った状態で、バイポーラトランジス
タのベース領域形成のため、１．５Ｘ１０１４／ｃＪ程
度のドーズ量でボロンのようなＰ型不純物のイオン打込
みを行ない、しかる後、熱処理を施して拡散させる。す
ると、ベース領域形成のためのイオン打込みは、前記Ｎ
ため、ベース領域およびＮチャンネルＭＩＳＦＥＴのソ
ース、ドレイン領域となるべき部分に既に形成されてい
たＮ−型半導体領域１５ｃ、１５ａの導電型（Ｎ−型）
がＰ型不純物で打ち消されて、これと逆の導電型に変化
させられ、Ｐ−型半導体領域１０ａ、１４ａが形成され
る。
ャンネルＭＩＳＦＥＴの形成される素子領域およびコレ
クタ引上げ口（９）の上方を、フォトレジスト被膜１３
のようなマスクで覆った状態で、バイポーラトランジス
タのベース領域形成のため、１．５Ｘ１０１４／ｃＪ程
度のドーズ量でボロンのようなＰ型不純物のイオン打込
みを行ない、しかる後、熱処理を施して拡散させる。す
ると、ベース領域形成のためのイオン打込みは、前記Ｎ
ため、ベース領域およびＮチャンネルＭＩＳＦＥＴのソ
ース、ドレイン領域となるべき部分に既に形成されてい
たＮ−型半導体領域１５ｃ、１５ａの導電型（Ｎ−型）
がＰ型不純物で打ち消されて、これと逆の導電型に変化
させられ、Ｐ−型半導体領域１０ａ、１４ａが形成され
る。
そして、次に、上記フォトレジスト被膜１３を除去した
後、基板の主面全体にＣＶＤ法により酸化シリコン膜を
比較的厚く形成してから反応性イオンエツチング等によ
り、上記酸化シリコン膜を除去する。すると、反応性イ
オンエツチングは上方から平行的に進行するため、相対
的に厚みの厚い部分すなわちゲート電極１２ａ、１２ｂ
の両側部にサイドウオールと呼ばれる絶縁膜１７がそれ
ぞれ残る。そこで、この状態で、Ｎ−型およびＰ−型半
導体領域の表面を薄く酸化した後、ベース形成領域（１
０ａ）の周辺およびＰチャンネルＭＩＳＦＥ’Ｔが形成
される素子領域の上方をフォトレジスト被膜１８で覆っ
て、例えば５Ｘ１０１ｓ／ｄのようなドーズ量でひ素の
ようなＮ型不純物のイオン打込みを行なって拡散させる
。
後、基板の主面全体にＣＶＤ法により酸化シリコン膜を
比較的厚く形成してから反応性イオンエツチング等によ
り、上記酸化シリコン膜を除去する。すると、反応性イ
オンエツチングは上方から平行的に進行するため、相対
的に厚みの厚い部分すなわちゲート電極１２ａ、１２ｂ
の両側部にサイドウオールと呼ばれる絶縁膜１７がそれ
ぞれ残る。そこで、この状態で、Ｎ−型およびＰ−型半
導体領域の表面を薄く酸化した後、ベース形成領域（１
０ａ）の周辺およびＰチャンネルＭＩＳＦＥ’Ｔが形成
される素子領域の上方をフォトレジスト被膜１８で覆っ
て、例えば５Ｘ１０１ｓ／ｄのようなドーズ量でひ素の
ようなＮ型不純物のイオン打込みを行なって拡散させる
。
すると、上記サイドウオールを構成する絶縁膜１７に自
己整合されて、第１図（Ｆ）に示すように上記Ｎ−型半
導体１５ｂの外側に濃度が１． Ｘ １０２’ ／ｃ＋
ｊ程度の高濃度のＮ中型半導体領域Ｔ９が形成される。
己整合されて、第１図（Ｆ）に示すように上記Ｎ−型半
導体１５ｂの外側に濃度が１． Ｘ １０２’ ／ｃ＋
ｊ程度の高濃度のＮ中型半導体領域Ｔ９が形成される。
第１図（Ｆ）の状態の後は、第１図（Ｇ）のごとくバイ
ポーラ素子領域およびＮチャンネルＭＩＳＦＥＴ形成領
域の上方をフォトレジスト被膜１８′で覆った状態で、
例えば３ＸＩＯ１５／ｃｒＩ程度のドーズ量でＰ型不純
物のイオン打込みを行なう。すると、サイドウオール（
１７）に自己整合されて、前記Ｐ−型半導体領域１４ａ
の外側に高濃度のＰ＋型半導体領域１４ｂが、また真性
ベース領域たるＰ−型半導体領域１０ａの外側（ｌｉ！
！［では右側）に高濃度の外部ベース領域１０ｂが形成
される。、□ 次に、半導体基板の表面全体に亘って、例えば高温低圧
下でのＣＶＤ法により酸化シリコン膜２０を形成した後
、この酸化シリコン膜２ｏを選択的にエツチングして真
性ベース領域（１０ａ）上およびＮチャンネルＭ ｒ
Ｓ ＦＥＴのソース、ドレイン領域上にコンタクト窓２
１ａ、２１ｂを形成する。しかる後、ＣＶＤ法により二
層目のポリシリコン層を全面的に形成してから、パター
ニングを行なって、エミッタ用ポリシリコン電極２２ａ
およびＮチャンネルＭＩＳＦＥＴのソース、ドレイン用
ポリシリコン電極２２ｂを形成するとともに、Ｎチャン
ネルＭＩＳＦＥＴのゲート電極１２ｂの上方には、酸化
シリコン膜２０を介して抵抗素子を形成するためのポリ
シリコン層２２ｃを残す。
ポーラ素子領域およびＮチャンネルＭＩＳＦＥＴ形成領
域の上方をフォトレジスト被膜１８′で覆った状態で、
例えば３ＸＩＯ１５／ｃｒＩ程度のドーズ量でＰ型不純
物のイオン打込みを行なう。すると、サイドウオール（
１７）に自己整合されて、前記Ｐ−型半導体領域１４ａ
の外側に高濃度のＰ＋型半導体領域１４ｂが、また真性
ベース領域たるＰ−型半導体領域１０ａの外側（ｌｉ！
！［では右側）に高濃度の外部ベース領域１０ｂが形成
される。、□ 次に、半導体基板の表面全体に亘って、例えば高温低圧
下でのＣＶＤ法により酸化シリコン膜２０を形成した後
、この酸化シリコン膜２ｏを選択的にエツチングして真
性ベース領域（１０ａ）上およびＮチャンネルＭ ｒ
Ｓ ＦＥＴのソース、ドレイン領域上にコンタクト窓２
１ａ、２１ｂを形成する。しかる後、ＣＶＤ法により二
層目のポリシリコン層を全面的に形成してから、パター
ニングを行なって、エミッタ用ポリシリコン電極２２ａ
およびＮチャンネルＭＩＳＦＥＴのソース、ドレイン用
ポリシリコン電極２２ｂを形成するとともに、Ｎチャン
ネルＭＩＳＦＥＴのゲート電極１２ｂの上方には、酸化
シリコン膜２０を介して抵抗素子を形成するためのポリ
シリコン層２２ｃを残す。
それから、抵抗素子を構成するためのポリシリコン層２
２ｃの上方のみをフォトレジスト被膜で覆った状態でＮ
型不純物のイオン打込みを行なってアニールし、抵抗素
子たるポリシリコンｆｉ２２Ｃ以外のポリシリコン層（
２２ａ、２２ｂ）を低抵抗化する。このとき、ポリシリ
コン電極２２ａからの不純物拡散によって、真性ベース
領域（１０ａ）上に比較的浅いエミッタ領域たるＮ＋型
半導体領域２３が形成されて第１図（Ｈ）の状態となる
。
２ｃの上方のみをフォトレジスト被膜で覆った状態でＮ
型不純物のイオン打込みを行なってアニールし、抵抗素
子たるポリシリコンｆｉ２２Ｃ以外のポリシリコン層（
２２ａ、２２ｂ）を低抵抗化する。このとき、ポリシリ
コン電極２２ａからの不純物拡散によって、真性ベース
領域（１０ａ）上に比較的浅いエミッタ領域たるＮ＋型
半導体領域２３が形成されて第１図（Ｈ）の状態となる
。
第１図（Ｈ）の状態の後は、半導体基板全体にＰＳＧ膜
（リン・シリケート・ガラス膜）のような眉間絶縁膜２
４を形成してから、ドライエツチングによりこの層間絶
ｍ膜２４に対し、コンタクト窓２５ａ〜２５ａを開ける
。それから、アルミニウム層を全面的に蒸着したのち、
パターニングを行なってエミッタ電極２６ａ、ベース電
極２６ｂ、コレクタ電極２６ｃおよびＭ Ｉ Ｓ ＦＥ
Ｔのソース、ドレイン電極２５ｄ、２５ｅを形成して、
第１図（Ｉ）の状態となる。
（リン・シリケート・ガラス膜）のような眉間絶縁膜２
４を形成してから、ドライエツチングによりこの層間絶
ｍ膜２４に対し、コンタクト窓２５ａ〜２５ａを開ける
。それから、アルミニウム層を全面的に蒸着したのち、
パターニングを行なってエミッタ電極２６ａ、ベース電
極２６ｂ、コレクタ電極２６ｃおよびＭ Ｉ Ｓ ＦＥ
Ｔのソース、ドレイン電極２５ｄ、２５ｅを形成して、
第１図（Ｉ）の状態となる。
その後、アルミ電極（２５ａ〜２５ｅ）の上にファイナ
ルパッシベーション膜を全面的に形成することにより完
成状態とされる。
ルパッシベーション膜を全面的に形成することにより完
成状態とされる。
上記実施例においては、ＬＤＤ構造のＮチャンネルＭＩ
ＳＦＥＴを得るためのＮ−型半導体領域Ｌ５ｂの形成を
、マスクなしで行なっている。そノタメ、ＬＤＤａ造の
Ｎチャシネ／ｌ／ＭＩＳＦＥＴのＮ−型半導体領域（１
５ｂ、１０９ａ）と、ＰチャンネルＭＩＳＦＥＴのＰ−
型半導体領域（１４ａ、１１２ａ）の形成を別々のフォ
トレジストマスクを用いて形成するようにした第３図に
示す方式に比べて、マスクが一枚少なくて済み、またそ
のフォトレジストマスク形成工程を省略することができ
る。
ＳＦＥＴを得るためのＮ−型半導体領域Ｌ５ｂの形成を
、マスクなしで行なっている。そノタメ、ＬＤＤａ造の
Ｎチャシネ／ｌ／ＭＩＳＦＥＴのＮ−型半導体領域（１
５ｂ、１０９ａ）と、ＰチャンネルＭＩＳＦＥＴのＰ−
型半導体領域（１４ａ、１１２ａ）の形成を別々のフォ
トレジストマスクを用いて形成するようにした第３図に
示す方式に比べて、マスクが一枚少なくて済み、またそ
のフォトレジストマスク形成工程を省略することができ
る。
また、上記実施例では、ＬＤＤ製造のＰチャンネルＭ
Ｉ Ｓ ＦＥＴを得るためのＰ−型半導体領域１４ａの
形成をバイポーラトランジスタのベース形成のためのＰ
型不純物の導入と同じ工程で行ない、予め形成された低
濃度のＮ−型半導体領域１５ａのＮ−型を後から導入し
た高濃度のＰ型不純物で補償する形でＰ−型半導体領域
１４ａを形成している。
Ｉ Ｓ ＦＥＴを得るためのＰ−型半導体領域１４ａの
形成をバイポーラトランジスタのベース形成のためのＰ
型不純物の導入と同じ工程で行ない、予め形成された低
濃度のＮ−型半導体領域１５ａのＮ−型を後から導入し
た高濃度のＰ型不純物で補償する形でＰ−型半導体領域
１４ａを形成している。
そのため、バイポーラトランジスタのベース領域１０ａ
とＰチャンネルＭ Ｉ Ｓ ＦＥＴのＰ−型半導体領域
１４ａを別々に形成する必要がないので、Ｂ１ＣＭＯＳ
プロセスにおいて、プロセスを複雑にさせることなく、
ＬＤＤ構造のＭ Ｉ Ｓ ＦＥＴを得ることができる。
とＰチャンネルＭ Ｉ Ｓ ＦＥＴのＰ−型半導体領域
１４ａを別々に形成する必要がないので、Ｂ１ＣＭＯＳ
プロセスにおいて、プロセスを複雑にさせることなく、
ＬＤＤ構造のＭ Ｉ Ｓ ＦＥＴを得ることができる。
これによって、バイポーラトランジスタとＭＩＳＦＥＴ
からなるスタティックＲＡＭのような半導体集積回路に
おいて、ＭｒＳＦＥＴの微細化による高集積、高機能化
が可能となる。
からなるスタティックＲＡＭのような半導体集積回路に
おいて、ＭｒＳＦＥＴの微細化による高集積、高機能化
が可能となる。
しかも、ＬＤＤ構造のＰチャンネルＭＩＳＦＥＴのＰ＋
型半導体領域１４ｂの形成の際に、同時にバイポーラト
ランジスタの外部ベース領域１゜ｂにもＰ型不純物のイ
オン打込みを行なっているので、工程数を増さずに外部
ベース領域の抵抗値を有効に低減させて、バイポーラト
ランジスタの性能を向上させることができる。
型半導体領域１４ｂの形成の際に、同時にバイポーラト
ランジスタの外部ベース領域１゜ｂにもＰ型不純物のイ
オン打込みを行なっているので、工程数を増さずに外部
ベース領域の抵抗値を有効に低減させて、バイポーラト
ランジスタの性能を向上させることができる。
なお、上記実施例では、Ｂ ｉ ＣＭ ＯＳプロセスに
適用したものについて説明したが、ＣＭＯＳプロセスに
おいても、ＰチャンネルＭ Ｉ Ｓ ＦＥＴのＰ−型半
導体領域の形成を、予めＮチャンネルＭＩＳＦＥＴのＮ
−型半導体領域をマスクなしで形成してから、それによ
り形成されたＰチャンネルＭ Ｉ Ｓ ＦＥＴのソース
、ドレイン領域のＮ−型を打ち消すようにＰ型不純物の
イオン打込みを行なうことにより、マスク枚数を減らす
ことができる。
適用したものについて説明したが、ＣＭＯＳプロセスに
おいても、ＰチャンネルＭ Ｉ Ｓ ＦＥＴのＰ−型半
導体領域の形成を、予めＮチャンネルＭＩＳＦＥＴのＮ
−型半導体領域をマスクなしで形成してから、それによ
り形成されたＰチャンネルＭ Ｉ Ｓ ＦＥＴのソース
、ドレイン領域のＮ−型を打ち消すようにＰ型不純物の
イオン打込みを行なうことにより、マスク枚数を減らす
ことができる。
また、上記実施例では、エミッタ領域（２３）をポリシ
リコン層２２ａからの不純物拡散により形成しているが
、それに限定されるものでない。
リコン層２２ａからの不純物拡散により形成しているが
、それに限定されるものでない。
例えば、半導体基板主面上に直接拡散もしくはイオン打
込みを行なって形成したり、あるいはＮチャンネルＭＩ
ＳＦＥＴのソース、ドレイン領域たるＮ＋型半導体領域
１９の形成を、ＰチャンネルＭ Ｉ Ｓ ＦＥＴのＰ＋
型半導体領域１４ｂの形成よりも後の工程に持って来る
ことにより、ＮチャンネルＭ Ｉ Ｓ ＦＥＴのソース
、ドレイン領域（１９）の形成と同時にエミッタ領域を
形成するようにすることも可能である。
込みを行なって形成したり、あるいはＮチャンネルＭＩ
ＳＦＥＴのソース、ドレイン領域たるＮ＋型半導体領域
１９の形成を、ＰチャンネルＭ Ｉ Ｓ ＦＥＴのＰ＋
型半導体領域１４ｂの形成よりも後の工程に持って来る
ことにより、ＮチャンネルＭ Ｉ Ｓ ＦＥＴのソース
、ドレイン領域（１９）の形成と同時にエミッタ領域を
形成するようにすることも可能である。
さらに、上記実施例では、ＰチャンネルＭＩＳＦＥＴに
ついてもゲート電極Ｌ２ａの両側にサイドウオール（１
７）を設けて、ソース、ドレイン領域がＰ＋型半導体領
域１４ｂとＰ−型半導体領域１４ａからなるＬＤＤ構造
にしたものが示されている。しかし、ＰチャンネルＭＩ
ＳＦＥＴは、ホットキャリアのゲート酸化膜への注入現
象による特性劣化が比較的生じ難いので、Ｐチャンネル
Ｍ Ｔ Ｓ Ｆ Ｅ Ｔについては、ＬＤＤ構造でない
一般的なＭ Ｉ Ｓ ＦＥＴ構造とすることができる。
ついてもゲート電極Ｌ２ａの両側にサイドウオール（１
７）を設けて、ソース、ドレイン領域がＰ＋型半導体領
域１４ｂとＰ−型半導体領域１４ａからなるＬＤＤ構造
にしたものが示されている。しかし、ＰチャンネルＭＩ
ＳＦＥＴは、ホットキャリアのゲート酸化膜への注入現
象による特性劣化が比較的生じ難いので、Ｐチャンネル
Ｍ Ｔ Ｓ Ｆ Ｅ Ｔについては、ＬＤＤ構造でない
一般的なＭ Ｉ Ｓ ＦＥＴ構造とすることができる。
［効果コ
（１）一方の導電型のＭＩＳＦＥＴの低濃度半導体領域
形成のためのイオン打込みの際には、他方の導電型のＭ
Ｉ Ｓ ＦＥＴ形成領域をマスクで被覆しないで全面
的にイオン打込みを行ない、他方の導電型のＭ Ｉ Ｓ
ＦＥＴの低濃度半導体領域形成のためのイオン打込み
の際には、一方の導電型のＭＩＳＦＥＴ形成領域をマス
クで覆って、予め形成された低濃度の導電型を打ち消し
て反対の導電型に変更させるようなイオン打込みを行な
うようにしたので、ＬＤＤ構造のＭＩＳＦＥＴを形成す
る際に、少なくともマスクを一枚省略できるようになる
という効果がある。
形成のためのイオン打込みの際には、他方の導電型のＭ
Ｉ Ｓ ＦＥＴ形成領域をマスクで被覆しないで全面
的にイオン打込みを行ない、他方の導電型のＭ Ｉ Ｓ
ＦＥＴの低濃度半導体領域形成のためのイオン打込み
の際には、一方の導電型のＭＩＳＦＥＴ形成領域をマス
クで覆って、予め形成された低濃度の導電型を打ち消し
て反対の導電型に変更させるようなイオン打込みを行な
うようにしたので、ＬＤＤ構造のＭＩＳＦＥＴを形成す
る際に、少なくともマスクを一枚省略できるようになる
という効果がある。
（２）一方の導電型のＭＩＳＦＥＴの低濃度半導体領域
形成のためのイオン打込みの際には、他方の導電型のＭ
Ｉ Ｓ ＦＥＴ形成領域をマスクで被覆しないで全面
的にイオン打込みを行ない、他方の導電型のＭ Ｉ Ｓ
ＦＥＴの低濃度半導体領域形成のためのイオン打込み
の際には、一方の導電型のＭｌ５ＦＥＴ形成領域をマス
クで覆って、予め形成された低濃度の導電型を打ち消し
て反対の導電型に変更させるようなイオン打込みを行な
うとともに、ＰチャンネルＭＩＳＦＥＴのソース、ドレ
イン領域形成のためイオン打込みをバイポーラトランジ
スタのベース領域の形成と同時に行なうようにしたので
、簡単なプロセスでバイポーラトランジスタとともにＬ
ＤＤ構造のＮチャンネルＭＩＳＦＥＴとＰチャンネルＭ
Ｉ Ｓ ＦＥＴを形成できるようになるという効果が
ある。
形成のためのイオン打込みの際には、他方の導電型のＭ
Ｉ Ｓ ＦＥＴ形成領域をマスクで被覆しないで全面
的にイオン打込みを行ない、他方の導電型のＭ Ｉ Ｓ
ＦＥＴの低濃度半導体領域形成のためのイオン打込み
の際には、一方の導電型のＭｌ５ＦＥＴ形成領域をマス
クで覆って、予め形成された低濃度の導電型を打ち消し
て反対の導電型に変更させるようなイオン打込みを行な
うとともに、ＰチャンネルＭＩＳＦＥＴのソース、ドレ
イン領域形成のためイオン打込みをバイポーラトランジ
スタのベース領域の形成と同時に行なうようにしたので
、簡単なプロセスでバイポーラトランジスタとともにＬ
ＤＤ構造のＮチャンネルＭＩＳＦＥＴとＰチャンネルＭ
Ｉ Ｓ ＦＥＴを形成できるようになるという効果が
ある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば前記実施例では、
半導体基板上に埋込層２ａ、２ｂおよび３ａ、３ｂを形
成し、その上にＮ型エピタキシャル層４を形成してその
中にＰウェル領域５を形成してから、Ｐウェル領域５上
にＮチャンネルＭ Ｉ Ｓ ＦＥＴを、またエピタキシ
。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば前記実施例では、
半導体基板上に埋込層２ａ、２ｂおよび３ａ、３ｂを形
成し、その上にＮ型エピタキシャル層４を形成してその
中にＰウェル領域５を形成してから、Ｐウェル領域５上
にＮチャンネルＭ Ｉ Ｓ ＦＥＴを、またエピタキシ
。
ヤル層からなるＮウェル領域４ａ、４ｂ上にバイポーラ
トランジスタのベース領域やＰチャンネルＭＩＳＦＥＴ
を形成しているが、エピタキシャル層４を形成しないで
、基板主面上に直接Ｐウェル領域あるいはＰウェル領域
とＮウェル領域を形成して、その上に各素子を形成する
ようにしたＣＭＯ５もしくはＢ１ＣＭＯＳプロセスにも
適用することができる。
トランジスタのベース領域やＰチャンネルＭＩＳＦＥＴ
を形成しているが、エピタキシャル層４を形成しないで
、基板主面上に直接Ｐウェル領域あるいはＰウェル領域
とＮウェル領域を形成して、その上に各素子を形成する
ようにしたＣＭＯ５もしくはＢ１ＣＭＯＳプロセスにも
適用することができる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉＣＭＯ５構成の
スタティックＲＡＭのプロセスに適用したものについて
説明したが、それに限定されるものでなく、Ｂ１ＣＭＯ
ＳプロセスあるいはＣＭＯＳプロセス一般に利用するこ
とができる。
をその背景となった利用分野であるＢｉＣＭＯ５構成の
スタティックＲＡＭのプロセスに適用したものについて
説明したが、それに限定されるものでなく、Ｂ１ＣＭＯ
ＳプロセスあるいはＣＭＯＳプロセス一般に利用するこ
とができる。
第１図（Ａ）〜（Ｉ）は、本発明をＢ１ＣＭＯＳプロセ
スに適用した場合の一実施例を工程順に示す断面図、 第２図は、従来のＬＤＤ構造のＭＩＳＦＥＴの一例を示
す断面図、 ・第３図（Ａ）〜（Ｃ）は、ＣＭＯＳプロセスにおいて
、ＬＤＤ構造のＭＩＳＦＥＴを形成する手順の一例を示
す断面図である。 １・・・・半導体基板、２ａ、２ｂ・・・・Ｎ＋埋込層
３ａ、３ｂ・・・・Ｐ＋埋込層、４・・・・Ｎ型エピタ
キシャル層、５・・・・Ｐウェル領域、６・・・・窒化
シリコン膜、７°°°゛フイールド絶縁膜、８・・・・
Ｐ型半導体領域（チャンネルストッパ層）、９・・・・
Ｎ型半導体領域（コレクタ引上げ口）、１０ａ・・・・
Ｐ型半導体領域（ベース領域）、１０ｂ・・・・外部ベ
ース領域、１１・・・・酸化シリコン膜（ゲート絶縁膜
）、１２ａ、１２ｂ・・・・ゲート電極、１３，１８．
１８’・・・・フォトレジスト被膜、１４ａ・・・・Ｐ
−型半導体領域、１４ｂ・・・・Ｐ中型半導体領域、１
５ ａ、 １５ ｂ、 １５Ｃ・・・・Ｎ−型半導
体領域、１７・・・・絶縁１１％（サイドウオール）、
１９・・・・Ｎ＋型半導体領域、２０・・・・酸化シリ
コン膜、２Ｌａ、２１ｂ、２５ａ〜２５ｅ・・・・コン
タクト窓、２２ａ・・・・エミッタ用ポリシリコン電極
、２２ｂ・・・・ソース。 ドレイン用ポリシリコン電極、２４・・・・層間絶縁膜
（ＰＳＧ膜）、２６ａ〜２６ｅ・・・・アルミ電極。 第 ２ 図 ｆ 第 ３ 図 （Ａ） 第 ３ 図 （Ｃ）
スに適用した場合の一実施例を工程順に示す断面図、 第２図は、従来のＬＤＤ構造のＭＩＳＦＥＴの一例を示
す断面図、 ・第３図（Ａ）〜（Ｃ）は、ＣＭＯＳプロセスにおいて
、ＬＤＤ構造のＭＩＳＦＥＴを形成する手順の一例を示
す断面図である。 １・・・・半導体基板、２ａ、２ｂ・・・・Ｎ＋埋込層
３ａ、３ｂ・・・・Ｐ＋埋込層、４・・・・Ｎ型エピタ
キシャル層、５・・・・Ｐウェル領域、６・・・・窒化
シリコン膜、７°°°゛フイールド絶縁膜、８・・・・
Ｐ型半導体領域（チャンネルストッパ層）、９・・・・
Ｎ型半導体領域（コレクタ引上げ口）、１０ａ・・・・
Ｐ型半導体領域（ベース領域）、１０ｂ・・・・外部ベ
ース領域、１１・・・・酸化シリコン膜（ゲート絶縁膜
）、１２ａ、１２ｂ・・・・ゲート電極、１３，１８．
１８’・・・・フォトレジスト被膜、１４ａ・・・・Ｐ
−型半導体領域、１４ｂ・・・・Ｐ中型半導体領域、１
５ ａ、 １５ ｂ、 １５Ｃ・・・・Ｎ−型半導
体領域、１７・・・・絶縁１１％（サイドウオール）、
１９・・・・Ｎ＋型半導体領域、２０・・・・酸化シリ
コン膜、２Ｌａ、２１ｂ、２５ａ〜２５ｅ・・・・コン
タクト窓、２２ａ・・・・エミッタ用ポリシリコン電極
、２２ｂ・・・・ソース。 ドレイン用ポリシリコン電極、２４・・・・層間絶縁膜
（ＰＳＧ膜）、２６ａ〜２６ｅ・・・・アルミ電極。 第 ２ 図 ｆ 第 ３ 図 （Ａ） 第 ３ 図 （Ｃ）
Claims (1)
- 【特許請求の範囲】 １、同一半導体基板上に相補型の絶縁ゲート型電界効果
トランジスタを形成するとともに、少なくともＮチャン
ネル型の絶縁ゲート型電界効果トランジスタのソース、
ドレイン領域は、各々高濃度の半導体領域の内側に低濃
度の半導体領域が形成された二重構造になるようにした
半導体装置のプロセスにおいて、一方の導電型の絶縁ゲ
ート型電界効果トランジスタの低濃度半導体領域形成の
ための不純物導入の際には、他方の導電型の絶縁ゲート
型電界効果トランジスタ形成領域をマスクで被覆しない
で全面的に不純物導入を行ない、他方の導電型の絶縁ゲ
ート型電界効果トランジスタの低濃度半導体領域形成の
ための不純物導入の際には、一方の導電型の絶縁ゲート
型電界効果トランジスタ形成領域をマスクで覆って、予
め形成された低濃度半導体領域の導電型を打ち消して反
対の導電型に変更させるような不純物導入を行なって、
二重構造のソース、ドレイン領域を形成するようにした
ことを特徴とする半導体装置の製造方法。 ２、相補型の絶縁ゲート型電界効果トランジスタの他に
バイポーラトランジスタをも同一半導体基板上に形成す
るようにしたプロセスにおいて、Ｎチャンネル型の絶縁
ゲート型電界効果トランジスタの低濃度半導体領域形成
のための不純物導入はマスクなしで行なうとともに、Ｐ
チャンネル型の絶縁ゲート型電界効果トランジスタの低
濃度半導体領域は、Ｎチャンネル型の絶縁ゲート型電界
効果トランジスタ形成領域をマスクで覆った状態でバイ
ポーラトランジスタのベース領域と同時にＰ型不純物を
導入して、予め形成された低濃度のＮ型を打ち消してＰ
型に変更させて形成するようにしたことを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 ３、上記二重構造のＰチャンネル型絶縁ゲート型電界効
果トランジスタの高濃度半導体領域は、バイポーラトラ
ンジスタの外部ベース領域へのＰ型不純物の導入と同時
に不純物を導入して形成するようにしたことを特徴とす
る特許請求の範囲第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246031A JPH0652778B2 (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59246031A JPH0652778B2 (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61125165A true JPS61125165A (ja) | 1986-06-12 |
| JPH0652778B2 JPH0652778B2 (ja) | 1994-07-06 |
Family
ID=17142419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59246031A Expired - Lifetime JPH0652778B2 (ja) | 1984-11-22 | 1984-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652778B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196070A (ja) * | 1987-02-10 | 1988-08-15 | Sony Corp | Ｃｍｏｓの製造方法 |
| JPS6441261A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Manufacture of complementary insulated gate semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5726463A (en) * | 1980-07-24 | 1982-02-12 | Mitsubishi Electric Corp | Manufacture of complementary mos integrated circuit |
| JPS5998656U (ja) * | 1982-12-22 | 1984-07-04 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1984
- 1984-11-22 JP JP59246031A patent/JPH0652778B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS5726463A (en) * | 1980-07-24 | 1982-02-12 | Mitsubishi Electric Corp | Manufacture of complementary mos integrated circuit |
| JPS5998656U (ja) * | 1982-12-22 | 1984-07-04 | 株式会社日立製作所 | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63196070A (ja) * | 1987-02-10 | 1988-08-15 | Sony Corp | Ｃｍｏｓの製造方法 |
| JPS6441261A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Manufacture of complementary insulated gate semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0652778B2 (ja) | 1994-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3031855B2 (ja) | 半導体装置の製造方法 | |
| US5674760A (en) | Method of forming isolation regions in a MOS transistor device | |
| US4891326A (en) | Semiconductor device and a process for manufacturing the same | |
| KR0140719B1 (ko) | 모스 전계효과 트랜지스터의 제조방법 | |
| US5877050A (en) | Method of making N-channel and P-channel devices using two tube anneals and two rapid thermal anneals | |
| JPS62155552A (ja) | バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 | |
| KR970009054B1 (ko) | 평면구조 모스 트랜지스터 및 그 제조방법 | |
| JP2509690B2 (ja) | 半導体装置 | |
| JPH03114235A (ja) | 電荷転送デバイスを含む半導体装置およびその製造方法 | |
| JPS61125165A (ja) | 半導体装置の製造方法 | |
| JPS6197967A (ja) | 半導体装置およびその製造方法 | |
| JP4146121B2 (ja) | 半導体装置の製造方法 | |
| JP3088547B2 (ja) | 半導体装置の製造方法 | |
| KR100415191B1 (ko) | 비대칭형 씨모스 트랜지스터의 제조 방법 | |
| JPS59168675A (ja) | 半導体装置の製法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JP2578417B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP2953915B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JP3521921B2 (ja) | 半導体装置の製造方法 | |
| JPS59231863A (ja) | 絶縁ゲ−ト半導体装置とその製造法 | |
| JPH1126766A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| KR100216320B1 (ko) | 모스 트랜지스터 제조방법 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 |