JPS62131581A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62131581A JPS62131581A JP60271870A JP27187085A JPS62131581A JP S62131581 A JPS62131581 A JP S62131581A JP 60271870 A JP60271870 A JP 60271870A JP 27187085 A JP27187085 A JP 27187085A JP S62131581 A JPS62131581 A JP S62131581A
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、金属−絶縁物一半導体（以下ＭＩＳという）
型不揮発性記憶素子全備えた高集積化半導体装置の製造
方法に関するものである。
型不揮発性記憶素子全備えた高集積化半導体装置の製造
方法に関するものである。
従来の技術
ＬＳＩ技術の進歩に伴い、半導体集積回路の高性能化、
高機能化が進む中で、同一チップ上にＭＩＳ型不揮発性
素子を用いた電気的書き換え可能ｆｚＲＯＭ（ＥＥＰＲ
ＯＭ）、！：？（りｏ−ｙンビュータなどの制御回路機
能を共存させるデバイスに対する要求が高まりつつある
。例えばＭＩＳ型不揮発性記憶素子の一つとして薄い酸
化シリコン膜上に窒化シリコン膜を形成させ、その上に
金属電極を形成したＭＮＯＳ（金属−窒化シリコン膜−
酸化シリコン膜−半導体）構造の不揮発性メモリトラン
ジスタがよく知られているが、このＭＮＯＳメモリトラ
ンジスタを用いたメモリ回路部と、このメモリ回路をコ
ントロールする制御回路とを同一チップに共存させたＭ
ＮＯＳメモリ内蔵１チツプマイクロコンピユータの必要
性が高まりつつある。
高機能化が進む中で、同一チップ上にＭＩＳ型不揮発性
素子を用いた電気的書き換え可能ｆｚＲＯＭ（ＥＥＰＲ
ＯＭ）、！：？（りｏ−ｙンビュータなどの制御回路機
能を共存させるデバイスに対する要求が高まりつつある
。例えばＭＩＳ型不揮発性記憶素子の一つとして薄い酸
化シリコン膜上に窒化シリコン膜を形成させ、その上に
金属電極を形成したＭＮＯＳ（金属−窒化シリコン膜−
酸化シリコン膜−半導体）構造の不揮発性メモリトラン
ジスタがよく知られているが、このＭＮＯＳメモリトラ
ンジスタを用いたメモリ回路部と、このメモリ回路をコ
ントロールする制御回路とを同一チップに共存させたＭ
ＮＯＳメモリ内蔵１チツプマイクロコンピユータの必要
性が高まりつつある。
この様なＭＩＳ型不揮発性記憶素子からなるメモリ回路
部と、ＭＩＳ型電界効果トランジスタからなる周辺回路
部を同一基板上に共存させた半導体装置においてはメモ
リ以外の周辺回路を同一チップ上に集積するので、チッ
プの消費電力が増加し、このためチップの温度上昇が起
り、同一チップ上に共存させた不揮発性メモリトランジ
スタの記憶保持特性に悪影響を与える。これ？防ぐため
周辺回路部はできるだけ低消費電力化が可能なＣＭＯＳ
（相補ＭＯ３）化することが望まれていた。
部と、ＭＩＳ型電界効果トランジスタからなる周辺回路
部を同一基板上に共存させた半導体装置においてはメモ
リ以外の周辺回路を同一チップ上に集積するので、チッ
プの消費電力が増加し、このためチップの温度上昇が起
り、同一チップ上に共存させた不揮発性メモリトランジ
スタの記憶保持特性に悪影響を与える。これ？防ぐため
周辺回路部はできるだけ低消費電力化が可能なＣＭＯＳ
（相補ＭＯ３）化することが望まれていた。
発明が解決しようとする問題点
上記の様に、不揮発性記憶素子と０Ｍ０３回路を同一チ
ップ上に共存させた半導体装置において、近年システム
の規模が大きくなるに伴い、高集積化、高性能化の要求
が高まりつつあり、この様な要求を実現するためには、
０Ｍ０８回路に必要なウェル領域とメモリ回路を形成す
る領域とを電気的に分離する必要があり、従来の０ＭＯ
３構造を使用できないといった問題点を有していた。さ
らに、メモリ回路部には不揮発性記憶素子以外に、その
メモリのピント選択するためのＭＩＳ型電界効果トラン
ジスタを共存させる必要があるため、メモリ回路部の集
積度があまり上がらないといった欠点を有しでいた。
ップ上に共存させた半導体装置において、近年システム
の規模が大きくなるに伴い、高集積化、高性能化の要求
が高まりつつあり、この様な要求を実現するためには、
０Ｍ０８回路に必要なウェル領域とメモリ回路を形成す
る領域とを電気的に分離する必要があり、従来の０ＭＯ
３構造を使用できないといった問題点を有していた。さ
らに、メモリ回路部には不揮発性記憶素子以外に、その
メモリのピント選択するためのＭＩＳ型電界効果トラン
ジスタを共存させる必要があるため、メモリ回路部の集
積度があまり上がらないといった欠点を有しでいた。
本発明は、上記問題点を解消するもので、ＭＩＳ型不揮
発性記憶素子を備えた半導体装置において、その低消費
電力化をはかり、またメモリ回路部の高集積化をはかる
ことを目的とした構造の半導体装置の製造方法を提供す
るものである。
発性記憶素子を備えた半導体装置において、その低消費
電力化をはかり、またメモリ回路部の高集積化をはかる
ことを目的とした構造の半導体装置の製造方法を提供す
るものである。
問題点を解決するための手段
本発明は、上記目的を達成するために、一導電型半導体
基板上に、反対導電型のエピタキシャル層を形成し、前
記基板と同一導電型の第１．第２の拡散領域により前記
エピタキシャル層を第１と第２の分離エピタキシャル層
に分離する工程、前記第１の分離エピタキシャル層に第
１のゲート電極を用いｋＭＩＳ型電界効果トランジスタ
と、第２のゲート電極を用いたＭＩＳ型不揮発性記憶素
子とを形成する工程、前記第２の分離エピタキシャル層
の表面から前記基板と同一導電型のウェル領域を形成し
同ウェル領域および同ウェル領域以外の前記第２の分離
エピタキシャル層に相補対の各ＭＩＳ型電界効果トラン
ジスタを形成する工程とを備えたものである。
基板上に、反対導電型のエピタキシャル層を形成し、前
記基板と同一導電型の第１．第２の拡散領域により前記
エピタキシャル層を第１と第２の分離エピタキシャル層
に分離する工程、前記第１の分離エピタキシャル層に第
１のゲート電極を用いｋＭＩＳ型電界効果トランジスタ
と、第２のゲート電極を用いたＭＩＳ型不揮発性記憶素
子とを形成する工程、前記第２の分離エピタキシャル層
の表面から前記基板と同一導電型のウェル領域を形成し
同ウェル領域および同ウェル領域以外の前記第２の分離
エピタキシャル層に相補対の各ＭＩＳ型電界効果トラン
ジスタを形成する工程とを備えたものである。
作 用
上記構成により、０Ｍ０８回路に必要なウェル領域とメ
モリ回路部を形成する領域を電気的に分離することが可
能となり、さらにメモリ回路部の第１のゲート電極と第
２のゲート電極がオーバーラツプした構造としているた
め、メモリ回路部の高集積化が可能となる。
モリ回路部を形成する領域を電気的に分離することが可
能となり、さらにメモリ回路部の第１のゲート電極と第
２のゲート電極がオーバーラツプした構造としているた
め、メモリ回路部の高集積化が可能となる。
実施例
以下、具体的な実施例を図面を用いて説明する。
第１図〜第６図は、本発明の製造方法の一実施例を工程
順に半導体装置の断面構造で示した図である。第１図に
おいて５Ｎ型シリコン基板１にジクロルシラン（ｓ ｌ
Ｈ２Ｃｌ３２ ）の熱分解を利用してＰ型エピタキシャ
ル層２を成長させる。次いでエピタキシャル層２にＮ型
の深い拡散層３を酸化膜をマスクとした不純物拡散技術
により拡散し、同エピタキンヤル層を、第１の分離エピ
タキシャル層４及び第２の分離エピタキシャル層５に分
離する。
順に半導体装置の断面構造で示した図である。第１図に
おいて５Ｎ型シリコン基板１にジクロルシラン（ｓ ｌ
Ｈ２Ｃｌ３２ ）の熱分解を利用してＰ型エピタキシャ
ル層２を成長させる。次いでエピタキシャル層２にＮ型
の深い拡散層３を酸化膜をマスクとした不純物拡散技術
により拡散し、同エピタキンヤル層を、第１の分離エピ
タキシャル層４及び第２の分離エピタキシャル層５に分
離する。
さらに第２の分離エピタキシャル層５の表面からイオン
注入技術及び熱拡散技術を利用して、Ｎ型のウェル層６
を形成する。本実施例においては、Ｎ型シリコン基板１
の不純物濃度として、１×１０１−−５程度、Ｐ型エピ
タキシャル層２は、ボロンを不純物としてｌＸ１０（：
ＦＦ１ 程度、厚さを１５μｍとしｂさらにＮ型つェ
ル層ｅの不純物表面濃度ｆ Ｉ Ｘ １０１６ｃｍ−５
程度、拡散深さは約５μｍとし、Ｎ型拡散層３がＮ型シ
リコン基板１に十分到達する様にＮ型ウェル層６の成形
における熱処理条件をも合せて制御し形成する。次に、
第２図に示すように、窒化シリコン膜をマスクに用いた
選択酸化（ＬＯＣＯ３）技術を利用したフィールド酸化
＠７により素子間分離を施す。その後、窒化シリコン膜
及び保護酸化膜を除去する。本実施例では、保護酸化膜
５００人。
注入技術及び熱拡散技術を利用して、Ｎ型のウェル層６
を形成する。本実施例においては、Ｎ型シリコン基板１
の不純物濃度として、１×１０１−−５程度、Ｐ型エピ
タキシャル層２は、ボロンを不純物としてｌＸ１０（：
ＦＦ１ 程度、厚さを１５μｍとしｂさらにＮ型つェ
ル層ｅの不純物表面濃度ｆ Ｉ Ｘ １０１６ｃｍ−５
程度、拡散深さは約５μｍとし、Ｎ型拡散層３がＮ型シ
リコン基板１に十分到達する様にＮ型ウェル層６の成形
における熱処理条件をも合せて制御し形成する。次に、
第２図に示すように、窒化シリコン膜をマスクに用いた
選択酸化（ＬＯＣＯ３）技術を利用したフィールド酸化
＠７により素子間分離を施す。その後、窒化シリコン膜
及び保護酸化膜を除去する。本実施例では、保護酸化膜
５００人。
窒化シリコン膜１２００人として、フィールド酸化膜厚
を８０００人程度とした。
を８０００人程度とした。
次いで、第３図に示すように、相補対のＭＯ３型電界効
果トランジスタを形成する部分のゲート絶縁膜及びその
ゲート電極層を成長した後、リングラフィ技術およびエ
ツチング技術を用いて、ＭＯ３型トランジスタのゲート
部及び、配線となる部分を除いて、ゲート電極層を除去
する。分離エピタキシャル層４のメモリ選択用Ｎチャネ
ルＭＯ３型トランジスタを形成する部分は、ゲート絶縁
膜である二酸化シリコン膜８および同上にゲート電極９
″ｆ：、設け、同時に、他方のＮ型ウェル層６にＰチャ
ネルＭＯ８型トランジスタを形成する部分は、ゲート絶
縁膜である二酸化シリコン膜１λその上にゲート電極１
３１ｆ：設け、また分離エピタキシャル層６のＮ型ウェ
ル層６以外でＮチャネルＭＯ５型トランジスタを形成す
る部分は、ゲート絶縁膜である二酸化シリコン膜１０上
に、ゲート電極１１を設けている。本実施例では、ゲー
ト絶縁膜である二酸化シリコン膜８．１０．１２の膜厚
を６００人とし、ゲート電極９，１１．１３ととして多
結晶シリコン膜を用い、その膜厚を６α℃人程度とした
。
果トランジスタを形成する部分のゲート絶縁膜及びその
ゲート電極層を成長した後、リングラフィ技術およびエ
ツチング技術を用いて、ＭＯ３型トランジスタのゲート
部及び、配線となる部分を除いて、ゲート電極層を除去
する。分離エピタキシャル層４のメモリ選択用Ｎチャネ
ルＭＯ３型トランジスタを形成する部分は、ゲート絶縁
膜である二酸化シリコン膜８および同上にゲート電極９
″ｆ：、設け、同時に、他方のＮ型ウェル層６にＰチャ
ネルＭＯ８型トランジスタを形成する部分は、ゲート絶
縁膜である二酸化シリコン膜１λその上にゲート電極１
３１ｆ：設け、また分離エピタキシャル層６のＮ型ウェ
ル層６以外でＮチャネルＭＯ５型トランジスタを形成す
る部分は、ゲート絶縁膜である二酸化シリコン膜１０上
に、ゲート電極１１を設けている。本実施例では、ゲー
ト絶縁膜である二酸化シリコン膜８．１０．１２の膜厚
を６００人とし、ゲート電極９，１１．１３ととして多
結晶シリコン膜を用い、その膜厚を６α℃人程度とした
。
次に第４図に示すように、ＮチャネルＭＮＯ３型不揮発
性メモリトランジスタを形成する部分のゲート絶縁膜で
ある二酸化シリコン膜１４．窒化シリコン膜１６、そし
てゲート電極層１６を成長した後、リングラフィ技術、
エツチング技術を用いてＭＮＯ３型メモリトランジスタ
のゲート部分を、ＮチャネルＭＯ３型電界効果トランジ
スタを形成する部分のゲート電極９の上に一部オーバー
ラノプするように形成する。本実施例では、二酸化シリ
コン膜１４は、ＭＮＯ３型メモリトランジスタのトンネ
リング媒体となりうるように膜厚を２０八程度とした。
性メモリトランジスタを形成する部分のゲート絶縁膜で
ある二酸化シリコン膜１４．窒化シリコン膜１６、そし
てゲート電極層１６を成長した後、リングラフィ技術、
エツチング技術を用いてＭＮＯ３型メモリトランジスタ
のゲート部分を、ＮチャネルＭＯ３型電界効果トランジ
スタを形成する部分のゲート電極９の上に一部オーバー
ラノプするように形成する。本実施例では、二酸化シリ
コン膜１４は、ＭＮＯ３型メモリトランジスタのトンネ
リング媒体となりうるように膜厚を２０八程度とした。
さらに二酸化シリコン１４」二の窒化シリコン膜１５と
しては、シラン（Ｓ ｉ Ｈａ ）とアンモニア（ＮＨ
３）の化学反応に基づく気相成長法により、約３００人
の厚さに形成した。ゲート電極１６としては、多結晶シ
リコン膜の金概性電極を用い、その膜厚を５ｏｏｏ人程
度とした。次に第６図に示す様に、リングラフィ技術お
よびセルフ７ライン技術を用いて、Ｐ型不純物イオン注
入をＮ型ウェル層６のＰチャネルＭＯ３型トランジスタ
のソース１７．ドレイン１８領域に施し、同時に、分離
エピタキシャル層６のＮ型ウェル層６以外のＮチャネル
ＭＯ３型トランジスタを形成する周辺にガートバンド１
９としてＰ型不純物のイオンを注入する。次に第６図に
示すように、リソグラフィ技術およびセル７アライン技
術を用いてＮ型不純物のイオン注入を分離エピタキシャ
ル層４のＭＮＯＳ型メモリのビットライン２０．ソース
ライン２１領域および分離エピタキシャル層５のＮ−１
−ヤネルＭＯ３型トランジスタのソース２２゜ドレイン
２３領域、さら［Ｎ型ウェル層６の周辺にガートバンド
２４としてＮ型不純物のイオン注入を、それぞれ、同時
に施す。本実施例では、Ｐ型不純物としてホウ素イオｙ
（Ｂ”）、Ｎ型不純物としてヒ素イオン（Ａｓ”）ｉ用
いた。次に層間絶縁膜を形成し、ＮチャネルＭＯ３）ラ
ンジスフとＰチャネルＭＯ３）ランジスフ金相補的に接
続すべく、気相成長技術、リングラフィ技術およびエツ
チング技術を用いてコンタクト孔、金属配線層および保
護膜の形成２行うことで不揮発性記憶素子を備えｆｃＣ
ＭＯ３回路を構成することができる１つなお本実施例で
は、ＭＩＳ型不揮発性記憶素子としてＭＮＯＳ型不揮発
性メモリトラ／ジスタ全スフた場合について述べたが、
この不揮発性メモリトランジスタのゲート絶縁膜として
窒化シリコン膜の代りに、例えば酸化アルミニウム（Ａ
１２０３）。
しては、シラン（Ｓ ｉ Ｈａ ）とアンモニア（ＮＨ
３）の化学反応に基づく気相成長法により、約３００人
の厚さに形成した。ゲート電極１６としては、多結晶シ
リコン膜の金概性電極を用い、その膜厚を５ｏｏｏ人程
度とした。次に第６図に示す様に、リングラフィ技術お
よびセルフ７ライン技術を用いて、Ｐ型不純物イオン注
入をＮ型ウェル層６のＰチャネルＭＯ３型トランジスタ
のソース１７．ドレイン１８領域に施し、同時に、分離
エピタキシャル層６のＮ型ウェル層６以外のＮチャネル
ＭＯ３型トランジスタを形成する周辺にガートバンド１
９としてＰ型不純物のイオンを注入する。次に第６図に
示すように、リソグラフィ技術およびセル７アライン技
術を用いてＮ型不純物のイオン注入を分離エピタキシャ
ル層４のＭＮＯＳ型メモリのビットライン２０．ソース
ライン２１領域および分離エピタキシャル層５のＮ−１
−ヤネルＭＯ３型トランジスタのソース２２゜ドレイン
２３領域、さら［Ｎ型ウェル層６の周辺にガートバンド
２４としてＮ型不純物のイオン注入を、それぞれ、同時
に施す。本実施例では、Ｐ型不純物としてホウ素イオｙ
（Ｂ”）、Ｎ型不純物としてヒ素イオン（Ａｓ”）ｉ用
いた。次に層間絶縁膜を形成し、ＮチャネルＭＯ３）ラ
ンジスフとＰチャネルＭＯ３）ランジスフ金相補的に接
続すべく、気相成長技術、リングラフィ技術およびエツ
チング技術を用いてコンタクト孔、金属配線層および保
護膜の形成２行うことで不揮発性記憶素子を備えｆｃＣ
ＭＯ３回路を構成することができる１つなお本実施例で
は、ＭＩＳ型不揮発性記憶素子としてＭＮＯＳ型不揮発
性メモリトラ／ジスタ全スフた場合について述べたが、
この不揮発性メモリトランジスタのゲート絶縁膜として
窒化シリコン膜の代りに、例えば酸化アルミニウム（Ａ
１２０３）。
酸化タンタル（Ｔａ２ｏ３）等の高誘電体膜を用いても
よいことはいうまでもない。
よいことはいうまでもない。
発明の効果
以上の様に、本発明のごとき構造によれば、ＭＩＳ型不
揮発性記憶素子を備えた半導体装置において、その低消
費電力化と、高集積化に大きく寄与するものである０
揮発性記憶素子を備えた半導体装置において、その低消
費電力化と、高集積化に大きく寄与するものである０
第１図〜第６図は本発明の一実施例である半導体装置の
製造方法を示す工程順構造断面図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
エピタキシャル層、３・・・・・・Ｎ型拡散層、４，５
・・・・・・分離工ピタキシャル層、６・・・・・・Ｎ
型ウェル層、７・・・・・・フィルド酸化膜、８，１０
，１２．１４・・・・・・酸化シリコン膜、９，１１
．１３．１６・・・・・・ゲート電極、１５・・・・・
・窒化シリコン膜、１７，１８．１９・・・・・・Ｐ型
拡散層、２０，２１．２２，２３．２４・川・・Ｎ型拡
散層。
製造方法を示す工程順構造断面図である。 １・・・・・・Ｎ型シリコン基板、２・・・・・・Ｐ型
エピタキシャル層、３・・・・・・Ｎ型拡散層、４，５
・・・・・・分離工ピタキシャル層、６・・・・・・Ｎ
型ウェル層、７・・・・・・フィルド酸化膜、８，１０
，１２．１４・・・・・・酸化シリコン膜、９，１１
．１３．１６・・・・・・ゲート電極、１５・・・・・
・窒化シリコン膜、１７，１８．１９・・・・・・Ｐ型
拡散層、２０，２１．２２，２３．２４・川・・Ｎ型拡
散層。
Claims (2)
- （１）一導電型半導体基板上に、反対導電型のエピタキ
シャル層を形成し、前記基板と同一導電型の第１、第２
の拡散領域により前記エピタキシャル層を第１と第２の
分離エピタキシャル層に分離する工程、前記第１の分離
エピタキシャル層に第１のゲート電極を用いたＭＩＳ型
電界効果トランジストと、第２のゲート電極を用いたＭ
ＩＳ型不揮発性記憶素子を形成する工程、前記第２の分
離エピタキシャル層の表面から前記基板と同一導電型の
ウェル領域を形成し、同ウェル領域および同ウェル領域
以外の前記第２の分離エピタキシャル層に相補対の各Ｍ
ＩＳ型電界効果トランジスタを形成する工程とを備えた
半導体装置の製造方法。 - （２）第１の分離エピタキシャル層に形成される第１の
ゲート電極と第２のゲート電極がオーバーラップする様
に形成する特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271870A JPS62131581A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271870A JPS62131581A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131581A true JPS62131581A (ja) | 1987-06-13 |
Family
ID=17506044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271870A Pending JPS62131581A (ja) | 1985-12-03 | 1985-12-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131581A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6439070A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Nonvolatile semiconductor storage device |
| JPH07254687A (ja) * | 1993-12-15 | 1995-10-03 | Sgs Thomson Microelettronica Spa | 電気的にプログラム可能な読出し専用メモリーセルを備えたモノリシック集積回路構造体 |
| JP2006215684A (ja) * | 2005-02-02 | 2006-08-17 | Furukawa Electric Co Ltd:The | 侵入検知パネル及び光導波路装着方法 |
| CN113140624A (zh) * | 2021-03-29 | 2021-07-20 | 上海华力集成电路制造有限公司 | 集成高k金属栅极和氧化物多晶硅栅极的结构和制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457875A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Semiconductor nonvolatile memory device |
| JPS55120171A (en) * | 1979-03-12 | 1980-09-16 | Toshiba Corp | Semiconductor integrated circuit |
-
1985
- 1985-12-03 JP JP60271870A patent/JPS62131581A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5457875A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Semiconductor nonvolatile memory device |
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|---|---|---|---|---|
| JPS6439070A (en) * | 1987-08-04 | 1989-02-09 | Nec Corp | Nonvolatile semiconductor storage device |
| JPH07254687A (ja) * | 1993-12-15 | 1995-10-03 | Sgs Thomson Microelettronica Spa | 電気的にプログラム可能な読出し専用メモリーセルを備えたモノリシック集積回路構造体 |
| JP2006215684A (ja) * | 2005-02-02 | 2006-08-17 | Furukawa Electric Co Ltd:The | 侵入検知パネル及び光導波路装着方法 |
| CN113140624A (zh) * | 2021-03-29 | 2021-07-20 | 上海华力集成电路制造有限公司 | 集成高k金属栅极和氧化物多晶硅栅极的结构和制备方法 |
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