JP2000039995A - 高性能マイクロプロセッサで使用するためのフレキシブル累算レジスタファイル - Google Patents
高性能マイクロプロセッサで使用するためのフレキシブル累算レジスタファイルInfo
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Abstract
(57)【要約】
【課題】 効率的で、一貫した、統一された仕方で、長
い多重ワード長のデータに対して動作するマイクロプロ
セッサを提供する。 【解決手段】 特殊マイクロプロセッサハードウェア１
０と特殊命令セットを設ける。データを操作する命令ワ
ードごとに２ビットフィールド形式のリザーブドビット
スイッチを設ける。そのステータスにより命令は一度だ
け実行されて単一ワードデータに対して動作するか、ま
たはそのステータスにより順次データ（ｎワード）のチ
ェーンまたはリスト、たとえば、１６ビットの整数Ｎ個
のワードのデータを含むデータチェーン、に対して動作
する命令として反復実行される。
い多重ワード長のデータに対して動作するマイクロプロ
セッサを提供する。 【解決手段】 特殊マイクロプロセッサハードウェア１
０と特殊命令セットを設ける。データを操作する命令ワ
ードごとに２ビットフィールド形式のリザーブドビット
スイッチを設ける。そのステータスにより命令は一度だ
け実行されて単一ワードデータに対して動作するか、ま
たはそのステータスにより順次データ（ｎワード）のチ
ェーンまたはリスト、たとえば、１６ビットの整数Ｎ個
のワードのデータを含むデータチェーン、に対して動作
する命令として反復実行される。
Description
【０００１】
【発明の属する技術分野】本発明は電子データ処理の分
野に関するものであり、更に詳しくは、ビット長の長い
データ、すなわち、データチェーンの電子データ処理の
分野に関するものである。
野に関するものであり、更に詳しくは、ビット長の長い
データ、すなわち、データチェーンの電子データ処理の
分野に関するものである。
【０００２】
【従来の技術】マイクロプロセッサの動作 マイクロプロセッサは広い範囲のビット長さをそなえた
２進データを扱う必要があることが多い。たとえば、１
論理ビットから、１２８ビットより長くなることがある
データに関係する高精度演算動作に及ぶデータを扱う必
要があることが多い。
２進データを扱う必要があることが多い。たとえば、１
論理ビットから、１２８ビットより長くなることがある
データに関係する高精度演算動作に及ぶデータを扱う必
要があることが多い。
【０００３】マイクロプロセッサの中のハードウェアで
ある演算論理ユニット（ＡＬＵ：ａｒｉｔｈｍｅｔｉｃ
ａｎｄ ｌｏｇｉｃ ｕｎｉｔ）は一般に固定のビッ
ト長またはワード長を扱うように構成、配置される。し
たがって、高精度演算動作は多重プログラムステップと
多重マイクロプロセッササイクルを必要とする。これら
のデータ処理条件により、実行時間に関して非効率なプ
ログラムとなる。マイクロプロセッサのハードウェアと
サポートプログラム命令セットは、広範囲のビット長を
そなえたデータ、たとえば、１６ビットのデータワード
の順次チェーンによって表現されるデータに対して動作
するように最適化されていない。
ある演算論理ユニット（ＡＬＵ：ａｒｉｔｈｍｅｔｉｃ
ａｎｄ ｌｏｇｉｃ ｕｎｉｔ）は一般に固定のビッ
ト長またはワード長を扱うように構成、配置される。し
たがって、高精度演算動作は多重プログラムステップと
多重マイクロプロセッササイクルを必要とする。これら
のデータ処理条件により、実行時間に関して非効率なプ
ログラムとなる。マイクロプロセッサのハードウェアと
サポートプログラム命令セットは、広範囲のビット長を
そなえたデータ、たとえば、１６ビットのデータワード
の順次チェーンによって表現されるデータに対して動作
するように最適化されていない。
【０００４】加算、減算のような命令の場合、この非効
率は、メモリの記憶とメモリのロードを含むメモリのス
ラッシング、およびプログラムまたはソフトウェアのル
ープ制御のオーバヘッドによって生じるものである。乗
算や、拡張精度アルゴリズムを含む動作のような、より
複雑な命令または動作の場合、結果は更に一層非効率と
なる。更に、結果として得られる計算値の負、正、また
はゼロのステータスは多重ワード計算については別個に
扱わなければならないので、更に一層の時間と更に一層
のプログラムコードが必要になる。
率は、メモリの記憶とメモリのロードを含むメモリのス
ラッシング、およびプログラムまたはソフトウェアのル
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算や、拡張精度アルゴリズムを含む動作のような、より
複雑な命令または動作の場合、結果は更に一層非効率と
なる。更に、結果として得られる計算値の負、正、また
はゼロのステータスは多重ワード計算については別個に
扱わなければならないので、更に一層の時間と更に一層
のプログラムコードが必要になる。
【０００５】累算器のアーキテクチャ 累算器はすべてのプロセッサに対する中央レジスタであ
り、ＡＬＵの結果をディジタルプロセッサに記憶するた
めに一時的に使用される。単一データバス、単一データ
メモリの設計では、ほとんどの汎用マイクロプロセッサ
と同様に、累算器は高速処理に対するボトルネックとな
っている。累算器は入力オペランドソースとして使用さ
れるとともに、ＡＬＵの出力オペランドをラッチするた
めにも使用される。したがって、異なるデータ値が操作
されるとき、前の結果を何か他のレジスタまたはメモリ
に記憶しないと、次のデータの処理を行うことができな
い。累算器の中にあるデータが、中間の計算または動作
に対する場所をあけるために一時的にセーブしなければ
ならない一時データであり、付加的なサイクルを使用し
てセーブされた一時データを検索しなければ前に進めな
いことがしばしばある。これらの必要条件を満足させる
ために、数サイクルの望ましくない実行時間を無駄使い
しなければならないことがしばしばある。これらの無駄
使いされるサイクルは、信号処理のような実行時間に敏
感なルーチンに対して重大である。８サイクル毎に２サ
イクル節減すると、処理速度は３３％増大する。
り、ＡＬＵの結果をディジタルプロセッサに記憶するた
めに一時的に使用される。単一データバス、単一データ
メモリの設計では、ほとんどの汎用マイクロプロセッサ
と同様に、累算器は高速処理に対するボトルネックとな
っている。累算器は入力オペランドソースとして使用さ
れるとともに、ＡＬＵの出力オペランドをラッチするた
めにも使用される。したがって、異なるデータ値が操作
されるとき、前の結果を何か他のレジスタまたはメモリ
に記憶しないと、次のデータの処理を行うことができな
い。累算器の中にあるデータが、中間の計算または動作
に対する場所をあけるために一時的にセーブしなければ
ならない一時データであり、付加的なサイクルを使用し
てセーブされた一時データを検索しなければ前に進めな
いことがしばしばある。これらの必要条件を満足させる
ために、数サイクルの望ましくない実行時間を無駄使い
しなければならないことがしばしばある。これらの無駄
使いされるサイクルは、信号処理のような実行時間に敏
感なルーチンに対して重大である。８サイクル毎に２サ
イクル節減すると、処理速度は３３％増大する。
【０００６】また、普通のプロセッサにしばしば生じる
もう一つの問題は、単一の累算器レジスタでは、累算器
をＡＬＵの一つの入力オペランドに対するソースとＡＬ
Ｕの出力オペランドに対するデスティネーションの両方
として使用しなければならないということである。一つ
の例は加算である。加算の場合、メモリの中にある１ワ
ードが累算器の中にある１ワードに加算され、その結果
が累算器の中にもともと記憶されていた入力オペランド
の上に書かれる。二つの累算器の設計により、非破壊動
作に対する特徴は得られるが、利点が得られるのは単一
ワード幅の動作の場合だけである。
もう一つの問題は、単一の累算器レジスタでは、累算器
をＡＬＵの一つの入力オペランドに対するソースとＡＬ
Ｕの出力オペランドに対するデスティネーションの両方
として使用しなければならないということである。一つ
の例は加算である。加算の場合、メモリの中にある１ワ
ードが累算器の中にある１ワードに加算され、その結果
が累算器の中にもともと記憶されていた入力オペランド
の上に書かれる。二つの累算器の設計により、非破壊動
作に対する特徴は得られるが、利点が得られるのは単一
ワード幅の動作の場合だけである。
【０００７】チェーン処理 従来のマイクロプロセッサが、たとえば、与えられた命
令を所定回数繰り返すことにより、チェーンに対して動
作する能力を含んでいたことは知られている。データメ
モリアドレスを事後に変更するけた上げ付き反復加算が
チェーン動作を有効に実行することも知られている。他
のマイクロプロセッサでは、部分乗算アルゴリズムを使
用することにより、固定されたハードウェア乗算器を使
用して拡張精度の乗算を行ってきたことも知られている
が、これは複雑でしかも効率が悪い。
令を所定回数繰り返すことにより、チェーンに対して動
作する能力を含んでいたことは知られている。データメ
モリアドレスを事後に変更するけた上げ付き反復加算が
チェーン動作を有効に実行することも知られている。他
のマイクロプロセッサでは、部分乗算アルゴリズムを使
用することにより、固定されたハードウェア乗算器を使
用して拡張精度の乗算を行ってきたことも知られている
が、これは複雑でしかも効率が悪い。
【０００８】マイクロプロセッサは通常、広範囲のビッ
ト長をそなえたデータを操作しなければならない。これ
は１論理ビットから、１２８ビットより多くのビットを
必要とする高精度演算まで変わる。演算論理ユニット
（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ ｕｎｉ
ｔ）は固定ワード長であり、多重プログラムステップで
高精度動作を操作しなければならない。基本的なハード
ウェアと支援する命令セットはデータワードの順次チェ
ーンによって表現される広いデータに対して動作するよ
うに最適化されていないので、実行時間とプログラミン
グコード効率に関して、プログラムは非効率となる。加
算、減算等の簡単な命令の場合、この非効率は、メモリ
のスラッシング（メモリの記憶とロード）、およびソフ
トウェアのループ制御のオーバヘッドによって生じるも
のである。乗算のような、より複雑な動作の場合、拡張
精度のアルゴリズムがより多く含まれ、非効率となる。
更に、結果として得られる値のステータス（負、正、ま
たはゼロに等しい）は多重ワード計算については別個に
扱わなければならないので、更に一層の時間とプログラ
ムコードが必要になる。
ト長をそなえたデータを操作しなければならない。これ
は１論理ビットから、１２８ビットより多くのビットを
必要とする高精度演算まで変わる。演算論理ユニット
（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ Ｌｏｇｉｃ ｕｎｉ
ｔ）は固定ワード長であり、多重プログラムステップで
高精度動作を操作しなければならない。基本的なハード
ウェアと支援する命令セットはデータワードの順次チェ
ーンによって表現される広いデータに対して動作するよ
うに最適化されていないので、実行時間とプログラミン
グコード効率に関して、プログラムは非効率となる。加
算、減算等の簡単な命令の場合、この非効率は、メモリ
のスラッシング（メモリの記憶とロード）、およびソフ
トウェアのループ制御のオーバヘッドによって生じるも
のである。乗算のような、より複雑な動作の場合、拡張
精度のアルゴリズムがより多く含まれ、非効率となる。
更に、結果として得られる値のステータス（負、正、ま
たはゼロに等しい）は多重ワード計算については別個に
扱わなければならないので、更に一層の時間とプログラ
ムコードが必要になる。
【０００９】マイクロプロセッサの中で累算器が中央レ
ジスタの機能を果たすこと、そしてＡＬＵ動作の結果を
記憶するために累算器が使用されるということは知られ
ている。単一データバスと単一データメモリをそなえた
マイクロプロセッサでは、累算器は高速処理に対するボ
トルネックとなっている。
ジスタの機能を果たすこと、そしてＡＬＵ動作の結果を
記憶するために累算器が使用されるということは知られ
ている。単一データバスと単一データメモリをそなえた
マイクロプロセッサでは、累算器は高速処理に対するボ
トルネックとなっている。
【００１０】より一般的に、プロセッサの累算器は一般
に入力オペランドソースとして使用され、これは現在Ａ
ＬＵの中にあるオペランドをラッチするためにも使用さ
れる。したがって、異なるデータ値が操作されるとき、
前の結果をもう一つのレジスタまたはメモリに記憶しな
いと、次のデータの処理を行うことができない。累算器
の中にあるデータが、中間の計算または動作に対する場
所をあけるために一時的にセーブしなければならない一
時データであり、付加的なサイクルを使用してセーブさ
れた一時データを検索しなければ処理を続行できないこ
とがしばしばある。その結果、数サイクルの実行時間を
無駄使いしなければならない。これらの無駄使いされる
サイクルは時間に敏感な信号処理ルーチンに対して重大
である。
に入力オペランドソースとして使用され、これは現在Ａ
ＬＵの中にあるオペランドをラッチするためにも使用さ
れる。したがって、異なるデータ値が操作されるとき、
前の結果をもう一つのレジスタまたはメモリに記憶しな
いと、次のデータの処理を行うことができない。累算器
の中にあるデータが、中間の計算または動作に対する場
所をあけるために一時的にセーブしなければならない一
時データであり、付加的なサイクルを使用してセーブさ
れた一時データを検索しなければ処理を続行できないこ
とがしばしばある。その結果、数サイクルの実行時間を
無駄使いしなければならない。これらの無駄使いされる
サイクルは時間に敏感な信号処理ルーチンに対して重大
である。
【００１１】更に、単一の累算器が存在するとき、累算
器はＡＬＵの一つの入力オペランドに対するソースとＡ
ＬＵの出力オペランドに対するデスティネーションの両
方として使用されなければならない。加算は一例であ
る。加算の場合、メモリの中にある一つの１６ビットワ
ードが累算器の中にある一つの１６ビットワードに加算
された後、結果が累算器の中にもともと記憶されていた
入力オペランドの上に書かれる。二つの累算器を使用す
ることにより、ある程度の非破壊動作は行われるが、こ
の機能が行われるのは単一ワード長の動作の場合だけで
ある。
器はＡＬＵの一つの入力オペランドに対するソースとＡ
ＬＵの出力オペランドに対するデスティネーションの両
方として使用されなければならない。加算は一例であ
る。加算の場合、メモリの中にある一つの１６ビットワ
ードが累算器の中にある一つの１６ビットワードに加算
された後、結果が累算器の中にもともと記憶されていた
入力オペランドの上に書かれる。二つの累算器を使用す
ることにより、ある程度の非破壊動作は行われるが、こ
の機能が行われるのは単一ワード長の動作の場合だけで
ある。
【００１２】
【発明が解決しようとする課題】効率的で、首尾一貫し
た、統一された仕方で、長い多重ワード長のデータに対
して動作するという問題に対処するために特殊なハード
ウェアと命令セットをそなえて増強されたマイクロプロ
セッサが、当業界では必要とされたままになっている。
た、統一された仕方で、長い多重ワード長のデータに対
して動作するという問題に対処するために特殊なハード
ウェアと命令セットをそなえて増強されたマイクロプロ
セッサが、当業界では必要とされたままになっている。
【００１３】
【課題を解決するための手段】累算器レジスタと改善さ
れたファイルワード長処理をそなえた革新的なプロセッ
サ 本出願は、長いワード長またはビット長のデータに対す
る効率的なデータ処理動作を行う特殊ハードウェアと特
殊命令セットを開示する。好適実施例によれば、データ
を操作する命令には（２ビットフィールドの形式の）リ
ザーブドビットスイッチが含まれる。そのステータス
（Ａ０）により命令は一度だけ実行されて単一ワードデ
ータに対して動作するか、またはそのステータス（Ａ０
Ｓ）により命令は順次データのチェーンまたはリスト、
たとえば、１６ビットの整数Ｎ個のワードのデータを含
むデータチェーン、に対して動作する命令として反復実
行される。
れたファイルワード長処理をそなえた革新的なプロセッ
サ 本出願は、長いワード長またはビット長のデータに対す
る効率的なデータ処理動作を行う特殊ハードウェアと特
殊命令セットを開示する。好適実施例によれば、データ
を操作する命令には（２ビットフィールドの形式の）リ
ザーブドビットスイッチが含まれる。そのステータス
（Ａ０）により命令は一度だけ実行されて単一ワードデ
ータに対して動作するか、またはそのステータス（Ａ０
Ｓ）により命令は順次データのチェーンまたはリスト、
たとえば、１６ビットの整数Ｎ個のワードのデータを含
むデータチェーン、に対して動作する命令として反復実
行される。
【００１４】本好適実施例には、効率的で、首尾一貫し
た、統一された仕方で、長い多重ワード幅のデータに対
して動作するという問題に対処する、特殊ハードウェア
構造と、特定の命令セットの増強の両方が含まれてい
る。データを操作する命令ワードごとに、リザーブドビ
ットスイッチが設けられ、これにより命令は一度だけ実
行されて単一ワードデータに対して動作するか、または
同じ命令の反復実行として実行されて順次データ（ｎワ
ード）のチェーンまたはリストに対して動作する。
た、統一された仕方で、長い多重ワード幅のデータに対
して動作するという問題に対処する、特殊ハードウェア
構造と、特定の命令セットの増強の両方が含まれてい
る。データを操作する命令ワードごとに、リザーブドビ
ットスイッチが設けられ、これにより命令は一度だけ実
行されて単一ワードデータに対して動作するか、または
同じ命令の反復実行として実行されて順次データ（ｎワ
ード）のチェーンまたはリストに対して動作する。
【００１５】好適実施例によれば、この拡張精度の命令
セットの定義を支援するために数個のハードウェア構造
が必要とされる。第一に、チェーン内の反復カウントと
ワード数を制御するために、カウンタ付きのハードウェ
アのチェーンレジスタが含まれた。第二に、ＡＬＵに対
する累算機能を提供するためにレジスタファイルがイン
プリメントされた。第三に、２個以下の入力オペランド
チェーンと１個の出力オペランドチェーンの順次取得を
制御するために特殊アドレス制御が必要であった。第四
に、データ幅に関係なく統一された仕方で演算と論理の
ステータスを扱うために余分のＡＬＵステータス論理が
含まれた。第五に、首尾一貫したチェーン乗算機能を可
能にするために、積上位レジスタの内容がハードウェア
乗算器の部分和入力に送られた。
セットの定義を支援するために数個のハードウェア構造
が必要とされる。第一に、チェーン内の反復カウントと
ワード数を制御するために、カウンタ付きのハードウェ
アのチェーンレジスタが含まれた。第二に、ＡＬＵに対
する累算機能を提供するためにレジスタファイルがイン
プリメントされた。第三に、２個以下の入力オペランド
チェーンと１個の出力オペランドチェーンの順次取得を
制御するために特殊アドレス制御が必要であった。第四
に、データ幅に関係なく統一された仕方で演算と論理の
ステータスを扱うために余分のＡＬＵステータス論理が
含まれた。第五に、首尾一貫したチェーン乗算機能を可
能にするために、積上位レジスタの内容がハードウェア
乗算器の部分和入力に送られた。
【００１６】好適実施例は、１ワード長のＡＬＵ（図１
の３１）を設け、ワード長の概念を設ける。また、好適
実施例では、各々が一対のチェーン値を記憶する四つの
異なる記憶領域を指定することができるので、従来のマ
イクロプロセッサの欠点が解消される。
の３１）を設け、ワード長の概念を設ける。また、好適
実施例では、各々が一対のチェーン値を記憶する四つの
異なる記憶領域を指定することができるので、従来のマ
イクロプロセッサの欠点が解消される。
【００１７】開示された実施例では、首尾一貫した仕方
でデータを見て、データを表現するために使用されるビ
ット数に関連する制限は、ほとんど無い。コードは単一
の１６ビットワードに対して動作する場合も、３２個の
１６ビット（５１２ビット）のワードチェーンに対して
動作する場合も、本質的に同じである。実行時間は、オ
ペランド内のワード数とともに線形に伸び、ソフトウェ
アのオーバヘッドはほとんど無いか、またはまったく無
い。コードはコンパクトであり、論理的であり、理解し
やすい。
でデータを見て、データを表現するために使用されるビ
ット数に関連する制限は、ほとんど無い。コードは単一
の１６ビットワードに対して動作する場合も、３２個の
１６ビット（５１２ビット）のワードチェーンに対して
動作する場合も、本質的に同じである。実行時間は、オ
ペランド内のワード数とともに線形に伸び、ソフトウェ
アのオーバヘッドはほとんど無いか、またはまったく無
い。コードはコンパクトであり、論理的であり、理解し
やすい。
【００１８】革新的なプロセッサハードウェアの、上記
の、そして他の特徴および利点は、図面を参照した、本
発明の好適実施例についての以下の詳細な説明により、
熟練した当業者には明らかとなる。
の、そして他の特徴および利点は、図面を参照した、本
発明の好適実施例についての以下の詳細な説明により、
熟練した当業者には明らかとなる。
【００１９】開示される発明を付図を参照して説明す
る。付図は本発明の重要な実施例を示し、ここに引用す
ることにより本明細書の一部として組み入れられる。
る。付図は本発明の重要な実施例を示し、ここに引用す
ることにより本明細書の一部として組み入れられる。
【００２０】
【発明の実施の形態】本出願の多数の革新的な教示を、
特に現在の好適実施例を参照して説明する。しかし、こ
の種の実施例は、本出願の革新的な教示の多数の有利な
使用のほんの二、三の例を示すに過ぎないことは理解さ
れるはずである。一般に、本出願明細書の記述は必ずし
も、種々の特許請求された本発明のいずれをも限定する
ものではない。また、記述によっては、いくつかの発明
的特徴に該当するが、他の発明的特徴には該当しないこ
ともある。
特に現在の好適実施例を参照して説明する。しかし、こ
の種の実施例は、本出願の革新的な教示の多数の有利な
使用のほんの二、三の例を示すに過ぎないことは理解さ
れるはずである。一般に、本出願明細書の記述は必ずし
も、種々の特許請求された本発明のいずれをも限定する
ものではない。また、記述によっては、いくつかの発明
的特徴に該当するが、他の発明的特徴には該当しないこ
ともある。
【００２１】好適実施例によるマイクロプロセッサ、ま
たは、より簡単にプロセッサは、一般的に役に立ち、ま
た高速計算機および中速のディジタル信号プロセッサ
（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅ
ｓｓｏｒ）システムのような用途に特に役に立つ。プロ
セッサは、種々の異なったメモリ構成とともに、また種
々の異なった周辺装置とともに使用することにより、さ
まざまな用途に応用できる消費者用製品を作ることがで
きる。
たは、より簡単にプロセッサは、一般的に役に立ち、ま
た高速計算機および中速のディジタル信号プロセッサ
（ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅ
ｓｓｏｒ）システムのような用途に特に役に立つ。プロ
セッサは、種々の異なったメモリ構成とともに、また種
々の異なった周辺装置とともに使用することにより、さ
まざまな用途に応用できる消費者用製品を作ることがで
きる。
【００２２】本好適実施例のプロセッサの基本的アーキ
テクチャは、高速計算ユニット（ＣＵ：ｃｏｍｐｕｔａ
ｔｉｏｎａｌ−ｕｎｉｔ）、および全特徴をそなえたデ
ータメモリアドレスユニット（ＤＭＡＵ：ｄａｔａ−ｍ
ｅｍｏｒｙ−ａｄｄｒｅｓｓ−ｕｎｉｔ）を含む。プロ
セッサのダイまたはチップはデータとプログラムの別々
のメモリスペースを提供するので、並列アクセスと最大
計算スループットが許容される。最小の電力消費を達成
するために、静的論理のインプリメンテーションかせプ
ロセッサの機能ブロックを形成し、大部分の機能ブロッ
クは使用されないとき機能抑止（ｄｉｓａｂｌｅ）され
る。多数の異なる内部メモリのサイズと型をカスタム化
された周辺装置および割込み論理と組み合わせることに
より、各々が異なる役に立つさまざまのカスタム化され
た装置を提供することができる。
テクチャは、高速計算ユニット（ＣＵ：ｃｏｍｐｕｔａ
ｔｉｏｎａｌ−ｕｎｉｔ）、および全特徴をそなえたデ
ータメモリアドレスユニット（ＤＭＡＵ：ｄａｔａ−ｍ
ｅｍｏｒｙ−ａｄｄｒｅｓｓ−ｕｎｉｔ）を含む。プロ
セッサのダイまたはチップはデータとプログラムの別々
のメモリスペースを提供するので、並列アクセスと最大
計算スループットが許容される。最小の電力消費を達成
するために、静的論理のインプリメンテーションかせプ
ロセッサの機能ブロックを形成し、大部分の機能ブロッ
クは使用されないとき機能抑止（ｄｉｓａｂｌｅ）され
る。多数の異なる内部メモリのサイズと型をカスタム化
された周辺装置および割込み論理と組み合わせることに
より、各々が異なる役に立つさまざまのカスタム化され
た装置を提供することができる。
【００２３】本好適実施例では、それに限定されない
が、プログラムとデータのメモリは内部メモリブロック
に限定され、内部メモリブロックを外部メモリを使用し
て拡張することはできない。プログラムメモリは、たと
えば６４Ｋ分の１７ビットワードの量のＲＯＭ、ＥＰＲ
ＯＭ、またはＯＴＰを含む。データのメモリはＲＡＭで
ある。本発明の趣旨と範囲によれば、異なる実施例はプ
ログラムとデータのメモリサイズの異なる組み合わせを
特徴とし、プログラムメモリは一般に少なくとも１６Ｋ
分の１７ビットワードを含む。大容量データ記憶装置が
必要なときには、補助データメモリ周辺インタフェース
を設けることができる。
が、プログラムとデータのメモリは内部メモリブロック
に限定され、内部メモリブロックを外部メモリを使用し
て拡張することはできない。プログラムメモリは、たと
えば６４Ｋ分の１７ビットワードの量のＲＯＭ、ＥＰＲ
ＯＭ、またはＯＴＰを含む。データのメモリはＲＡＭで
ある。本発明の趣旨と範囲によれば、異なる実施例はプ
ログラムとデータのメモリサイズの異なる組み合わせを
特徴とし、プログラムメモリは一般に少なくとも１６Ｋ
分の１７ビットワードを含む。大容量データ記憶装置が
必要なときには、補助データメモリ周辺インタフェース
を設けることができる。
【００２４】計算器フィールドとＤＳＰフィールドの両
方での数値処理の必要条件を併合するために、プロセッ
サは１６ビットのワード長をそなえている。この選択に
より、プロセッサのプログラムアドレスの限界も、各々
が１６ビット長のほぼ６４Ｋワードに設定される。
方での数値処理の必要条件を併合するために、プロセッ
サは１６ビットのワード長をそなえている。この選択に
より、プロセッサのプログラムアドレスの限界も、各々
が１６ビット長のほぼ６４Ｋワードに設定される。
【００２５】個別の革新的な特徴 本好適実施例によるハードウェアの特徴には、ハードウ
ェアのチェーンレジスタ／カウンタ（図１の１８）が含
まれる。このチェーンレジスタ／カウンタには、ワード
長が記憶される。このチェーンレジスタ／カウンタは、
データチェーンの中にあるワード数Ｎに従ってチェーン
命令の反復を制御する。動作については、チェーン命令
はワードチェーンの長さ値Ｎを判定するためにデフォル
トによりこのチェーンレジスタ／カウンタを参照するよ
うに動作する。次のチェーン命令にチェーンの長さ値を
送るように動作する反復命令をチェーン命令に先行させ
ることにより、このデフォルト状態を無効にすることが
できる。
ェアのチェーンレジスタ／カウンタ（図１の１８）が含
まれる。このチェーンレジスタ／カウンタには、ワード
長が記憶される。このチェーンレジスタ／カウンタは、
データチェーンの中にあるワード数Ｎに従ってチェーン
命令の反復を制御する。動作については、チェーン命令
はワードチェーンの長さ値Ｎを判定するためにデフォル
トによりこのチェーンレジスタ／カウンタを参照するよ
うに動作する。次のチェーン命令にチェーンの長さ値を
送るように動作する反復命令をチェーン命令に先行させ
ることにより、このデフォルト状態を無効にすることが
できる。
【００２６】第二に、ハードウェアの累算器レジスタフ
ァイル（図１の３６）はＡＬＵ（図１の３１）に対する
累算器機能を提供する。この累算器レジスタファイルは
一つのオペランドと一つの結果に対する一時記憶を提供
する。この一つのオペランドと一つの結果の両方とも多
重ワードチェーンによって表現することができる。累算
器レジスタファイルは二つのハードウェア累算器（図１
のＡＣ（０）からＡＣ（１５）、および、ＡＣ（１６）
からＡＣ（３１））で構成される。各ハードウェア累算
器は、ワードチェーンのチェーンを記憶するためのある
数、たとえば１６個のハードウェアレジスタをそなえて
いる。その結果、３個のオペランドは複数の命令につい
ての操作とすることができ、ワード当たり１クロックす
なわち１マイクロプロセッササイクルだけを必要とす
る、たとえば、各々がＮワード長の３個のワードチェー
ンに対してＮサイクルを必要とする。
ァイル（図１の３６）はＡＬＵ（図１の３１）に対する
累算器機能を提供する。この累算器レジスタファイルは
一つのオペランドと一つの結果に対する一時記憶を提供
する。この一つのオペランドと一つの結果の両方とも多
重ワードチェーンによって表現することができる。累算
器レジスタファイルは二つのハードウェア累算器（図１
のＡＣ（０）からＡＣ（１５）、および、ＡＣ（１６）
からＡＣ（３１））で構成される。各ハードウェア累算
器は、ワードチェーンのチェーンを記憶するためのある
数、たとえば１６個のハードウェアレジスタをそなえて
いる。その結果、３個のオペランドは複数の命令につい
ての操作とすることができ、ワード当たり１クロックす
なわち１マイクロプロセッササイクルだけを必要とす
る、たとえば、各々がＮワード長の３個のワードチェー
ンに対してＮサイクルを必要とする。
【００２７】第三に、累算器レジスタファイルは、２個
以下の入力データオペランドチェーンと１個の出力オペ
ランドチェーンの順次取得を制御するための特殊ハード
ウェア（図７の７０）を含んでいる。好適実施例では、
累算器レジスタファイルは２個以下の入力オペランドと
１個の出力をポインティングする、またはそれらへのア
クセスを制御することができる。
以下の入力データオペランドチェーンと１個の出力オペ
ランドチェーンの順次取得を制御するための特殊ハード
ウェア（図７の７０）を含んでいる。好適実施例では、
累算器レジスタファイルは２個以下の入力オペランドと
１個の出力をポインティングする、またはそれらへのア
クセスを制御することができる。
【００２８】すなわち、ＡＬＵ動作で使用するためにメ
モリに記憶されたオペランドをアドレス指定するため
に、ハードウェアのアドレス制御ユニットが設けられ、
同様のハードウェア機能が累算器レジスタファイルに対
して設けられる。ＬＳＷワードがメモリからフェッチさ
れた後、これらのハードウェアのアドレス制御ユニット
は多重ワードチェーンの第一のワードすなわちＬＳＷワ
ードのアドレスを自動的にインクリメントするように動
作する。間接アドレス参照の場合は、間接レジスタ（図
７のＡＣＰ）に記憶された間接アドレス値がコピーさ
れ、完全なワードチェーンを読取るため、このアドレス
コピーは順次インクリメントされる。
モリに記憶されたオペランドをアドレス指定するため
に、ハードウェアのアドレス制御ユニットが設けられ、
同様のハードウェア機能が累算器レジスタファイルに対
して設けられる。ＬＳＷワードがメモリからフェッチさ
れた後、これらのハードウェアのアドレス制御ユニット
は多重ワードチェーンの第一のワードすなわちＬＳＷワ
ードのアドレスを自動的にインクリメントするように動
作する。間接アドレス参照の場合は、間接レジスタ（図
７のＡＣＰ）に記憶された間接アドレス値がコピーさ
れ、完全なワードチェーンを読取るため、このアドレス
コピーは順次インクリメントされる。
【００２９】間接レジスタに記憶される初期間接参照は
変えられないことに注意すべきである。その結果、ワー
ドチェーンのＬＳＷへの永久参照が維持される。この永
久参照は、マイクロプロセッサによってランされている
プログラムによって明示的に変更されるまで続けられ
る。
変えられないことに注意すべきである。その結果、ワー
ドチェーンのＬＳＷへの永久参照が維持される。この永
久参照は、マイクロプロセッサによってランされている
プログラムによって明示的に変更されるまで続けられ
る。
【００３０】第四の特徴として、ビット長によらない統
一された仕方で演算と論理のステータスを扱うために、
付加的なハードウェアのＡＬＵステータス論理が設けら
れる。
一された仕方で演算と論理のステータスを扱うために、
付加的なハードウェアのＡＬＵステータス論理が設けら
れる。
【００３１】第五の特徴として、ハードウェアの積上位
レジスタ（図６の３４）がハードウェア乗算器（図６の
３０）の部分和入力（図６の７１）に接続されているの
で、一貫したチェーン乗算機能が可能となる。
レジスタ（図６の３４）がハードウェア乗算器（図６の
３０）の部分和入力（図６の７１）に接続されているの
で、一貫したチェーン乗算機能が可能となる。
【００３２】第六の特徴として、マイクロプロセッサの
ＡＬＵの中にハードウェアの単一サイクルの乗算器（図
１の３０）が含まれて、二つの１６ビットのオペランド
を受け入れて、３２ビットの積を発生する。
ＡＬＵの中にハードウェアの単一サイクルの乗算器（図
１の３０）が含まれて、二つの１６ビットのオペランド
を受け入れて、３２ビットの積を発生する。
【００３３】累算器と乗算器の構造 この単一サイクルの乗算器は、一つの１６ビットの乗数
オペランドに多重ワードチェーンの１ワードを含み得る
被乗数オペランドを乗算するように構成、配置される。
結果として得られる積は、入力ワードチェーンのワード
長と比較したとき、長さが１ワード余分になっている。
ワードチェーンの長さは通常、ハードウェアのチェーン
レジスタ／カウンタによって示されるので、すべてのこ
のようなチェーン動作に対して余分の１サイクルを付加
しなければならない。
オペランドに多重ワードチェーンの１ワードを含み得る
被乗数オペランドを乗算するように構成、配置される。
結果として得られる積は、入力ワードチェーンのワード
長と比較したとき、長さが１ワード余分になっている。
ワードチェーンの長さは通常、ハードウェアのチェーン
レジスタ／カウンタによって示されるので、すべてのこ
のようなチェーン動作に対して余分の１サイクルを付加
しなければならない。
【００３４】単一サイクルの乗算器はオペランドを符号
付きまたは符号なしと解釈することができるので、最後
を除くすべてのワード乗数が符号なしモードとなるよう
に強制しなければならない。更に、単一サイクル乗算器
は、０ビットから１５ビットを含むデータチェーンのバ
レルシフトを行うバレルシフタとして使用することもで
きる。
付きまたは符号なしと解釈することができるので、最後
を除くすべてのワード乗数が符号なしモードとなるよう
に強制しなければならない。更に、単一サイクル乗算器
は、０ビットから１５ビットを含むデータチェーンのバ
レルシフトを行うバレルシフタとして使用することもで
きる。
【００３５】単一のデータワード動作に対して、正しく
統一された演算とステータス抽出とを行うために、けた
上げ出力ビットは次のワードの計算のけた上げ入力ビッ
トと結合され、ワードステータスビット（等しい、すな
わち、ゼロ）は論理積（ＡＮＤ）処理される。加算と減
算を正しくするだけでなく、長いチェーンの比較は正し
いステータスをも反映する。
統一された演算とステータス抽出とを行うために、けた
上げ出力ビットは次のワードの計算のけた上げ入力ビッ
トと結合され、ワードステータスビット（等しい、すな
わち、ゼロ）は論理積（ＡＮＤ）処理される。加算と減
算を正しくするだけでなく、長いチェーンの比較は正し
いステータスをも反映する。
【００３６】好適実施例は、高精度計算で使用するため
の、より包括的でコスト効率の良いマイクロプロセッサ
を提供する。好適実施例の構成と配置は、乗算、シフ
ト、演算、および論理のすべての動作に対して一貫した
仕方でデータを見る。この実施例の構成と配置は、デー
タを表現するために使用されるビット数に対して制約は
ほとんど無く、プログラムコードは１６ビットから５１
２ビットを含むワードチェーンまでのデータ長に対する
動作で本質的に同じである。単一ワードの動作またはワ
ードチェーンの動作を実行するために必要とされるプロ
グラムコードは大体同じであり、これらのプログラムコ
ードはコンパクトである。
の、より包括的でコスト効率の良いマイクロプロセッサ
を提供する。好適実施例の構成と配置は、乗算、シフ
ト、演算、および論理のすべての動作に対して一貫した
仕方でデータを見る。この実施例の構成と配置は、デー
タを表現するために使用されるビット数に対して制約は
ほとんど無く、プログラムコードは１６ビットから５１
２ビットを含むワードチェーンまでのデータ長に対する
動作で本質的に同じである。単一ワードの動作またはワ
ードチェーンの動作を実行するために必要とされるプロ
グラムコードは大体同じであり、これらのプログラムコ
ードはコンパクトである。
【００３７】特に、好適実施例のハードウェア乗算器は
２５６×２５６ビットまでの乗算を行って５１２ビット
の積を得ることの非常に効率的で簡単なプログラム制御
を提供する。命令実行時間は、データチェーン内のワー
ド数とともに線形に伸び、ソフトウェアのオーバヘッド
コストはほとんど無いか、またはまったく無い。
２５６×２５６ビットまでの乗算を行って５１２ビット
の積を得ることの非常に効率的で簡単なプログラム制御
を提供する。命令実行時間は、データチェーン内のワー
ド数とともに線形に伸び、ソフトウェアのオーバヘッド
コストはほとんど無いか、またはまったく無い。
【００３８】好適実施例は、従来のマイクロプロセッサ
のように単一または二重の累算器を使用するのではなく
て、３２ワード（ワード当たり１６ビット）の対になっ
た累算器レジスタファイル（図１のＡＣ（０）−ＡＣ
（３１））を設ける。更に、この累算器レジスタファイ
ルのアドレス指定をするように動作する開示されたプロ
セッサのアドレスユニット（図１の１４）に独特の特徴
が設けられている。
のように単一または二重の累算器を使用するのではなく
て、３２ワード（ワード当たり１６ビット）の対になっ
た累算器レジスタファイル（図１のＡＣ（０）−ＡＣ
（３１））を設ける。更に、この累算器レジスタファイ
ルのアドレス指定をするように動作する開示されたプロ
セッサのアドレスユニット（図１の１４）に独特の特徴
が設けられている。
【００３９】好適実施例によれば、アドレス指定モード
は間接アドレス指定、すなわち、命令のアドレス部にメ
モリ記憶ロケーションの間接アドレスが入っているアド
レス指定の方法である。更に詳しく述べると、２ビット
のアドレスポインタが４個の５ビットアドレスレジスタ
（図７の４９）の一つを参照、すなわちポインティング
するので、命令の中にはリザーブド間接アドレスビッ
ト、２ビットしか必要でない。
は間接アドレス指定、すなわち、命令のアドレス部にメ
モリ記憶ロケーションの間接アドレスが入っているアド
レス指定の方法である。更に詳しく述べると、２ビット
のアドレスポインタが４個の５ビットアドレスレジスタ
（図７の４９）の一つを参照、すなわちポインティング
するので、命令の中にはリザーブド間接アドレスビッ
ト、２ビットしか必要でない。
【００４０】この累算器レジスタファイルの機能を拡張
するために、ロード、記憶、加算、および減算のような
主要な命令サイクルによって、対応する５ビットのアド
レスレジスタが事前にインクリメントまたはデクリメン
トする。これにより、２ビットのアドレスポインタの４
個の状態の各々に対する３個の一時レジスタのアドレス
のゼロオーバヘッドの操作が可能となる。
するために、ロード、記憶、加算、および減算のような
主要な命令サイクルによって、対応する５ビットのアド
レスレジスタが事前にインクリメントまたはデクリメン
トする。これにより、２ビットのアドレスポインタの４
個の状態の各々に対する３個の一時レジスタのアドレス
のゼロオーバヘッドの操作が可能となる。
【００４１】累算器レジスタファイルは、多重ワードチ
ェーンのデータの自然累算記憶も行う。すなわち、累算
器レジスタファイルの中に３２個以下の１６ビットワー
ドを保持することができる。ワードチェーンに対するデ
ータ動作に対して特殊アドレス制御（図７の７０）が行
われ、累算器アドレスレジスタ（図７の４９）がチェー
ンの最下位ワード（ＬＳＷ：ｌｅａｓｔ−ｓｉｇｎｉｆ
ｉｃａｎｔ−ｗｏｒｄ）をポインティングする。チェー
ン命令がマイクロプロセッサによって実行されるとき、
チェーンの中の次のデータワードに対して準備するため
に、このアドレス参照はコピーされた後、事後にインク
リメントされる。したがって、チェーンのＬＳＷに対す
るアドレス参照は累算器アドレスレジスタの中に維持さ
れ、このＬＳＷアドレス参照は、データの同じチェーン
を使用する後続のチェーン動作のためにチェーンの初め
に急速に戻る（「スナップバック」する）。
ェーンのデータの自然累算記憶も行う。すなわち、累算
器レジスタファイルの中に３２個以下の１６ビットワー
ドを保持することができる。ワードチェーンに対するデ
ータ動作に対して特殊アドレス制御（図７の７０）が行
われ、累算器アドレスレジスタ（図７の４９）がチェー
ンの最下位ワード（ＬＳＷ：ｌｅａｓｔ−ｓｉｇｎｉｆ
ｉｃａｎｔ−ｗｏｒｄ）をポインティングする。チェー
ン命令がマイクロプロセッサによって実行されるとき、
チェーンの中の次のデータワードに対して準備するため
に、このアドレス参照はコピーされた後、事後にインク
リメントされる。したがって、チェーンのＬＳＷに対す
るアドレス参照は累算器アドレスレジスタの中に維持さ
れ、このＬＳＷアドレス参照は、データの同じチェーン
を使用する後続のチェーン動作のためにチェーンの初め
に急速に戻る（「スナップバック」する）。
【００４２】累算器レジスタファイルはまた、メモリの
スラッシングを生じることなく非破壊動作をプログラミ
ングすることができる。これは累算器レジスタファイル
の中のレジスタを対にして（１６対のレジスタで、合計
３２個のレジスタ）、累算器アドレス毎に対になった２
ワードの記憶装置を設けることにより、達成される。た
とえば、合計３２個のレジスタで、１６対のレジスタが
設けられる。
スラッシングを生じることなく非破壊動作をプログラミ
ングすることができる。これは累算器レジスタファイル
の中のレジスタを対にして（１６対のレジスタで、合計
３２個のレジスタ）、累算器アドレス毎に対になった２
ワードの記憶装置を設けることにより、達成される。た
とえば、合計３２個のレジスタで、１６対のレジスタが
設けられる。
【００４３】累算器レジスタファイルのアドレス指定を
行うとき、ほとんどの命令はアドレス指定されたレジス
タ対の中の一方のレジスタを出力オペランドレジスタと
して機能するように割り当て、アドレス指定されたレジ
スタ対の中の他方のレジスタを入力オペランドレジスタ
として機能するように割り当てる。命令によるこのレジ
スタ割当てによって、単一ワード長のデータと多重ワー
ド長のデータチェーンの両方に対して非破壊または破壊
の動作を行うことが可能になるとともに、同時に減算の
ような動作の順序を交換するゼロオーバヘッドの手段が
得られる。
行うとき、ほとんどの命令はアドレス指定されたレジス
タ対の中の一方のレジスタを出力オペランドレジスタと
して機能するように割り当て、アドレス指定されたレジ
スタ対の中の他方のレジスタを入力オペランドレジスタ
として機能するように割り当てる。命令によるこのレジ
スタ割当てによって、単一ワード長のデータと多重ワー
ド長のデータチェーンの両方に対して非破壊または破壊
の動作を行うことが可能になるとともに、同時に減算の
ような動作の順序を交換するゼロオーバヘッドの手段が
得られる。
【００４４】この実施例の対になった３２ワードの累算
器レジスタファイルのもう一つの利点は、高速のチェー
ンテーブルルックアップを行えることであり、これはＣ
プログラミング言語のケースステートメントのような、
デコーディングアルゴリズム、アレー操作、およびアレ
ー決定ツリーに対して非常に有用である。通常、高速マ
イクロプロセッサで見られるパイプライン遅延により、
テーブルルックアップ命令は煩わしいものとなる。これ
は、テーブルルックアップ毎に、プログラムパイプライ
ンをクリアした後、再設定しなければならないからであ
る。
器レジスタファイルのもう一つの利点は、高速のチェー
ンテーブルルックアップを行えることであり、これはＣ
プログラミング言語のケースステートメントのような、
デコーディングアルゴリズム、アレー操作、およびアレ
ー決定ツリーに対して非常に有用である。通常、高速マ
イクロプロセッサで見られるパイプライン遅延により、
テーブルルックアップ命令は煩わしいものとなる。これ
は、テーブルルックアップ毎に、プログラムパイプライ
ンをクリアした後、再設定しなければならないからであ
る。
【００４５】累算器レジスタファイルのアドレス指定の
本好適実施例の特殊制御では、１６個の異なるアドレス
のテーブルルックアップを行うことが可能であるので、
ワードルックアップ当たり平均１命令サイクルで１６ワ
ードのデータのリストを生じることができる。
本好適実施例の特殊制御では、１６個の異なるアドレス
のテーブルルックアップを行うことが可能であるので、
ワードルックアップ当たり平均１命令サイクルで１６ワ
ードのデータのリストを生じることができる。
【００４６】拡張精度の処理 好適実施例では、固定ワード長を使用しつつ、高性能の
拡張精度の処理を提供するために、特殊ハードウェアが
設計された。これらのハードウェアの構造について、以
下本セクションと以後のセクションで詳細に説明する。
拡張精度の処理を提供するために、特殊ハードウェアが
設計された。これらのハードウェアの構造について、以
下本セクションと以後のセクションで詳細に説明する。
【００４７】チェーン命令は、デフォルトにより、チェ
ーンの長さ値についてチェーンレジスタを参照する。次
のチェーン命令に直接の長さ値を送る反復（ＲＥＰＥＡ
Ｔ）命令を先行させることにより、このデフォルト状態
を無効にすることができる。これにより、同じルーチン
で二つの異なるチェーン長さに対して動作するとき、コ
ード効率に対する実際的な利点が得られる。デフォルト
参照の場合、チェーン長を参照するための実行オーバヘ
ッドは無い。
ーンの長さ値についてチェーンレジスタを参照する。次
のチェーン命令に直接の長さ値を送る反復（ＲＥＰＥＡ
Ｔ）命令を先行させることにより、このデフォルト状態
を無効にすることができる。これにより、同じルーチン
で二つの異なるチェーン長さに対して動作するとき、コ
ード効率に対する実際的な利点が得られる。デフォルト
参照の場合、チェーン長を参照するための実行オーバヘ
ッドは無い。
【００４８】累算器レジスタファイルは、ともにデータ
ワードの多重ワードチェーンによって表現される１個の
オペランドと１個の結果に対する一時記憶を提供するた
めに必要である。累算器ブロックは実際には、各々がデ
ータストリングを記憶するための多重レジスタをそなえ
る二つの異なる累算器で構成される。この構成により、
ワード当たり１クロックサイクルのみ（各々がｎワード
長の３個のチェーンに対してｎサイクル）必要とするい
くつかの命令に対して真の三つのオペランド操作が行わ
れる。
ワードの多重ワードチェーンによって表現される１個の
オペランドと１個の結果に対する一時記憶を提供するた
めに必要である。累算器ブロックは実際には、各々がデ
ータストリングを記憶するための多重レジスタをそなえ
る二つの異なる累算器で構成される。この構成により、
ワード当たり１クロックサイクルのみ（各々がｎワード
長の３個のチェーンに対してｎサイクル）必要とするい
くつかの命令に対して真の三つのオペランド操作が行わ
れる。
【００４９】ＡＬＵ動作のため記憶されたオペランドを
アドレス指定するために、メモリアドレスユニットに対
する特殊制御を付加しなければならず、また同様の機能
を累算器レジスタファイルに対して設けなければならな
い。第一のワードがフェッチされた後、特殊制御がアド
レスを自動的にインクリメントする。間接アドレス参照
の場合は、間接レジスタに記憶された間接値がコピーさ
れ、完全なチェーンを読取るため第一の取得の後、コピ
ーはインクリメントされる。レジスタに記憶された初期
間接参照は変えられず、チェーンの最下位ワードが永久
的に（プログラムによって明示的に変更されるまで永久
的に）参照される。
アドレス指定するために、メモリアドレスユニットに対
する特殊制御を付加しなければならず、また同様の機能
を累算器レジスタファイルに対して設けなければならな
い。第一のワードがフェッチされた後、特殊制御がアド
レスを自動的にインクリメントする。間接アドレス参照
の場合は、間接レジスタに記憶された間接値がコピーさ
れ、完全なチェーンを読取るため第一の取得の後、コピ
ーはインクリメントされる。レジスタに記憶された初期
間接参照は変えられず、チェーンの最下位ワードが永久
的に（プログラムによって明示的に変更されるまで永久
的に）参照される。
【００５０】単一のデータワード動作に対して、演算と
ステータス抽出とを正しく統一されたものとするため
に、けた上げ出力ビットは次のワードの計算のけた上げ
入力と結合し、ワードステータスビット（ゼロに等し
い）を論理積（ＡＮＤ）処理する必要がある。加算／減
算を正しくするだけでなく、長いチェーンの比較は正し
いステータスをも反映する。
ステータス抽出とを正しく統一されたものとするため
に、けた上げ出力ビットは次のワードの計算のけた上げ
入力と結合し、ワードステータスビット（ゼロに等し
い）を論理積（ＡＮＤ）処理する必要がある。加算／減
算を正しくするだけでなく、長いチェーンの比較は正し
いステータスをも反映する。
【００５１】ＡＬＵに含まれるのはハードウェアの単一
サイクル乗算器であり、これは二つの１６ビットオペラ
ンドを受け入れ、３２ビットの積を発生する。乗算命令
を加算のような動作と一貫した仕方で働かせるために
は、数個の増強を行わなければならない。乗算器は、単
一ワードの１６ビットの乗数オペランドに多重ワードチ
ェーンで表現される被乗数オペランドを乗算するように
設計される。結果として正しい数値の答えが得られるよ
うに数個の特徴が含められた。第一に、結果として得ら
れる積は被乗数オペランドに対して幅が１ワード余分に
なっている。被乗数オペランドの長さはチェーンレジス
タ／カウンタによって制御されるので、すべての「チェ
ーン」乗算に対して余分の１サイクルを付加しなければ
ならない。これは、好適実施例では、１６×１６ビット
の動作は余分のサイクルを必要としないが、チェーン乗
算とバレルシフト動作は最後の累算のために付加的な１
サイクルを必要とするということを意味する。
サイクル乗算器であり、これは二つの１６ビットオペラ
ンドを受け入れ、３２ビットの積を発生する。乗算命令
を加算のような動作と一貫した仕方で働かせるために
は、数個の増強を行わなければならない。乗算器は、単
一ワードの１６ビットの乗数オペランドに多重ワードチ
ェーンで表現される被乗数オペランドを乗算するように
設計される。結果として正しい数値の答えが得られるよ
うに数個の特徴が含められた。第一に、結果として得ら
れる積は被乗数オペランドに対して幅が１ワード余分に
なっている。被乗数オペランドの長さはチェーンレジス
タ／カウンタによって制御されるので、すべての「チェ
ーン」乗算に対して余分の１サイクルを付加しなければ
ならない。これは、好適実施例では、１６×１６ビット
の動作は余分のサイクルを必要としないが、チェーン乗
算とバレルシフト動作は最後の累算のために付加的な１
サイクルを必要とするということを意味する。
【００５２】乗算器はオペランドを符号付きまたは符号
なしと解釈することができるので、ストリング乗算では
最後を除くすべてのワード乗数が符号なしモードとなる
ように強制しなければならない。更に、乗算器はバレル
シフタとしても使用され、このインプリメンテーション
は１ビットから１６ビットの長いデータチェーンに対し
てバレルシフトを行う。
なしと解釈することができるので、ストリング乗算では
最後を除くすべてのワード乗数が符号なしモードとなる
ように強制しなければならない。更に、乗算器はバレル
シフタとしても使用され、このインプリメンテーション
は１ビットから１６ビットの長いデータチェーンに対し
てバレルシフトを行う。
【００５３】［従来の技術］で説明したように、チェー
ンの概念は新しいものではなく、他のプロセッサは与え
られた命令を所定回数反復する機構をそなえている。デ
ータメモリアドレスの事後変更を行う、けた上げ付き反
復加算はチェーン動作を有効に実行する。好適実施例は
より包括的であり、高精度計算のための非常に効率的な
コードを提供する。これは、すべての乗算、シフト、演
算、論理の動作に対して首尾一貫しており、１６ビット
から５１２ビットのストリングまでのデータ幅に対して
正しいステータスを維持する。単一の動作またはチェー
ン動作を実行するためのコードは同一であり、コンパク
トである。特に、ハードウェア乗算器の動作は、２５６
ビット×２５６ビット＝５１２ビットの積までの乗算の
非常に効率的で簡単なプログラム制御を提供する。これ
には、多くがハードウェア乗算器をそなえていないため
にストリング乗算に取り組まない現在のインプリメンテ
ーションに比べて明確な利点がある。更に、多くの公知
のシステムでは、複雑な「部分乗算」アルゴリズム、お
よび非効率なコードと実行を使用することにより、固定
ハードウェア乗算器を使用して拡張精度の乗算を行って
いる。
ンの概念は新しいものではなく、他のプロセッサは与え
られた命令を所定回数反復する機構をそなえている。デ
ータメモリアドレスの事後変更を行う、けた上げ付き反
復加算はチェーン動作を有効に実行する。好適実施例は
より包括的であり、高精度計算のための非常に効率的な
コードを提供する。これは、すべての乗算、シフト、演
算、論理の動作に対して首尾一貫しており、１６ビット
から５１２ビットのストリングまでのデータ幅に対して
正しいステータスを維持する。単一の動作またはチェー
ン動作を実行するためのコードは同一であり、コンパク
トである。特に、ハードウェア乗算器の動作は、２５６
ビット×２５６ビット＝５１２ビットの積までの乗算の
非常に効率的で簡単なプログラム制御を提供する。これ
には、多くがハードウェア乗算器をそなえていないため
にストリング乗算に取り組まない現在のインプリメンテ
ーションに比べて明確な利点がある。更に、多くの公知
のシステムでは、複雑な「部分乗算」アルゴリズム、お
よび非効率なコードと実行を使用することにより、固定
ハードウェア乗算器を使用して拡張精度の乗算を行って
いる。
【００５４】プロセッサのアーキテクチャ 図１および図２に示すように、本好適実施例によるプロ
セッサ１０には、プログラム−データメモリブロック１
１、データメモリブロック１２等の多数の主要な部分ブ
ロックが含まれている。主要な部分ブロックには、上記
の計算ユニット（ｃｏｍｐｕｔａｔｉｏｎａｌ−ｕｎｉ
ｔ）すなわちＣＵ１３、上記のデータメモリアドレスユ
ニット（ｄａｔａ−ｍｅｍｏｒｙ−ａｄｄｒｅｓｓ−ｕ
ｎｉｔ）すなわちＤＭＡＵ１４、プログラムカウンタユ
ニット（ＰＣＵ：ｐｒｏｇｒａｍ−ｃｏｕｎｔｅｒ ｕ
ｎｉｔ）１５、および命令デコーダ１６が含まれる。他
の機能は、反復またはチェーンカウンタレジスタ１７、
ステータスレジスタ１８、二つのタイマ１９と２０、割
込み論理回路２１、および周辺拡張インタフェース２２
によって与えられる。
セッサ１０には、プログラム−データメモリブロック１
１、データメモリブロック１２等の多数の主要な部分ブ
ロックが含まれている。主要な部分ブロックには、上記
の計算ユニット（ｃｏｍｐｕｔａｔｉｏｎａｌ−ｕｎｉ
ｔ）すなわちＣＵ１３、上記のデータメモリアドレスユ
ニット（ｄａｔａ−ｍｅｍｏｒｙ−ａｄｄｒｅｓｓ−ｕ
ｎｉｔ）すなわちＤＭＡＵ１４、プログラムカウンタユ
ニット（ＰＣＵ：ｐｒｏｇｒａｍ−ｃｏｕｎｔｅｒ ｕ
ｎｉｔ）１５、および命令デコーダ１６が含まれる。他
の機能は、反復またはチェーンカウンタレジスタ１７、
ステータスレジスタ１８、二つのタイマ１９と２０、割
込み論理回路２１、および周辺拡張インタフェース２２
によって与えられる。
【００５５】１７ビットのデータバス（ＤＢ）２３はプ
ロセッサ１０の中の機能ブロック相互間の通信を提供す
る。プロセッサ１０の中のほとんどのレジスタはＤＢ２
３への読取りアクセスと書込みアクセスとをそなえてい
る。不必要な電力消費を避けるためと、最大論理伝搬時
間を与えるために、バスドライバ（図示しない）は、不
必要な電力消費を避けるため、そして最大の論理伝搬時
間を与えるために、静的デバイスである。プロセッサ１
０の最小命令周期は約１００ｎｓであり、１０ＭＨｚの
プロセッサクロック（図示しない）が設けられている。
ロセッサ１０の中の機能ブロック相互間の通信を提供す
る。プロセッサ１０の中のほとんどのレジスタはＤＢ２
３への読取りアクセスと書込みアクセスとをそなえてい
る。不必要な電力消費を避けるためと、最大論理伝搬時
間を与えるために、バスドライバ（図示しない）は、不
必要な電力消費を避けるため、そして最大の論理伝搬時
間を与えるために、静的デバイスである。プロセッサ１
０の最小命令周期は約１００ｎｓであり、１０ＭＨｚの
プロセッサクロック（図示しない）が設けられている。
【００５６】図１のデータメモリ１２は複数の１７ビッ
トの並列ワードとして構成されている。ワード数はプロ
セッサ１０の使用用途にしたがって変化するが、２５６
ワードから２０４８ワードの範囲が代表的なものであ
る。図１には、１１５２ワードが示されている。ＤＭＡ
Ｕ１４によって与えられる各アドレス５１により、デー
タの１７ビットがアドレス指定される。これらの１７ビ
ットには、実行されつつある命令に応じて、多数の異な
る仕方で動作が加えられる。ほとんどの命令の場合、こ
のデータは１６ビットのワードフォーマットに変換され
る。ＬＡＣＢおよびＳＡＣＢのような２バイト命令で
は、プロセッサ１０はバイトフォーマットとも呼ばれる
８ビットのワードフォーマットでデータを読み書きす
る。このバイトフォーマットモードでは、プロセッサの
ハードウェアはアドレス指定された１６ビットのワード
の上位バイトまたは下位バイトをを読み書きする。そし
てフェッチされたバイトはＤＢ２３上で右詰めされる。
トの並列ワードとして構成されている。ワード数はプロ
セッサ１０の使用用途にしたがって変化するが、２５６
ワードから２０４８ワードの範囲が代表的なものであ
る。図１には、１１５２ワードが示されている。ＤＭＡ
Ｕ１４によって与えられる各アドレス５１により、デー
タの１７ビットがアドレス指定される。これらの１７ビ
ットには、実行されつつある命令に応じて、多数の異な
る仕方で動作が加えられる。ほとんどの命令の場合、こ
のデータは１６ビットのワードフォーマットに変換され
る。ＬＡＣＢおよびＳＡＣＢのような２バイト命令で
は、プロセッサ１０はバイトフォーマットとも呼ばれる
８ビットのワードフォーマットでデータを読み書きす
る。このバイトフォーマットモードでは、プロセッサの
ハードウェアはアドレス指定された１６ビットのワード
の上位バイトまたは下位バイトをを読み書きする。そし
てフェッチされたバイトはＤＢ２３上で右詰めされる。
【００５７】フラグデータモードでは、命令はフェッチ
されたワードの１７番目のビットに対してだけ動作す
る。データメモリ１２のすべての読取りに対して、１７
番目のビットは常に読取られた後、図２のステータスレ
ジスタ１８のＭＴＡＧビットにロードされるので、ワー
ドデータまたはバイトデータのタグ付けを行うことがで
きる。バイトモードの場合、連続した２バイトが同じタ
グと結合される。タグ付きデータは、環状バッファをエ
ミュレートするために、ＦＩＲ、ＦＩＲＫ、ＣＯＲ、お
よびＣＯＲＫ命令によって使用される。ステータスレジ
スタのＭＴＡＧビットは分岐／手続き呼出し命令に対す
る状態（ｃｏｎｄｉｔｉｏｎ）として試験することもで
き、あるいは他の試験状態および他のフラグと組み合わ
せて新しい状態を生成することができる。
されたワードの１７番目のビットに対してだけ動作す
る。データメモリ１２のすべての読取りに対して、１７
番目のビットは常に読取られた後、図２のステータスレ
ジスタ１８のＭＴＡＧビットにロードされるので、ワー
ドデータまたはバイトデータのタグ付けを行うことがで
きる。バイトモードの場合、連続した２バイトが同じタ
グと結合される。タグ付きデータは、環状バッファをエ
ミュレートするために、ＦＩＲ、ＦＩＲＫ、ＣＯＲ、お
よびＣＯＲＫ命令によって使用される。ステータスレジ
スタのＭＴＡＧビットは分岐／手続き呼出し命令に対す
る状態（ｃｏｎｄｉｔｉｏｎ）として試験することもで
き、あるいは他の試験状態および他のフラグと組み合わ
せて新しい状態を生成することができる。
【００５８】図３は図１のＣＵ１３を更に詳細に示す。
ＣＵ１３には、１７ビット×１７ビットの重複走査乗算
方式（Ｂｏｏｔｈ’ｓ ａｌｇｏｒｉｔｈｍ）の乗算器
３０と１６ビットのＡＬＵ３１とが含まれている。乗算
器３０のために４個のシステムレジスタが働いている。
すなわち、１６ビットの乗数レジスタ（ＭＲ：ｍｕｌｔ
ｉｐｌｉｅｒ ｒｅｇｉｓｔｅｒ）３２、１６ビットの
書込み専用被乗数入力３３、３２ビットの乗算器出力の
中の上位１６ビットを保持する１６ビットの上位ワード
レジスタ（ＰＨ）３４、３２ビットの乗算器出力の中の
下位１６ビットを含む下位ワード出力２５、および４ビ
ットのシフト値レジスタ（ＳＶ）３５である。
ＣＵ１３には、１７ビット×１７ビットの重複走査乗算
方式（Ｂｏｏｔｈ’ｓ ａｌｇｏｒｉｔｈｍ）の乗算器
３０と１６ビットのＡＬＵ３１とが含まれている。乗算
器３０のために４個のシステムレジスタが働いている。
すなわち、１６ビットの乗数レジスタ（ＭＲ：ｍｕｌｔ
ｉｐｌｉｅｒ ｒｅｇｉｓｔｅｒ）３２、１６ビットの
書込み専用被乗数入力３３、３２ビットの乗算器出力の
中の上位１６ビットを保持する１６ビットの上位ワード
レジスタ（ＰＨ）３４、３２ビットの乗算器出力の中の
下位１６ビットを含む下位ワード出力２５、および４ビ
ットのシフト値レジスタ（ＳＶ）３５である。
【００５９】ＡＬＵ３１の１６ビット出力５０は３２ワ
ードロケーションの累算器レジスタファイル３６の一つ
の１６ビットロケーションに記憶される。累算器レジス
タファイル３６はＡＬＵ３１に一つの１６ビットオペラ
ンド（この一つのオペランドは累算器レジスタファイル
の中にある３２ワードの中のアドレス指定された１ワー
ドであるか、またはそれのオフセットである）を供給す
るように動作する。あるいは、累算器レジスタファイル
３６はＡＬＵ３１に二つの１６ビットオペランド（これ
らの二つのオペランドはともにアドレス指定された累算
器レジスタファイルワードとそれのオフセットである）
を供給するように動作する。
ードロケーションの累算器レジスタファイル３６の一つ
の１６ビットロケーションに記憶される。累算器レジス
タファイル３６はＡＬＵ３１に一つの１６ビットオペラ
ンド（この一つのオペランドは累算器レジスタファイル
の中にある３２ワードの中のアドレス指定された１ワー
ドであるか、またはそれのオフセットである）を供給す
るように動作する。あるいは、累算器レジスタファイル
３６はＡＬＵ３１に二つの１６ビットオペランド（これ
らの二つのオペランドはともにアドレス指定された累算
器レジスタファイルワードとそれのオフセットである）
を供給するように動作する。
【００６０】乗算器３０はプロセッサ１０の単一の命令
サイクル内に１７ビット×１７ビットの２の補数乗算を
実行する。乗数オペランドと被乗数オペランドの一方ま
たは両方の１７番目のビットを正の値に設定する（すな
わち、符号付きオペランド）ように強制することもでき
るし、あるいは乗数オペランドと被乗数オペランドの一
方または両方の１７番目のビットは１６番目のビットの
２値数に等しい２値数となる（すなわち、符号なしオペ
ランド）ように強制することもできる。
サイクル内に１７ビット×１７ビットの２の補数乗算を
実行する。乗数オペランドと被乗数オペランドの一方ま
たは両方の１７番目のビットを正の値に設定する（すな
わち、符号付きオペランド）ように強制することもでき
るし、あるいは乗数オペランドと被乗数オペランドの一
方または両方の１７番目のビットは１６番目のビットの
２値数に等しい２値数となる（すなわち、符号なしオペ
ランド）ように強制することもできる。
【００６１】結果として得られる３２ビットの積の下位
１６ビットは、同じ命令サイクルの間にＡＬＵ３１に多
重化される。そしてこの１６ビットの積は、累算器レジ
スタファイル３６の中にあるワードレジスタＡＣ（０）
−ＡＣ（３１）にロードされるか、またはワードレジス
タＡＣ（０）−ＡＣ（３１）と一緒に算術的に組合わさ
れる。３２ビットの積の上位１６ビットは、命令サイク
ルの終わりにＰＨ３４にラッチされる。
１６ビットは、同じ命令サイクルの間にＡＬＵ３１に多
重化される。そしてこの１６ビットの積は、累算器レジ
スタファイル３６の中にあるワードレジスタＡＣ（０）
−ＡＣ（３１）にロードされるか、またはワードレジス
タＡＣ（０）−ＡＣ（３１）と一緒に算術的に組合わさ
れる。３２ビットの積の上位１６ビットは、命令サイク
ルの終わりにＰＨ３４にラッチされる。
【００６２】図１のデータメモリから得られる乗算器３
０のための被乗数オペランドは、累算器３６からのレジ
スタワードＡＣ（０）−ＡＣ（１５）であるか、または
それのオフセットレジスタワードＡＣ（１６）−ＡＣ
（３１）である。乗算器３０のための乗数オペランド
は、１６ビットのＭＲ３２から与えられるか、または４
ビットのＳＶ３５から与えられる。ＭＲ３２はこの乗数
オペランドを記憶する。
０のための被乗数オペランドは、累算器３６からのレジ
スタワードＡＣ（０）−ＡＣ（１５）であるか、または
それのオフセットレジスタワードＡＣ（１６）−ＡＣ
（３１）である。乗算器３０のための乗数オペランド
は、１６ビットのＭＲ３２から与えられるか、または４
ビットのＳＶ３５から与えられる。ＭＲ３２はこの乗数
オペランドを記憶する。
【００６３】バレルシフト命令の場合は、乗数オペラン
ドは、４ビットのＳＶ３５を入力として使用する４ビッ
ト−１６ビットのデコードされた値である。たとえば、
４ビットのＳＶ３５の中に１６進値の７Ｈがあると、２
進乗数オペランド００００００００ １０００ ０００
０となり、１６ビットの被乗数と３２ビットの積との間
に７ビットの左シフトが生じる。
ドは、４ビットのＳＶ３５を入力として使用する４ビッ
ト−１６ビットのデコードされた値である。たとえば、
４ビットのＳＶ３５の中に１６進値の７Ｈがあると、２
進乗数オペランド００００００００ １０００ ０００
０となり、１６ビットの被乗数と３２ビットの積との間
に７ビットの左シフトが生じる。
【００６４】３個のレジスタ（ＰＨ３４、ＭＲ３２、お
よびＳＶ３５）はすべて、図１のデータメモリ１２から
ロードすることができ、これらのレジスタの内容はメモ
リ１２に記憶することができる。更に、データは累算器
レジスタファイル３６のレジスタＡＣ（０）−ＡＣ（３
１）とＰＨ３４との間で直接交換することができる。長
い定数、短い定数の両方ともプログラムメモリ１１から
ＭＲ３２に直接ロードすることができる。被乗数値はＤ
Ｂ２３から書込み専用被乗数レジスタ３３にラッチされ
る。この被乗数値は読み取ったり、メモリまたはシステ
ムレジスタに転送したりすることはできない。
よびＳＶ３５）はすべて、図１のデータメモリ１２から
ロードすることができ、これらのレジスタの内容はメモ
リ１２に記憶することができる。更に、データは累算器
レジスタファイル３６のレジスタＡＣ（０）−ＡＣ（３
１）とＰＨ３４との間で直接交換することができる。長
い定数、短い定数の両方ともプログラムメモリ１１から
ＭＲ３２に直接ロードすることができる。被乗数値はＤ
Ｂ２３から書込み専用被乗数レジスタ３３にラッチされ
る。この被乗数値は読み取ったり、メモリまたはシステ
ムレジスタに転送したりすることはできない。
【００６５】ＡＬＵ３１がデータを算術的に加算、減
算、または比較するＣＵ１３の中のロケーションである
という点で、図３のＡＬＵ３１はＣＵ１３の中心であ
る。更に、データに対する論理動作もＡＬＵ３１の中で
生じ得る。ＡＬＵ３１のワード長は１６ビットである。
しかし、ほとんどの演算／論理命令は１６ビットの多数
のワードを含むワードチェーンに対しても動作すること
ができる。３２個の１６ビット記憶レジスタＡＣ（０）
−ＡＣ（３１）を含む累算器レジスタファイル３６は、
最小実行時間および最小プログラム制御コードに関して
ＡＬＵ３１の能力を増強する。
算、または比較するＣＵ１３の中のロケーションである
という点で、図３のＡＬＵ３１はＣＵ１３の中心であ
る。更に、データに対する論理動作もＡＬＵ３１の中で
生じ得る。ＡＬＵ３１のワード長は１６ビットである。
しかし、ほとんどの演算／論理命令は１６ビットの多数
のワードを含むワードチェーンに対しても動作すること
ができる。３２個の１６ビット記憶レジスタＡＣ（０）
−ＡＣ（３１）を含む累算器レジスタファイル３６は、
最小実行時間および最小プログラム制御コードに関して
ＡＬＵ３１の能力を増強する。
【００６６】ＡＬＵ３１は二つの入力３７、３８をそな
えている。これは図３ではＡ、Ｂとも表されている。入
力３７、Ａには第一のマルチプレクサ３９が含まれてお
り、入力３８、Ｂには第二のマルチプレクサ４０が含ま
れている。
えている。これは図３ではＡ、Ｂとも表されている。入
力３７、Ａには第一のマルチプレクサ３９が含まれてお
り、入力３８、Ｂには第二のマルチプレクサ４０が含ま
れている。
【００６７】マルチプレクサ３９は５個の入力の中の一
つを選択する。すなわち、「オールゼロ」入力４１、Ｐ
Ｈ３４から与えられる入力４２、ＤＢ２３から与えられ
る入力４３、乗算器３０のＰＬ出力２５から与えられる
入力４４、または累算器レジスタファイル３６のオフセ
ット出力４６すなわちＡＡから与えられる入力４５を選
択する。マルチプレクサ４０は「オールゼロ」入力４１
または、累算器レジスタファイル３６から与えられるＡ
Ｂ出力４７を選択する。「オールゼロ」入力４１は、転
送動作とユニタリ（ｕｎｉｔａｒｙ）動作のために必要
であり、電力消費を最小にするためのデフォルト値とし
ての役目も果たす。
つを選択する。すなわち、「オールゼロ」入力４１、Ｐ
Ｈ３４から与えられる入力４２、ＤＢ２３から与えられ
る入力４３、乗算器３０のＰＬ出力２５から与えられる
入力４４、または累算器レジスタファイル３６のオフセ
ット出力４６すなわちＡＡから与えられる入力４５を選
択する。マルチプレクサ４０は「オールゼロ」入力４１
または、累算器レジスタファイル３６から与えられるＡ
Ｂ出力４７を選択する。「オールゼロ」入力４１は、転
送動作とユニタリ（ｕｎｉｔａｒｙ）動作のために必要
であり、電力消費を最小にするためのデフォルト値とし
ての役目も果たす。
【００６８】マルチプレクサ３９へのＤＢ２３の入力４
３は、データＲＡＭ１２からのメモリ値と、プログラム
メモリオペランドのような定数値をＡＬＵ３１に転送す
るために使用される。マルチプレクサ３９へのＰＨ３４
の入力４２とＰＬ２５の入力４４とはＡＬＵ３１の乗算
−累算動作に使用される。
３は、データＲＡＭ１２からのメモリ値と、プログラム
メモリオペランドのような定数値をＡＬＵ３１に転送す
るために使用される。マルチプレクサ３９へのＰＨ３４
の入力４２とＰＬ２５の入力４４とはＡＬＵ３１の乗算
−累算動作に使用される。
【００６９】累算器レジスタファイル３６には二つの出
力４６、４７が含まれている。これは図３ではＡＡ、Ａ
Ｂとも表されている。これらの二つの出力４６、ＡＡお
よび４７、ＡＢはＡＬＵ３１に接続され、累算器参照と
オフセット累算器参照とをそれぞれＡＬＵ３１に与え
る。
力４６、４７が含まれている。これは図３ではＡＡ、Ａ
Ｂとも表されている。これらの二つの出力４６、ＡＡお
よび４７、ＡＢはＡＬＵ３１に接続され、累算器参照と
オフセット累算器参照とをそれぞれＡＬＵ３１に与え
る。
【００７０】ＡＬＵ３１によって支援される動作には、
加算、減算、およびロード（ゼロへの加算）の演算動
作、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＯＴ、ＳＨＩＦＴＬ、お
よびＳＨＩＦＴＲの論理動作、ならびに累算器レジスタ
ファイル３６の中にある値を破壊することなく定数また
はメモリ値との比較を行う比較動作が含まれる。
加算、減算、およびロード（ゼロへの加算）の演算動
作、ＡＮＤ、ＯＲ、ＸＯＲ、ＮＯＴ、ＳＨＩＦＴＬ、お
よびＳＨＩＦＴＲの論理動作、ならびに累算器レジスタ
ファイル３６の中にある値を破壊することなく定数また
はメモリ値との比較を行う比較動作が含まれる。
【００７１】累算器レジスタファイル３６はＡＣ（０）
からＡＣ（３１）と呼ばれる３２個のレジスタで構成さ
れ、各レジスタは１６ビットのレジスタである。累算器
レジスタファイル３６に対するアドレスポインタを記憶
するために、ＡＣＰ（０）からＡＣＰ（３）と呼ばれる
４個の５ビットポインタレジスタ４９が設けられる。各
ＡＣＰポインタレジスタ４９の記憶内容は、直接参照、
すなわち、１６個のＡＣレジスタＡＣ（０）−ＡＣ（１
５）の中の一つに対するアドレスとして、または数１６
だけオフセットされた直接参照をそなえるオフセットＡ
ＣレジスタＡＣ（１６）−ＡＣ（３１）に対する間接参
照として使用される。すなわち、レジスタＡＣ（０）は
アドレス１６にオフセットレジスタを有し、レジスタＡ
Ｃ（１）のオフセットはレジスタアドレス１７である等
である。レジスタＡＣ（０）−ＡＣ（３１）を含むレジ
スタブロックは環状であるので、すなわちアドレス３１
がアドレス３２にインクリメントされるときアドレス０
になるので、レジスタ１６−３１のオフセットはそれぞ
れレジスタ０−１５である。
からＡＣ（３１）と呼ばれる３２個のレジスタで構成さ
れ、各レジスタは１６ビットのレジスタである。累算器
レジスタファイル３６に対するアドレスポインタを記憶
するために、ＡＣＰ（０）からＡＣＰ（３）と呼ばれる
４個の５ビットポインタレジスタ４９が設けられる。各
ＡＣＰポインタレジスタ４９の記憶内容は、直接参照、
すなわち、１６個のＡＣレジスタＡＣ（０）−ＡＣ（１
５）の中の一つに対するアドレスとして、または数１６
だけオフセットされた直接参照をそなえるオフセットＡ
ＣレジスタＡＣ（１６）−ＡＣ（３１）に対する間接参
照として使用される。すなわち、レジスタＡＣ（０）は
アドレス１６にオフセットレジスタを有し、レジスタＡ
Ｃ（１）のオフセットはレジスタアドレス１７である等
である。レジスタＡＣ（０）−ＡＣ（３１）を含むレジ
スタブロックは環状であるので、すなわちアドレス３１
がアドレス３２にインクリメントされるときアドレス０
になるので、レジスタ１６−３１のオフセットはそれぞ
れレジスタ０−１５である。
【００７２】プログラム命令に応じて、累算器レジスタ
ファイル３６の出力４６、ＡＡと４７、ＡＢの一方また
は両方が使用される。いくつかの命令は、出力４６、Ａ
Ａだけを参照し、出力４６、ＡＡがフェッチされるのと
同時にフェッチされるオフセット出力４７、ＡＢを使用
したり、変更したりすることができない。他の命令は、
命令ワードの中に選択フィールドが設けられている。一
例は“ｏａ”操作コード（ｏｐｃｏｄｅ）ビットであ
る。これらの後者の命令は、列アドレス指定の向き、し
たがって、出力とオフセット出力レジスタのソースまた
は順番を交換することができる。また、いくつかの命令
は、ＡＬＵ出力５０を累算器レジスタＡＣ（０）−ＡＣ
（１５）に、またはそのオフセット累算器レジスタＡＣ
（１６）−ＡＣ（３１）に書込むように制御することが
できる。
ファイル３６の出力４６、ＡＡと４７、ＡＢの一方また
は両方が使用される。いくつかの命令は、出力４６、Ａ
Ａだけを参照し、出力４６、ＡＡがフェッチされるのと
同時にフェッチされるオフセット出力４７、ＡＢを使用
したり、変更したりすることができない。他の命令は、
命令ワードの中に選択フィールドが設けられている。一
例は“ｏａ”操作コード（ｏｐｃｏｄｅ）ビットであ
る。これらの後者の命令は、列アドレス指定の向き、し
たがって、出力とオフセット出力レジスタのソースまた
は順番を交換することができる。また、いくつかの命令
は、ＡＬＵ出力５０を累算器レジスタＡＣ（０）−ＡＣ
（１５）に、またはそのオフセット累算器レジスタＡＣ
（１６）−ＡＣ（３１）に書込むように制御することが
できる。
【００７３】累算器レジスタファイル３６は、多数の中
間のメモリのロードと記憶の動作を不要にするワークス
ペースを提供する。更に、プロセッサ１０に対する命令
セットには、すべての累算器レジスタファイル参照命令
に対する２ビットのフィールド、すなわちビットスイッ
チが含まれているので、４個のポインタレジスタ４９の
中の１個に対して直接参照を行うことができ、したがっ
て、単一累算器レジスタの設計でしばしば生じるメモリ
スラッシングが無くなる。
間のメモリのロードと記憶の動作を不要にするワークス
ペースを提供する。更に、プロセッサ１０に対する命令
セットには、すべての累算器レジスタファイル参照命令
に対する２ビットのフィールド、すなわちビットスイッ
チが含まれているので、４個のポインタレジスタ４９の
中の１個に対して直接参照を行うことができ、したがっ
て、単一累算器レジスタの設計でしばしば生じるメモリ
スラッシングが無くなる。
【００７４】累算器レジスタファイル３６に対するアド
レスは４個のＡＣＰポインタレジスタ４９の中の１個に
記憶され、ポインタレジスタＡＣＰ（０）−ＡＣＰ
（３）に対する直接参照はすべての累算器参照命令の２
ビットの“ａｐ”フィールドで行われる。ＳＡＰｎ命令
がＡＣＰ（ｎ）レジスタの内容をメモリ１２に記憶し、
ＬＡＰｎ命令がメモリ１２からＡＣＰ（ｎ）レジスタに
ロードする。ＡＫＡＣＰ命令とＬＫＡＣＰ命令が現在の
ＡＣＰ値に５ビットの定数をそれぞれ加算またはロード
する。
レスは４個のＡＣＰポインタレジスタ４９の中の１個に
記憶され、ポインタレジスタＡＣＰ（０）−ＡＣＰ
（３）に対する直接参照はすべての累算器参照命令の２
ビットの“ａｐ”フィールドで行われる。ＳＡＰｎ命令
がＡＣＰ（ｎ）レジスタの内容をメモリ１２に記憶し、
ＬＡＰｎ命令がメモリ１２からＡＣＰ（ｎ）レジスタに
ロードする。ＡＫＡＣＰ命令とＬＫＡＣＰ命令が現在の
ＡＣＰ値に５ビットの定数をそれぞれ加算またはロード
する。
【００７５】ＡＣＰレジスタ４９のために、５ビットの
プロセッサ（図７の８０）が働いている。この５ビット
のプロセッサは、長いデータチェーンと結合された、ま
たはデータリスト上のリロケート動作と結合された反復
動作のための累算器アドレスの効率的な順序付けを行
う。多重ワードのデータチェーンで動作するとき、チェ
ーンの中のＬＳＷをフェッチするためにＡＣＰレジスタ
４９からアドレスがコピーされる。チェーンの中の残り
のワードをフェッチするために、コピーされたアドレス
は以後反復してインクリメントされる。これにより、こ
の特定のＡＣＰレジスタ４９に記憶されたアドレスは変
わらずに残され、このＡＣＰレジスタの中の値はワード
チェーンのＬＳＷのロケーションをまだ指している。そ
の結果、このＡＣＰレジスタはこのワードチェーン上の
後続の動作に対する用意ができる。
プロセッサ（図７の８０）が働いている。この５ビット
のプロセッサは、長いデータチェーンと結合された、ま
たはデータリスト上のリロケート動作と結合された反復
動作のための累算器アドレスの効率的な順序付けを行
う。多重ワードのデータチェーンで動作するとき、チェ
ーンの中のＬＳＷをフェッチするためにＡＣＰレジスタ
４９からアドレスがコピーされる。チェーンの中の残り
のワードをフェッチするために、コピーされたアドレス
は以後反復してインクリメントされる。これにより、こ
の特定のＡＣＰレジスタ４９に記憶されたアドレスは変
わらずに残され、このＡＣＰレジスタの中の値はワード
チェーンのＬＳＷのロケーションをまだ指している。そ
の結果、このＡＣＰレジスタはこのワードチェーン上の
後続の動作に対する用意ができる。
【００７６】累算器参照命令でＡＣＰレジスタが累算器
レジスタファイル３６によって使用される前に、プロセ
ッサ１０はＡＣＰレジスタ４９の中の値を値＋１だけ、
または値−１だけ事前に変更することができる。このユ
ーティリティにより、たとえば、事後変更で生じるソフ
トウェアパイプライン効果を避けることにより、累算器
レジスタファイル３６のアドレス処理のソフトウェアオ
ーバヘッドが最小となる。
レジスタファイル３６によって使用される前に、プロセ
ッサ１０はＡＣＰレジスタ４９の中の値を値＋１だけ、
または値−１だけ事前に変更することができる。このユ
ーティリティにより、たとえば、事後変更で生じるソフ
トウェアパイプライン効果を避けることにより、累算器
レジスタファイル３６のアドレス処理のソフトウェアオ
ーバヘッドが最小となる。
【００７７】図４は、データメモリ１２にアドレス５１
を与えるように動作するＤＭＡＵ１４を示す。ＤＭＡＵ
１４には、加算、減算、および比較の機能を行う専用の
ＡＬＵ５２、３個の専用アドレスレジスタ５３（Ｒ５
ＩＮＤＥＸ）、５４（Ｒ６ＰＡＧＥ）、および５５（Ｒ
７ ＰＧＳＴＫ）、ならびに５個の汎用レジスタ５６−
６０（Ｒ０−Ｒ４）が含まれている。ＤＭＡＵ１４はＣ
Ｕ１３と並列にアドレス５１を発生するので、高プロセ
ッサスループットが得られる。
を与えるように動作するＤＭＡＵ１４を示す。ＤＭＡＵ
１４には、加算、減算、および比較の機能を行う専用の
ＡＬＵ５２、３個の専用アドレスレジスタ５３（Ｒ５
ＩＮＤＥＸ）、５４（Ｒ６ＰＡＧＥ）、および５５（Ｒ
７ ＰＧＳＴＫ）、ならびに５個の汎用レジスタ５６−
６０（Ｒ０−Ｒ４）が含まれている。ＤＭＡＵ１４はＣ
Ｕ１３と並列にアドレス５１を発生するので、高プロセ
ッサスループットが得られる。
【００７８】ＤＭＡＵ１４は五つのアドレス指定モー
ド、すなわち直接アドレス指定モード、事後の変更が可
能な間接アドレス指定モード、および三つの相対アドレ
ス指定モードを通してデータメモリ１２のアドレス指定
を行うことができる。三つの相対モードは、（１）Ｒ６
−ＰＡＧＥに対して相対的な即時〜短いアドレス指定モ
ード（Ｒ６−ＰＡＧＥ＋７ビット（１２８バイトまたは
６４ワード））、（２）レジスタベースに対して相対的
なＲ５−ＩＮＤＥＸによるアドレス指定モード（間接レ
ジスタ＋Ｒ５−ＩＮＤＥＸ）、および（３）レジスタベ
ースに対して相対的な長い〜中間のアドレス指定モード
（間接レジスタ＋１６ビットオフセット）である。
ド、すなわち直接アドレス指定モード、事後の変更が可
能な間接アドレス指定モード、および三つの相対アドレ
ス指定モードを通してデータメモリ１２のアドレス指定
を行うことができる。三つの相対モードは、（１）Ｒ６
−ＰＡＧＥに対して相対的な即時〜短いアドレス指定モ
ード（Ｒ６−ＰＡＧＥ＋７ビット（１２８バイトまたは
６４ワード））、（２）レジスタベースに対して相対的
なＲ５−ＩＮＤＥＸによるアドレス指定モード（間接レ
ジスタ＋Ｒ５−ＩＮＤＥＸ）、および（３）レジスタベ
ースに対して相対的な長い〜中間のアドレス指定モード
（間接レジスタ＋１６ビットオフセット）である。
【００７９】事後変更付きの間接を除くすべてのアドレ
ス指定モードに対して、ワードチェーン命令が実行され
るとき、ワードチェーンのＬＳＷをフェッチするために
アドレス５１の一時的コピーが使用される。命令サイク
ルの次のシーケンスにわたって、ワードチェーンの残り
のワードをフェッチするためにこの一時的アドレスコピ
ーが自動インクリメントされる。アドレス５１のこの順
次増大は一時的であるので、すべてのレジスタ５５−６
０は変化しないままであり、まだメモリ１２のＬＳＷを
参照している。
ス指定モードに対して、ワードチェーン命令が実行され
るとき、ワードチェーンのＬＳＷをフェッチするために
アドレス５１の一時的コピーが使用される。命令サイク
ルの次のシーケンスにわたって、ワードチェーンの残り
のワードをフェッチするためにこの一時的アドレスコピ
ーが自動インクリメントされる。アドレス５１のこの順
次増大は一時的であるので、すべてのレジスタ５５−６
０は変化しないままであり、まだメモリ１２のＬＳＷを
参照している。
【００８０】事後変更付きの間接アドレス指定モードを
使用するチェーンフェッチは、ワードチェーンを含むプ
ロセッササイクル毎に、変更されたアドレス５１を間接
レジスタに書き戻すように動作する。これにより間接レ
ジスタ内のアドレスは、そのアドレスがワードチェーン
の中のＭＳＷの一つ先であるようなデータワードを指
す。
使用するチェーンフェッチは、ワードチェーンを含むプ
ロセッササイクル毎に、変更されたアドレス５１を間接
レジスタに書き戻すように動作する。これにより間接レ
ジスタ内のアドレスは、そのアドレスがワードチェーン
の中のＭＳＷの一つ先であるようなデータワードを指
す。
【００８１】図５は、図２においてプログラムメモリ１
１に対するアドレス６１を発生するように動作するＰＣ
Ｕ１５を示す。ＲＯＭ１１のアドレス６１をインクリメ
ントし、ロードするために、１６ビットのＡＬＵ６２が
設けられている。２個のアドレスレジスタＰＣ６３とＤ
Ｐ６４とは、ＲＯＭプログラムアドレス６１をＰＣ６３
に、データポインタアドレスをＤＰ６４に記憶するよう
に動作する。
１に対するアドレス６１を発生するように動作するＰＣ
Ｕ１５を示す。ＲＯＭ１１のアドレス６１をインクリメ
ントし、ロードするために、１６ビットのＡＬＵ６２が
設けられている。２個のアドレスレジスタＰＣ６３とＤ
Ｐ６４とは、ＲＯＭプログラムアドレス６１をＰＣ６３
に、データポインタアドレスをＤＰ６４に記憶するよう
に動作する。
【００８２】手続き呼出しと割込みで、ＰＣ６３の内容
がＰＣスタックにセーブされる。ＰＣスタックには、ス
タックの一番上にある一つのハードウェアレジスタ（図
示しない）と、それに続くソフトウェアスタックが含ま
れている。このソフトウェアスタックは、図４のレジス
タＲ７−ＰＣＳＴＫをスタックポインタとして間接モー
ドで使用して、データメモリ１２によって与えられる。
その結果、ソフトウェアによって定義される深いスタッ
クが、ほとんど実行オーバヘッド無しに与えられる。
がＰＣスタックにセーブされる。ＰＣスタックには、ス
タックの一番上にある一つのハードウェアレジスタ（図
示しない）と、それに続くソフトウェアスタックが含ま
れている。このソフトウェアスタックは、図４のレジス
タＲ７−ＰＣＳＴＫをスタックポインタとして間接モー
ドで使用して、データメモリ１２によって与えられる。
その結果、ソフトウェアによって定義される深いスタッ
クが、ほとんど実行オーバヘッド無しに与えられる。
【００８３】ＤＰ６４の内容は、ＬＵＡＡおよびＬＵＡ
Ｍのようなルックアップテーブル命令の間に累算器レジ
スタファイル３６からロードされ、長いチェーン定数の
フェッチの間にＤＢ２３を介してＰＢ２４からロードさ
れる。ＤＰ６４の内容は、データメモリ１２に記憶する
ことができる。外部アクセスから保護されるべきプログ
ラムアドレス範囲を検出するために、プログラム検出論
理回路６６がＰＣＵ１５に含まれている。
Ｍのようなルックアップテーブル命令の間に累算器レジ
スタファイル３６からロードされ、長いチェーン定数の
フェッチの間にＤＢ２３を介してＰＢ２４からロードさ
れる。ＤＰ６４の内容は、データメモリ１２に記憶する
ことができる。外部アクセスから保護されるべきプログ
ラムアドレス範囲を検出するために、プログラム検出論
理回路６６がＰＣＵ１５に含まれている。
【００８４】図６および７は図３に大体似ているが、デ
ータチェーン操作を示す。図１−５で説明したマイクロ
プロセッサの構成と配置の価値のあるユーティリティ
は、データチェーンの操作、すなわち、多数の１６ビッ
トワードのリストとして、またはシーケンスとしてデー
タを操作することである。データのチェーン操作には、
すべての演算命令、論理命令、および転送命令が含まれ
る。チェーン命令は、チェーンのＬＳＷで始まり、チェ
ーンのＭＳＷで終わるチェーンに対して動作する。たと
えば、図６の累算器レジスタファイル３６では、９ワー
ドのチェーンのＬＳＷはレジスタＡＣ（３）に記憶さ
れ、そのＭＳＷはＡＣ（１１）に記憶されている。
ータチェーン操作を示す。図１−５で説明したマイクロ
プロセッサの構成と配置の価値のあるユーティリティ
は、データチェーンの操作、すなわち、多数の１６ビッ
トワードのリストとして、またはシーケンスとしてデー
タを操作することである。データのチェーン操作には、
すべての演算命令、論理命令、および転送命令が含まれ
る。チェーン命令は、チェーンのＬＳＷで始まり、チェ
ーンのＭＳＷで終わるチェーンに対して動作する。たと
えば、図６の累算器レジスタファイル３６では、９ワー
ドのチェーンのＬＳＷはレジスタＡＣ（３）に記憶さ
れ、そのＭＳＷはＡＣ（１１）に記憶されている。
【００８５】データチェーン動作には３個のオペランド
が関与する。たとえば、２個の入力おと１個の出力オペ
ランドである。図１−５のプロセッサ１０はこれらの３
個のオペランドの各々に対して３個の異なる記憶ロケー
ションをアドレス指定することができる。
が関与する。たとえば、２個の入力おと１個の出力オペ
ランドである。図１−５のプロセッサ１０はこれらの３
個のオペランドの各々に対して３個の異なる記憶ロケー
ションをアドレス指定することができる。
【００８６】たとえば、アドレスまたはポインタ制御５
１を与えるためにＤＭＡ１４とそれのＡＬＵ８１とを使
用して、データ記憶装置１２の中で被乗数オペランド７
２をアドレス指定することができる。第二の入力すなわ
ち加数オペランドとＡＬＵ３１からの出力オペランド
は、間接アドレス指定を使用し、ポインタＡＣＰレジス
タ４９を含む図７の累算器ポインタ（ａｃｃｕｍｕｌａ
ｔｏｒ ｐｏｉｎｔｅｒ）ユニット７０とそれのＡＬＵ
８０によってアドレス指定することができる。第二の入
力オペランドと出力オペランドとは、ＡＣＰ７０により
対として、すなわち、累算器レジスタＡＣ（０）−ＡＣ
（１５）とそれと対になったオフセット累算器ＡＣ（１
６）−ＡＣ（３１）としてアドレス指定することができ
る。たとえば、図６のレジスタ対ＡＣ（１３）とＡＣ
（２９）参照。
１を与えるためにＤＭＡ１４とそれのＡＬＵ８１とを使
用して、データ記憶装置１２の中で被乗数オペランド７
２をアドレス指定することができる。第二の入力すなわ
ち加数オペランドとＡＬＵ３１からの出力オペランド
は、間接アドレス指定を使用し、ポインタＡＣＰレジス
タ４９を含む図７の累算器ポインタ（ａｃｃｕｍｕｌａ
ｔｏｒ ｐｏｉｎｔｅｒ）ユニット７０とそれのＡＬＵ
８０によってアドレス指定することができる。第二の入
力オペランドと出力オペランドとは、ＡＣＰ７０により
対として、すなわち、累算器レジスタＡＣ（０）−ＡＣ
（１５）とそれと対になったオフセット累算器ＡＣ（１
６）−ＡＣ（３１）としてアドレス指定することができ
る。たとえば、図６のレジスタ対ＡＣ（１３）とＡＣ
（２９）参照。
【００８７】図１のチェーンレジスタカウンタ１７は、
整数個の１６ビットワードとしてチェーンの長さを記憶
し、制御するために使用される。チェーン命令または動
作の場合、図１のＤＭＡＵ１４と図７のＡＣＰ７０とは
それぞれ、データメモリ１２と累算器レジスタファイル
３６に対するチェーンアドレスをＬＳＷから始めて、自
動的にインクリメントする。これにより、メモリ１２と
累算器３６に含まれている２ワードチェーンを構成する
すべてのワードまたは値が順次読み出される。Ｎ個のワ
ードをそなえたチェーンを操作するチェーン命令では、
ハードウェア乗算器３０の積出力を構成するＮ＋１個の
ワードを累算し、転送するために、プログラムシーケン
スに余分なサイクルカウントを付加する必要がある。
整数個の１６ビットワードとしてチェーンの長さを記憶
し、制御するために使用される。チェーン命令または動
作の場合、図１のＤＭＡＵ１４と図７のＡＣＰ７０とは
それぞれ、データメモリ１２と累算器レジスタファイル
３６に対するチェーンアドレスをＬＳＷから始めて、自
動的にインクリメントする。これにより、メモリ１２と
累算器３６に含まれている２ワードチェーンを構成する
すべてのワードまたは値が順次読み出される。Ｎ個のワ
ードをそなえたチェーンを操作するチェーン命令では、
ハードウェア乗算器３０の積出力を構成するＮ＋１個の
ワードを累算し、転送するために、プログラムシーケン
スに余分なサイクルカウントを付加する必要がある。
【００８８】図１、２、３、６、７に示したＡＬＵ３１
と乗算器３０とは、１６ビットワードチェーンの操作が
行えるようにするための制御を行う。ＡＬＵ３１は自動
的にその１６段目のけた上げ出力を伝搬した後、次位の
チェーンワード動作に対する次のプロセッササイクルで
ＡＬＵ３１へのけた上げ入力としてこれを使用する。ま
たＥＱＵＡＬ−ＴＯステータス状態がラッチされ、次位
のワード動作に伝搬され、次のワードステータスとＡＮ
Ｄがとられる。符号オーバフローの最終ステータスは、
最後、すなわちＭＳＷが動作を受けるまでラッチされな
い。
と乗算器３０とは、１６ビットワードチェーンの操作が
行えるようにするための制御を行う。ＡＬＵ３１は自動
的にその１６段目のけた上げ出力を伝搬した後、次位の
チェーンワード動作に対する次のプロセッササイクルで
ＡＬＵ３１へのけた上げ入力としてこれを使用する。ま
たＥＱＵＡＬ−ＴＯステータス状態がラッチされ、次位
のワード動作に伝搬され、次のワードステータスとＡＮ
Ｄがとられる。符号オーバフローの最終ステータスは、
最後、すなわちＭＳＷが動作を受けるまでラッチされな
い。
【００８９】ハードウェア乗算器３０には、最初の部分
積に対する接続７１が設けられている。各乗算動作の初
めに、入力７１はゼロにセットされる。しかし、２番目
のサイクルからＮ番目のサイクルまでは、最後のワード
乗算の上位１６ビットが接続７１に送られる。これによ
り、Ｎ＋１個の命令サイクル内にＮワードと１ワードの
乗算でＮ＋１ワードの積が発生し、ソフトウェアのオー
バヘッドは無い。
積に対する接続７１が設けられている。各乗算動作の初
めに、入力７１はゼロにセットされる。しかし、２番目
のサイクルからＮ番目のサイクルまでは、最後のワード
乗算の上位１６ビットが接続７１に送られる。これによ
り、Ｎ＋１個の命令サイクル内にＮワードと１ワードの
乗算でＮ＋１ワードの積が発生し、ソフトウェアのオー
バヘッドは無い。
【００９０】チェーン処理とプロセッサ動作 図６および図７を参照して、好適実施例の動作の一例を
（Ａ）（Ｂ）＋（Ｃ）の数学動作により説明する。この
動作で、（Ｂ）項には８ワードのチェーン（１２８ビッ
ト）の被乗数が入っている。この（Ｂ）項に（Ａ）項の
１ワード（１６ビット）の乗数を乗算する。結果として
得られる積（Ａ）（Ｂ）を９ワードのチェーン（１４４
ビット）が入っている（Ｃ）項の加数に加算する。
（Ａ）（Ｂ）＋（Ｃ）の数学動作により説明する。この
動作で、（Ｂ）項には８ワードのチェーン（１２８ビッ
ト）の被乗数が入っている。この（Ｂ）項に（Ａ）項の
１ワード（１６ビット）の乗数を乗算する。結果として
得られる積（Ａ）（Ｂ）を９ワードのチェーン（１４４
ビット）が入っている（Ｃ）項の加数に加算する。
【００９１】好適実施例によれば、３個のデータ項
（Ａ）、（Ｂ）、および（Ｃ）は図６および図７で次の
ように記憶される。（１）８ワードの（Ｂ）項の被乗数
はデータメモリ１２に、そのＬＳＷがメモリアドレスＭ
ＣＮＤに、そのＭＳＷがメモリアドレスＭＣＮＤ＋７に
入るように記憶される。（２）９ワードの（Ｃ）項の加
数は累算器レジスタファイル３６のレジスタＡＣ（０
３）からレジスタＡＣ（１１）までに記憶される。その
ＬＳＷのアドレス０３はＡＣＰ（２）の内容により間接
的にポインティングされる。（３）１ワードの（Ａ）項
の乗数は乗数レジスタ３２に記憶される。更に、チェー
ン長８が、８ワードの（Ｂ）項の被乗数に対する図２の
チェーンレジスタ１７にセットされる。
（Ａ）、（Ｂ）、および（Ｃ）は図６および図７で次の
ように記憶される。（１）８ワードの（Ｂ）項の被乗数
はデータメモリ１２に、そのＬＳＷがメモリアドレスＭ
ＣＮＤに、そのＭＳＷがメモリアドレスＭＣＮＤ＋７に
入るように記憶される。（２）９ワードの（Ｃ）項の加
数は累算器レジスタファイル３６のレジスタＡＣ（０
３）からレジスタＡＣ（１１）までに記憶される。その
ＬＳＷのアドレス０３はＡＣＰ（２）の内容により間接
的にポインティングされる。（３）１ワードの（Ａ）項
の乗数は乗数レジスタ３２に記憶される。更に、チェー
ン長８が、８ワードの（Ｂ）項の被乗数に対する図２の
チェーンレジスタ１７にセットされる。
【００９２】この数学動作に対する命令ニーモニックは
ＭＰＡＬ．Ａ２Ｓ．ＭＣＮＤであり、コードに対する２
ワード、操作コード（ｏｐｃｏｄｅ）の１ワード、およ
び１ワードのＭＣＮＤ参照である。
ＭＰＡＬ．Ａ２Ｓ．ＭＣＮＤであり、コードに対する２
ワード、操作コード（ｏｐｃｏｄｅ）の１ワード、およ
び１ワードのＭＣＮＤ参照である。
【００９３】この命令のＭＰＡＬ部分は、メモリ１２に
乗数レジスタ３２を乗算すべきこと、そしてその積をレ
ジスタＡＣＰ（２）がポインティングする値に加算すべ
きことを指定する。命令のＡ２Ｓ部分は、９ワードの
（Ｃ）項の加数を記憶するため、そして（Ａ）（Ｂ）＋
（Ｃ）の動作の最終結果を記憶するために、動作のチェ
ーンモードを示し、ポインタレジスタＡＣＰ（２）に記
憶されているアドレスがポインティングする累算器レジ
スタファイル３６のレジスタを使用すべきことを指定す
る。命令のＭＣＮＤ部分は、８ワードの（Ｂ）項のチェ
ーンのＬＳＷに対するメモリ１２の直接の参照を指定す
る。
乗数レジスタ３２を乗算すべきこと、そしてその積をレ
ジスタＡＣＰ（２）がポインティングする値に加算すべ
きことを指定する。命令のＡ２Ｓ部分は、９ワードの
（Ｃ）項の加数を記憶するため、そして（Ａ）（Ｂ）＋
（Ｃ）の動作の最終結果を記憶するために、動作のチェ
ーンモードを示し、ポインタレジスタＡＣＰ（２）に記
憶されているアドレスがポインティングする累算器レジ
スタファイル３６のレジスタを使用すべきことを指定す
る。命令のＭＣＮＤ部分は、８ワードの（Ｂ）項のチェ
ーンのＬＳＷに対するメモリ１２の直接の参照を指定す
る。
【００９４】上記のニーモニックの実行は９命令サイク
ルで行われる。Ｎワードの入力チェーンからＮ＋１ワー
ドの出力チェーンを作成する乗算またはバレルシフト動
作に対して、余分な１サイクルが許容される。加算、転
送、および論理動作に対しては、８ワードのチェーンに
対して動作するためには８命令サイクルだけが必要とさ
れる。
ルで行われる。Ｎワードの入力チェーンからＮ＋１ワー
ドの出力チェーンを作成する乗算またはバレルシフト動
作に対して、余分な１サイクルが許容される。加算、転
送、および論理動作に対しては、８ワードのチェーンに
対して動作するためには８命令サイクルだけが必要とさ
れる。
【００９５】（Ａ）項の乗数をＭＰＲと表す。（Ｂ）項
の被乗数をＭ７−Ｍ０と表す。そのＭＳＷであるＭ７が
データメモリ１２の中のアドレスＭＣＮＤ＋７に記憶さ
れる。（Ｃ）項の加数をＡ８−Ａ０と表す。そのＭＳＷ
であるＡ８が累算器レジスタファイル３６の中のアドレ
ス１１に記憶される。このように仮定すると、これらの
９命令サイクルを実行することは次のように表すことが
できる。
の被乗数をＭ７−Ｍ０と表す。そのＭＳＷであるＭ７が
データメモリ１２の中のアドレスＭＣＮＤ＋７に記憶さ
れる。（Ｃ）項の加数をＡ８−Ａ０と表す。そのＭＳＷ
であるＡ８が累算器レジスタファイル３６の中のアドレ
ス１１に記憶される。このように仮定すると、これらの
９命令サイクルを実行することは次のように表すことが
できる。
【数１】ＭＰＲｘＭ７：：Ｍ６：：Ｍ５：：Ｍ４：：Ｍ
３：：Ｍ２：：Ｍ１：：Ｍ０＝Ｐ８：：Ｐ７：：・・・
Ｐ１：：Ｐ０， Ａ８−Ａ０＝（Ｐ８−Ｐ０）＋（Ａ８＋Ａ０）
３：：Ｍ２：：Ｍ１：：Ｍ０＝Ｐ８：：Ｐ７：：・・・
Ｐ１：：Ｐ０， Ａ８−Ａ０＝（Ｐ８−Ｐ０）＋（Ａ８＋Ａ０）
【００９６】上記の型のチェーン動作を支援する図６お
よび図７の構成および配置の様相には次のような事実が
含まれている。（１）累算器レジスタファイル３６のレ
ジスタＡＣ（０−１５）を構成する累算器は、ＡＬＵ８
０を通る命令サイクルの遅延を補償するために遅延ポイ
ンタ参照をそなえたデュアルポート読出し／書込み設計
になっている。（２）累算器レジスタＡＣ（０−１５）
とそれらに対応するオフセット累算器レジスタＡＣ（１
６−３１）により、２個のオペランドのアドレス指定を
単一のポインタレジスタＡＣＰ（０）−ＡＣＰ（３）で
行うことができる。累算器レジスタとそのオフセットレ
ジスタはＡＬＵオペランドに対する入力として、出力と
して、または入力と出力の両方として使用することがで
きる。（３）チェーンのワードを連続的に読出すために
ポインタレジスタＡＣＰ（０）−ＡＣＰ（３）を自動的
にインクリメントすることは、将来のチェーン動作の
間、チェーンのＬＳＷを正しく将来参照できるようにＡ
ＣＰレジスタを不変のままにしておく一時的なプロセス
である。
よび図７の構成および配置の様相には次のような事実が
含まれている。（１）累算器レジスタファイル３６のレ
ジスタＡＣ（０−１５）を構成する累算器は、ＡＬＵ８
０を通る命令サイクルの遅延を補償するために遅延ポイ
ンタ参照をそなえたデュアルポート読出し／書込み設計
になっている。（２）累算器レジスタＡＣ（０−１５）
とそれらに対応するオフセット累算器レジスタＡＣ（１
６−３１）により、２個のオペランドのアドレス指定を
単一のポインタレジスタＡＣＰ（０）−ＡＣＰ（３）で
行うことができる。累算器レジスタとそのオフセットレ
ジスタはＡＬＵオペランドに対する入力として、出力と
して、または入力と出力の両方として使用することがで
きる。（３）チェーンのワードを連続的に読出すために
ポインタレジスタＡＣＰ（０）−ＡＣＰ（３）を自動的
にインクリメントすることは、将来のチェーン動作の
間、チェーンのＬＳＷを正しく将来参照できるようにＡ
ＣＰレジスタを不変のままにしておく一時的なプロセス
である。
【００９７】拡張された符号ワードでチェーンを拡張で
きるという本実施例の能力により、非常に効率的なＮワ
ードチェーンとＭワードチェーンとの乗算をソフトウェ
アで実現することができる。この革新的なハードウェア
とアーキテクチャを利用するために必要なプログラミン
グは、上記の開示にかんがみて、通常程度の当業者の能
力の範囲内に充分入っているものである。
きるという本実施例の能力により、非常に効率的なＮワ
ードチェーンとＭワードチェーンとの乗算をソフトウェ
アで実現することができる。この革新的なハードウェア
とアーキテクチャを利用するために必要なプログラミン
グは、上記の開示にかんがみて、通常程度の当業者の能
力の範囲内に充分入っているものである。
【００９８】ＭＳＰ５８Ｐ７０のアーキテクチャ 本好適実施例はテキサスインスツルメント社（Ｔｅｘａ
ｓ Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．）製のＭＳＰ５
８Ｐ７０に対応する。ＭＳＰ５８Ｐ７０は強力な命令セ
ットをそなえている。命令は個々にビット、バイト、ワ
ード、ワードのストリング、またはバイトのストリング
のアドレス指定を行うことができる。プログラムメモリ
は１７ビット幅であり、１７ビット幅全体が命令セット
のコーディングに使用される。プログラムは内部プログ
ラムメモリから実行される。外部メモリからの実行はで
きない。ＭＳＰ５８Ｐ７０のプログラムとデータメモリ
はともに、内部ブロックに限定され、外部に拡張できな
い。本好適実施例では、プログラムメモリはワンタイム
プログラマブル（ＯＴＰ：Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ）ＲＯＭであり、３２Ｋ個の１７ビッ
トワードに限定される。その中の２Ｋは内部テストコー
ドに取っておかれたユーザプログラムがアクセスするこ
とはできない。本好適実施例ではまた、データメモリは
スタティックＲＡＭであり、１０２４個の１７ビットワ
ードに限定される。その中の１６ビットは演算値であ
り、１７番目のビットはフラグまたはタグとして使用さ
れる。
ｓ Ｉｎｓｔｒｕｍｅｎｔｓ，Ｉｎｃ．）製のＭＳＰ５
８Ｐ７０に対応する。ＭＳＰ５８Ｐ７０は強力な命令セ
ットをそなえている。命令は個々にビット、バイト、ワ
ード、ワードのストリング、またはバイトのストリング
のアドレス指定を行うことができる。プログラムメモリ
は１７ビット幅であり、１７ビット幅全体が命令セット
のコーディングに使用される。プログラムは内部プログ
ラムメモリから実行される。外部メモリからの実行はで
きない。ＭＳＰ５８Ｐ７０のプログラムとデータメモリ
はともに、内部ブロックに限定され、外部に拡張できな
い。本好適実施例では、プログラムメモリはワンタイム
プログラマブル（ＯＴＰ：Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ）ＲＯＭであり、３２Ｋ個の１７ビッ
トワードに限定される。その中の２Ｋは内部テストコー
ドに取っておかれたユーザプログラムがアクセスするこ
とはできない。本好適実施例ではまた、データメモリは
スタティックＲＡＭであり、１０２４個の１７ビットワ
ードに限定される。その中の１６ビットは演算値であ
り、１７番目のビットはフラグまたはタグとして使用さ
れる。
【００９９】ＭＳＰ５８Ｐ７０命令セット 以下の命令セットの説明は、ＭＳＰ５８Ｐ７０で命令が
どのようにコーディングされるかを示すために本好適実
施例に含まれている。これらの代表的な命令の構造は好
適実施例の特許請求された特徴を利用するが、もちろ
ん、特許請求された特徴を用いる他の命令セットを設計
することは通常程度の当業者の能力内に充分入ることで
ある。
どのようにコーディングされるかを示すために本好適実
施例に含まれている。これらの代表的な命令の構造は好
適実施例の特許請求された特徴を利用するが、もちろ
ん、特許請求された特徴を用いる他の命令セットを設計
することは通常程度の当業者の能力内に充分入ることで
ある。
【０１００】好適プロセッサのマシンレベルの命令セッ
トは多数のクラスに分けられる。クラスは主として、メ
モリ、ハードウェアレジスタ、および制御フィールドに
対応するフィールド参照に従って分けられる。以下の説
明では、クラスエンコードビットの割当て、クラスの中
のＯＰコード値、およびフィールドの簡単な説明を示
す。次表はこれらのフィールドの略語を定義する。
トは多数のクラスに分けられる。クラスは主として、メ
モリ、ハードウェアレジスタ、および制御フィールドに
対応するフィールド参照に従って分けられる。以下の説
明では、クラスエンコードビットの割当て、クラスの中
のＯＰコード値、およびフィールドの簡単な説明を示
す。次表はこれらのフィールドの略語を定義する。
【０１０１】
【表１】
【０１０２】メモリ／累算器参照命令（クラス１） このクラスの命令は、データメモリと累算器ブロックと
の間の実行を制御する。演算動作を指定する明示ｏｐ
（操作）コードフィールドの他に、８ビットのメモリ参
照フィールドが一方の入力オペランドのアドレス指定を
制御し、４ビットのフィールド（クラス１ａ）または２
ビットのフィールド（クラス１ｂ）が他方の入力オペラ
ンドとして累算器のロケーションを選択する。結果はア
ドレス指定された累算器ロケーションに（またはクラス
１ａでａｃｘビット＝１の場合にはオフセット累算器
に）書き込まれる。更にｏｐコードでエンコードされた
チェーン制御に応じて（クラス１ｂではｓビットがセッ
トされており、クラス１ａでａｃｃフィールド＝１
０）、各命令は単一ワード長の動作として、またはチェ
ーンとして取り扱うことができる。
の間の実行を制御する。演算動作を指定する明示ｏｐ
（操作）コードフィールドの他に、８ビットのメモリ参
照フィールドが一方の入力オペランドのアドレス指定を
制御し、４ビットのフィールド（クラス１ａ）または２
ビットのフィールド（クラス１ｂ）が他方の入力オペラ
ンドとして累算器のロケーションを選択する。結果はア
ドレス指定された累算器ロケーションに（またはクラス
１ａでａｃｘビット＝１の場合にはオフセット累算器
に）書き込まれる。更にｏｐコードでエンコードされた
チェーン制御に応じて（クラス１ｂではｓビットがセッ
トされており、クラス１ａでａｃｃフィールド＝１
０）、各命令は単一ワード長の動作として、またはチェ
ーンとして取り扱うことができる。
【０１０３】クラス１ａは、累算器とメモリブロックと
の間のロード、記憶、および減算の基本的な四つの命令
を与える。ＳＡＣ命令で累算器またはオフセット累算器
（ａｃｘビット従属）をメモリに記憶することができ
る。ＬＡＣ命令はａｃｘビットに応じて累算器またはオ
フセット累算器をロードすることができる。ＡＤＤまた
はＳＵＢ命令はアドレス指定された累算器レジスタから
のメモリを加算または減算し、結果をアドレス指定され
た累算器レジスタに（ａｃｘ＝０）、またはそのオフセ
ットに（ａｃｘ＝１）戻してセーブする。ａｃｃフィー
ルドによって与えられる４個のコードの中の２個によっ
て、実行の前に累算器レジスタポインタ（ＡＣＰ）の事
前インクリメントまたは事前デクリメントが行われる。
この事前インクリメントは参照されるＡＣＰに対する永
久的な変化であり、更に効率的なワークスペースとして
累算器ブロックの使用を拡張する。事前インクリメント
および事前デクリメントはチェーンモードと組み合わせ
て使用することはできない。
の間のロード、記憶、および減算の基本的な四つの命令
を与える。ＳＡＣ命令で累算器またはオフセット累算器
（ａｃｘビット従属）をメモリに記憶することができ
る。ＬＡＣ命令はａｃｘビットに応じて累算器またはオ
フセット累算器をロードすることができる。ＡＤＤまた
はＳＵＢ命令はアドレス指定された累算器レジスタから
のメモリを加算または減算し、結果をアドレス指定され
た累算器レジスタに（ａｃｘ＝０）、またはそのオフセ
ットに（ａｃｘ＝１）戻してセーブする。ａｃｃフィー
ルドによって与えられる４個のコードの中の２個によっ
て、実行の前に累算器レジスタポインタ（ＡＣＰ）の事
前インクリメントまたは事前デクリメントが行われる。
この事前インクリメントは参照されるＡＣＰに対する永
久的な変化であり、更に効率的なワークスペースとして
累算器ブロックの使用を拡張する。事前インクリメント
および事前デクリメントはチェーンモードと組み合わせ
て使用することはできない。
【０１０４】ａｃｃフィールドの４個のコードの中の１
個（ａｃｃ＝１１）によって、命令は多重サイクルのチ
ェーン命令として取り扱われる。これによって、参照さ
れるＡＣＰが永久的に変更されることはない。セクショ
ン２．２．１（段落番号〔０００７〕）のチェーン動作
についての説明参照。
個（ａｃｃ＝１１）によって、命令は多重サイクルのチ
ェーン命令として取り扱われる。これによって、参照さ
れるＡＣＰが永久的に変更されることはない。セクショ
ン２．２．１（段落番号〔０００７〕）のチェーン動作
についての説明参照。
【０１０５】クラス１ｂの命令にオフセット累算器に対
する参照は無いので、実行オペランドはメモリと累算器
レジスタだけとなる。
する参照は無いので、実行オペランドはメモリと累算器
レジスタだけとなる。
【０１０６】他のすべての制御モード（チェーン、事前
インクリメント／事前デクリメントＡＣＰ、メモリアド
レス指定モード等）は、論理、バイト、乗算／累算、お
よびバレルシフト型命令に対して設けられる。
インクリメント／事前デクリメントＡＣＰ、メモリアド
レス指定モード等）は、論理、バイト、乗算／累算、お
よびバレルシフト型命令に対して設けられる。
【０１０７】
【表２】
【０１０８】
【表３】 命令 ＯＰ 説明 ＯＲ ０ メモリと累算器の論理ＯＲ。結果が累算器に戻さ れて記憶される。ＡＬＵステータスが変更され る。 ＡＮＤ １ メモリと累算器の論理ＡＮＤをとって、結果を累 算器に記憶する。ＡＬＵステータスが変更され る。 ＸＯＲ ２ メモリと累算器の排他的ＯＲをとって、結果を累 算器に記憶する。ＡＬＵステータスが変更され る。 ＬＡＣＢ ３ メモリのアドレス指定されたバイトを累算器の下 位８ビットにロードする。累算器の上位バイトを ゼロで満たす。ＡＬＵステータスが変更される。 ＳＡＣＢ ４ 累算器の下位８ビットをメモリに記憶する。デー タバイトがアドレスのｌｓｂに基づいて１６ビッ トのメモリワードの中の下位バイトまたは上位バ イトに自動的に送られる。転送ステータスが変更 される。 リザーブ ５ Ｎ／ａ ＣＭＰＲ ６ 累算器からメモリロケーションを減算した演算ス テータスをＡＬＵステータスビットに記憶する。 累算器の変更は行わない。 ＬＵＡＭ ７ 累算器によってアドレス指定されたＲＯＭに記憶 されている値をルックアップし、ＲＡＭメモリロ ケーションに記憶する。転送ステータスが変更さ れる。 ＭＰｔＬ ８ ＭＲレジスタにメモリを乗算し、積の下位１６ビ ットを累算器に転送する。上位１６ビットをＰＨ レジスタにラッチする。ＡＬＵステータスが変更 される。 ＬＭＲｓＨ ９ メモリから符号つきモードでＭＲレジスタをロー ドする。並行して、累算器からのＰＨレジスタの 減算も行う。チェーンビットは前のＡＬＵステー タス（ＡＣＯＵＴ，ＡＥＱ０）と「チェーン」す るがチェーンカウンタをロードしない（１回実行 する）。ＡＬＵステータスが変更される。 ＬＭＲａＨ １０ メモリから符号つきモードでＭＲレジスタをロー ドする。並行して、累算器へのＰＨレジスタの加 算も行う。チェーンビットは前のＡＬＵステータ ス（ＡＣＯＵＴ，ＡＥＱ０）と「チェーン」する がチェーンカウンタをロードしない（１回実行す る）。ＡＬＵステータスが変更される。 ＭｐａＬ １１ ＭＲレジスタにメモリを乗算し、積の下位１６ビ ットを累算器に加算する。上位１６ビットをＰＨ レジスタにラッチする。ＡＬＵステータスが変更 される。 ＢＳｔＬ １２ １６ビットのメモリ値を左にｎビットシフトして （ＳＶｒｅｇ）、３２ビットの結果に入れ、右側 にゼロを満たし、左側にゼロを満たすか、符号を 拡張する（ＸＳＧＭモード）。下位１６ビットを 累算器に転送し、上位１６ビットをＰＨレジスタ にラッチする。ＡＬＵステータスが変更される。 ＢＳｓＬ １３ １６ビットのメモリ値を左にｎビットシフトして （ＳＶｒｅｇ）、３２ビットの結果に入れ、右側 にゼロを満たし、左側にゼロを満たすか、符号を 拡張する（ＸＳＧＭモード）。累算器から下位１ ６ビットを減算し、上位１６ビットをＰＨレジス タにラッチする。ＡＬＵステータスが変更され る。 ＢｓａＬ １４ １６ビットのメモリ値を左にｎビットシフトして （ＳＶｒｅｇ）、３２ビットの結果に入れ、右側 にゼロを満たし、左側にゼロを満たすか、符号を 拡張する（ＸＳＧＭモード）。累算器に下位１６ ビットを加算し、上位１６ビットをＰＨレジスタ にラッチする。ＡＬＵステータスが変更される。 ＭＰｓＬ １５ ＭＲレジスタにメモリを乗算し、累算器から積の 下位１６ビットを減算する。上位１６ビットをＰ Ｈレジスタにラッチする。ＡＬＵステータスが変 更される。
【０１０９】累算器／定数参照（クラス２） これらの命令は、プログラムメモリに記憶された短い
（８ビット）または長い（１６ビットまたはｎ×１６ビ
ットのチェーン）定数を参照し、累算器とこれらの定数
との間の演算動作および論理動作を実行する能力を与え
る。ＲＯＮＣＯはハーバード型プロセッサであるので、
これらの命令は必要であり、一般的なクラスのメモリ参
照命令とは異なっている。下記に列挙されるサブクラス
２ａには、累算器と８ビットの短定数との間の参照が含
まれる。このクラスは、コーディングに１命令ワードし
か必要とせず、実行に１命令サイクルしか必要としない
利点があり、ループカウント、インデックス等のような
制御変数に対して特に有用である。短定数は単一の命令
ワード内でのバイト動作に対する完全な能力をも与え
る。
（８ビット）または長い（１６ビットまたはｎ×１６ビ
ットのチェーン）定数を参照し、累算器とこれらの定数
との間の演算動作および論理動作を実行する能力を与え
る。ＲＯＮＣＯはハーバード型プロセッサであるので、
これらの命令は必要であり、一般的なクラスのメモリ参
照命令とは異なっている。下記に列挙されるサブクラス
２ａには、累算器と８ビットの短定数との間の参照が含
まれる。このクラスは、コーディングに１命令ワードし
か必要とせず、実行に１命令サイクルしか必要としない
利点があり、ループカウント、インデックス等のような
制御変数に対して特に有用である。短定数は単一の命令
ワード内でのバイト動作に対する完全な能力をも与え
る。
【０１１０】サブクラス２ｂは累算器、およびＲＯＭか
らの長定数（非チェーン定数の場合には１６ビット、チ
ェーン定数の場合にはｎ×１６ビット）を参照する。ク
ラス２ｂ命令はコーディングするのに２命令ワード要す
る。これらの命令の実行は、長定数が単一ワードである
ときに２命令サイクルであり、ｎワードチェーンの定数
の場合は２＋ｎ実行サイクルである。長定数（１６ビッ
ト）と長チェーン定数（ｎ×１６ビット）との間の一つ
の大きな相違は、２ワード命令ワードの第二ワードの中
の定数に対して行われる参照である。単一の１６ビット
の整数の定数に対して行われる参照は即値である。すな
わち、メモリ内で実際の定数値が第一ワードｏｐコード
に続く。チェーン定数の場合、定数に対する第二ワード
の参照は即値間接であり、これは第二ワードがチェーン
定数の最下位ワードのアドレスであるということを示
す。この定義により、すべての長チェーン定数をテーブ
ルの中に配置することが可能となり、マシンランゲージ
のリスティングの中の参照をより短定数の参照と整合さ
せることができる。
らの長定数（非チェーン定数の場合には１６ビット、チ
ェーン定数の場合にはｎ×１６ビット）を参照する。ク
ラス２ｂ命令はコーディングするのに２命令ワード要す
る。これらの命令の実行は、長定数が単一ワードである
ときに２命令サイクルであり、ｎワードチェーンの定数
の場合は２＋ｎ実行サイクルである。長定数（１６ビッ
ト）と長チェーン定数（ｎ×１６ビット）との間の一つ
の大きな相違は、２ワード命令ワードの第二ワードの中
の定数に対して行われる参照である。単一の１６ビット
の整数の定数に対して行われる参照は即値である。すな
わち、メモリ内で実際の定数値が第一ワードｏｐコード
に続く。チェーン定数の場合、定数に対する第二ワード
の参照は即値間接であり、これは第二ワードがチェーン
定数の最下位ワードのアドレスであるということを示
す。この定義により、すべての長チェーン定数をテーブ
ルの中に配置することが可能となり、マシンランゲージ
のリスティングの中の参照をより短定数の参照と整合さ
せることができる。
【０１１１】
【表４】 命令 ＯＰ 説明 ＡＤＳＫ ０ ８ビットの正定数を累算器に加算し、結果を累算 器に記憶する。ＡＬＵステータスが変更される。 ＬＡＣＳＫ １ ８ビットの正定数を累算器にロードする。ＡＬＵ ステータスが変更される。 ＳＢＳＫ ２ 累算器から８ビットの正定数を減算し、結果を累 算器に記憶する。ＡＬＵステータスが変更され る。 ＣＭＳＫ ３ 累算器から８ビットの正の値を減算した結果でＡ ＬＵステータスを変更する。もとの累算器の値は 変更されない。 ＯＲＳＫ ４ ８ビットの正定数と累算器との論理ＯＲを求め て、結果を累算器に記憶する。ＡＬＵステータス が変更される。 ＡＮＤＳＫ ５ ８ビットの正定数と累算器との論理ＡＮＤを求め て、結果を累算器に記憶する。ＡＬＵステータス が変更される。 ＸＯＲＳＫ ６ ８ビットの正定数と累算器との論理ＸＯＲを求め て、結果を累算器に記憶する。ＡＬＵステータス が変更される。 ＬＭＲＳＫ ７ ８ビットの定数を乗数レジスタ（ＭＲ）にロード する。ステータスレジスタで乗数モードを符号付 きモードに変更する。
【０１１２】
【表５】 命令 ＯＰ 説明 ＡＤＬＫ ０ 長定数を累算器（または、ｏａ＝１の場合にはオ フセット累算器）に加算し、結果を累算器（ａｃ ｘ＝０）またはオフセット累算器（ａｃｘ＝１） に記憶する。ＡＬＵステータスが変更される。 ＬＡＣＬＫ １ 長定数を累算器（ａｃｘ＝０）またはオフセット 累算器（ａｃｘ＝１）にロードする。ＡＬＵステ ータスが変更される。 ＳＢＬＫ ２ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）から長定数を減算し、結果を累算器（ａ ｃｘ＝０）またはオフセット累算器（ａｃｘ＝ １）に記憶する。ＡＬＵステータスが変更され る。 ＣＭＬＫ ３ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）から長定数を減算することによりＡＬＵ ステータスを変更する。累算器もオフセット累算 器も変更されない。 ＯＲＬＫ ４ 長定数と累算器（ｏａ＝０）またはオフセット累 算器（ｏａ＝１）との論理ＯＲを求めて、結果を 累算器（ａｃｘ＝０）またはオフセット累算器 （ａｃｘ＝１）に記憶する。ＡＬＵステータスが 変更される。 ＡＮＤＬＫ ５ 長定数と累算器（ｏａ＝０）またはオフセット累 算器（ｏａ＝１）との論理ＡＮＤを求めて、結果 を累算器（ａｃｘ＝０）またはオフセット累算器 （ａｃｘ＝１）に記憶する。ＡＬＵステータスが 変更される。 ＸＯＲＬＫ ６ 長定数と累算器（ｏａ＝０）またはオフセット累 算器（ｏａ＝１）との排他的ＯＲを求めて、結果 を累算器（ａｃｘ＝０）またはオフセット累算器 （ａｃｘ＝１）に記憶する。ＡＬＵステータスが 変更される。 ＬＭＲＬＫ ７ 長定数を符号付きモードで乗数レジスタ（ＭＲ） にロードする。ステータスに変更は無い。
【０１１３】累算器参照（クラス３） これらの命令は転送のため、累算器、場合によっては特
定のレジスタを参照する。いくつかの命令は単一の累算
器オペランドを使用し、他の命令は二つの累算器の値の
間で動作を行うために累算器とオフセット累算器の両方
を使用する。命令ワードの中の“ｏａ”ビットはアドレ
ス指定された累算器とアドレス指定されたオフセット累
算器の向きを逆にする。一般に、ｏａ＝１であれば、命
令は単一の累算器オペランド命令に対する入力オペラン
ドとしてオフセット累算器を使用し、両方が使用される
とき二つのオペランドの演算の順序（減算、比較、乗算
／．累算等）を交換する。この規則に対する例外は命令
ＮＥＧ、ＮＯＴ、ＭＰＡＣｓＬ、ＭＰＡＣａＬ、ＢＳＡ
ＣｔＬ、ＭＰＡＣｔＬ、ＢＳＡＣｓＬ、およびＢＳＡＣ
ａＬである。これらの例外の命令は、逆ｏａ制御（ｏａ
＝１−＞累算器、ｏａ＝０−＞オフセット累算器）を使
用する。命令ワードの中のａｃｘビットは結果のデステ
ィネーションを累算器（ａｃｘ＝０）またはオフセット
累算器（ａｃｘ＝１）となるように制御する。
定のレジスタを参照する。いくつかの命令は単一の累算
器オペランドを使用し、他の命令は二つの累算器の値の
間で動作を行うために累算器とオフセット累算器の両方
を使用する。命令ワードの中の“ｏａ”ビットはアドレ
ス指定された累算器とアドレス指定されたオフセット累
算器の向きを逆にする。一般に、ｏａ＝１であれば、命
令は単一の累算器オペランド命令に対する入力オペラン
ドとしてオフセット累算器を使用し、両方が使用される
とき二つのオペランドの演算の順序（減算、比較、乗算
／．累算等）を交換する。この規則に対する例外は命令
ＮＥＧ、ＮＯＴ、ＭＰＡＣｓＬ、ＭＰＡＣａＬ、ＢＳＡ
ＣｔＬ、ＭＰＡＣｔＬ、ＢＳＡＣｓＬ、およびＢＳＡＣ
ａＬである。これらの例外の命令は、逆ｏａ制御（ｏａ
＝１−＞累算器、ｏａ＝０−＞オフセット累算器）を使
用する。命令ワードの中のａｃｘビットは結果のデステ
ィネーションを累算器（ａｃｘ＝０）またはオフセット
累算器（ａｃｘ＝１）となるように制御する。
【０１１４】基本的な累算器演算機能の他に、このクラ
スには累算器ルックアップ命令、および累算器とＭＲ、
ＳＶ、またはＰＨレジスタとの間の数個のレジスタ転送
命令も含まれている。
スには累算器ルックアップ命令、および累算器とＭＲ、
ＳＶ、またはＰＨレジスタとの間の数個のレジスタ転送
命令も含まれている。
【０１１５】すべての累算器参照命令と同様に、チェー
ン動作が可能であるとともに、４個の間接参照される累
算器ポインタレジスタ（ＡＣＰ：ａｃｃｕｍｕｌａｔｏ
ｒｐｏｉｎｔｅｒ ｒｅｇｉｓｔｅｒｓ）の中の１個の
事前変更が可能である。
ン動作が可能であるとともに、４個の間接参照される累
算器ポインタレジスタ（ＡＣＰ：ａｃｃｕｍｕｌａｔｏ
ｒｐｏｉｎｔｅｒ ｒｅｇｉｓｔｅｒｓ）の中の１個の
事前変更が可能である。
【０１１６】
【表６】 命令 ＯＰ 説明 ＮＥＧ ０ 累算器（ｏａ＝１）またはオフセット累算器（ｏ ａ＝０）の２の補数を累算器（ａｃｘ＝０）また はオフセット累算器（ａｃｘ＝１）に記憶する。 ＡＬＵステータスが変更される。 ＮＯＴ １ 累算器（ｏａ＝１）またはオフセット累算器（ｏ ａ＝０）の１の補数を累算器（ａｃｘ＝０）また はオフセット累算器（ａｃｘ＝１）に戻す。ＡＬ Ｕステータスが変更される。 ＬＵＡＡ＊ ２ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）によってアドレス指定されたＲＯＭの中 の値をルックアップし、ルックアップ値を累算器 （ａｃｘ＝０）またはオフセット累算器（ａｃｘ ＝１）に入れる。ルックアップアドレスはＤＰレ ジスタで事後インクリメントされる。ＡＬＵステ ータスがルックアップ値で変更される。 ＺＡＣ ３ 累算器（ａｃｘ＝０）またはオフセット累算器 （ａｃｘ＝１）をゼロにする。ＡＬＵステータス が変更される。 ＳＢＡＣ ４ 累算器からオフセット累算器を減算（ｏａ＝０） またはオフセット累算器から累算器を減算（ｏａ ＝１）し、累算器（ａｃｘ＝０）またはオフセッ ト累算器（ａｃｘ＝１）に記憶する。ＡＬＵステ ータスが変更される。 ＡＤＡＣ ５ 累算器をオフセット累算器に加算し、結果を累算 器（ａｃｘ＝０）またはオフセット累算器（ａｃ ｘ＝１）に記憶する。ＡＬＵステータスが変更さ れる。 ＳＨＬ ６ 累算器を左に１ビットシフトし、結果を累算器 （ａｃｘ＝０）またはオフセット累算器（ａｃｘ ＝１）に記憶する。Ｌｓｂはゼロにセットされ、 ｍｓｂはけた上げ出力ステータスビットに記憶さ れる。ＡＬＵステータスが変更される。 ＣＡＣ ７ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）を累算器（ａｃｘ＝０）またはオフセッ ト累算器（ａｃｘ＝１）にコピーする。ＡＬＵス テータスが変更される。 ＸＯＲＡＣ ８ 累算器とオフセット累算器との論理排他的ＯＲを 求めて、結果を累算器（ａｃｘ＝０）またはオフ セット累算器（ａｃｘ＝１）に記憶する。ＡＬＵ ステータスが変更される。 ＯＲＡＣ ９ 累算器とオフセット累算器との論理ＯＲを求め て、結果を累算器（ａｃｘ＝０）またはオフセッ ト累算器（ａｃｘ＝１）に記憶する。ＡＬＵステ ータスが変更される。 ＡＮＤＡＣ １０ 累算器とオフセット累算器との論理ＡＮＤを求め て、結果を累算器（ａｃｘ＝０）またはオフセッ ト累算器（ａｃｘ＝１）に記憶する。ＡＬＵステ ータスが変更される。 ＳＨＲ １１ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）を右に１ビットシフトして、結果を累算 器（ａｃｘ＝０）またはオフセット累算器（ａｃ ｘ＝１）に記憶する。ＭＳＢがゼロにセットされ るか、符号ビットに等しくセットされる（ＸＳＧ Ｍ従属）。ＡＬＵステータスが変更される。 ＳＰＨＡＣ＊＊ １２ 累算器から（ｏａ＝０）またはオフセット累算器 から（ｏａ＝１）積上位レジスタを減算して、結 果を累算器（ａｃｘ＝０）またはオフセット累算 器（ａｃｘ＝１）に記憶する。ＡＬＵステータス が変更される。チェーンビットにより、けた上げ 付き減算ステータスが生じる（ＡＣＯＵＴ）。 ＡＰＨＡＣ＊＊ １３ 累算器に（ｏａ＝０）またはオフセット累算器に （ｏａ＝１）積上位レジスタを加算して、結果を 累算器（ａｃｘ＝０）またはオフセット累算器 （ａｃｘ＝１）に記憶する。ＡＬＵステータスが 変更される。チェーンビットにより、けた上げ付 き加算ステータスが生じる（ＡＣＯＵＴ）。 ＴＰＨＡＣ＊＊ １４ 積上位レジスタを累算器に（ａｃｘ＝０）または オフセット累算器に（ａｃｘ＝１）転送する。Ａ ＬＵステータスが変更される。チェーンビットに より、現在のＡＥＱ０ステータスビットとのチェ ーニングが生じる。 ＸＳＧＮ＊＊ １５ ステータスレジスタの中のＡＳＧＮビットを累算 器（ａｃｘ＝０）またはオフセット累算器（ａｃ ｘ＝１）の１６ビットすべてにコピーする。チェ ーン上では、累算器アドレスが事前インクリメン トされ、累算器アドレスの符号が次の累算器アド レスに拡張される。 ＡＣＣＯＭＰ １６ 累算器からオフセット累算器を減算する（ｏａ＝ ０）か、オフセット累算器から累算器を減算し （ｏａ＝１）、結果のステータスをＡＬＵステー タスに記憶する。累算器またはオフセット累算器 のもとの値は変化しない。 リザーブ １７ Ｎ／Ａ リザーブ １８ Ｎ／Ａ リザーブ １９ Ｎ／Ａ ＴＡＳＶ ２０ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）をＳＶレジスタに転送する。転送ステー タスが変更される。 ＴＡＰＨ ２１ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）をＰＨレジスタに転送する。転送ステー タスが変更される。 ＴＡＭＲ ２２ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）を符号付き乗数モード（ステータスレジ スタのＵＭビットが０にセットされる）でＭＲレ ジスタに転送する。転送ステータスが変更され る。 ＴＡＭＲＵ ２３ 累算器（ｏａ＝０）またはオフセット累算器（ｏ ａ＝１）を符号無し乗数モード（ＵＭビットが１ にセットされる）でＭＲレジスタに転送する。転 送ステータスが変更される。 ＭＰＡＣｓＬ ２４ ＭＲレジスタに累算器（ｏａ＝１）またはオフセ ット累算器（ｏａ＝０）を乗算し、オフセット累 算器（ｏａ＝１）または累算器（ｏａ＝０）から 積の下位１６ビットを減算し、累算器（ａｃｘ＝ ０）またはオフセット累算器（ａｃｘ＝１）に記 憶する。上位１６ビットをＰＨにラッチする。Ａ ＬＵステータスが変更される。 ＭＰＡＣａＬ ２５ ＭＲレジスタに累算器（ｏａ＝１）またはオフセ ット累算器（ｏａ＝０）を乗算し、オフセット累 算器（ｏａ＝１）または累算器（ｏａ＝０）に積 の下位１６ビットを加算し、累算器（ａｃｘ＝ ０）またはオフセット累算器（ａｃｘ＝１）に記 憶する。上位１６ビットをＰＨにラッチする。Ａ ＬＵステータスが変更される。 ＢＳＡＣｔＬ ２６ 累算器（ｏａ＝１）またはオフセット累算器（ｏ ａ＝０）の値をｎビット左にバレルシフトする （ＳＶレジスタ）。３２ビットのシフト結果の上 位１６ビットをＰＨに記憶する（ｍｓｂをＸＭモ ードビットだけ拡張）。下位１６ビットを累算器 （ａｃｘ＝０）またはオフセット累算器（ａｃｘ ＝１）に転送する。ＡＬＵステータスが変更され る。 ＭＰＡＣｔＬ ２７ ＭＲレジスタに累算器（ｏａ＝１）またはオフセ ット累算器（ｏａ＝０）を乗算し、積の下位１６ ビットを累算器（ａｃｘ＝０）またはオフセット 累算器（ａｃｘ＝１）に転送する。積の上位１６ ビットをＰＨレジスタにラッチする。ＡＬＵステ ータスが変更される。 ＢＳＡＣｓＬ ２８ 累算器（ｏａ＝１）またはオフセット累算器（ｏ ａ＝０）の値をｎビット左にバレルシフトする （ＳＶレジスタ）。上位１６ビットをＰＨに記憶 する。オフセット累算器（ｏａ＝１）または累算 器（ｏａ＝０）から値の下位１６ビットを減算 し、累算器（ａｃｘ＝０）またはオフセット累算 器（ａｃｘ＝１）に記憶する。ＡＬＵステータス が変更される。 ＢＳＡＣａＬ ２９ 累算器（ｏａ＝１）またはオフセット累算器（ｏ ａ＝０）の値をｎビット左にバレルシフトする （ＳＶレジスタ）。上位１６ビットをＰＨに記憶 する。オフセット累算器（ｏａ＝１）または累算 器（ｏａ＝０）に値の下位１６ビットを加算し、 累算器（ａｃｘ＝０）またはオフセット累算器 （ａｃｘ＝１）に記憶する。ＡＬＵステータスが 変更される。 ＭＰＡＣＲ ３０ ＭＲレジスタに累算器（ｏａ＝１）またはオフセ ット累算器（ｏａ＝０）を乗算し、結果として得 られる積の丸められた上位１６ビットをＰＨレジ スタにラッチする。 ＢＳＡＣ ３１ 累算器（ｏａ＝１）またはオフセット累算器（ｏ ａ＝０）の値をｎビット左にバレルシフトする （ｎはＳＶレジスタに記憶されている）。３２ビ ットのシフト結果の上位１６ビットをＰＨに記憶 する。
【０１１７】＊＊ これらの命令は、チェーンモードが
選択されたとき、特殊な１ワードチェーンの動作をそな
えている。命令はチェーンカウントを無視し、１回だけ
実行するが、前のチェーン命令のシーケンスとこの命令
の実行がより大きなチェーン動作の一部であったかのよ
うに前の演算動作のけた上げとゼロとの比較動作を維持
する。
選択されたとき、特殊な１ワードチェーンの動作をそな
えている。命令はチェーンカウントを無視し、１回だけ
実行するが、前のチェーン命令のシーケンスとこの命令
の実行がより大きなチェーン動作の一部であったかのよ
うに前の演算動作のけた上げとゼロとの比較動作を維持
する。
【０１１８】アドレスレジスタ／メモリ参照（クラス
４） クラス４の命令は、アドレスユニット（ＡＤＵ）に存在
するレジスタファイルに対して動作する。最後の３個の
レジスタ（Ｒ５−Ｒ７）に特殊な用途（ＩＮＤＥＸ、Ｐ
ＡＧＥ、およびＰＣＳＴＫ）があっても、クラス４の命
令はすべてのレジスタに一様に適用される。最初の４ａ
サブクラスは、メモリへの転送とメモリからの転送を行
う。メモリアドレス参照の間接モードでは、どの一つの
補助レジスタも、もう一つの補助レジスタの内容をロー
ドし、記憶するためのアドレスとしての役目を果たすこ
とができる。
４） クラス４の命令は、アドレスユニット（ＡＤＵ）に存在
するレジスタファイルに対して動作する。最後の３個の
レジスタ（Ｒ５−Ｒ７）に特殊な用途（ＩＮＤＥＸ、Ｐ
ＡＧＥ、およびＰＣＳＴＫ）があっても、クラス４の命
令はすべてのレジスタに一様に適用される。最初の４ａ
サブクラスは、メモリへの転送とメモリからの転送を行
う。メモリアドレス参照の間接モードでは、どの一つの
補助レジスタも、もう一つの補助レジスタの内容をロー
ドし、記憶するためのアドレスとしての役目を果たすこ
とができる。
【０１１９】サブクラス４ｂの命令は参照される補助レ
ジスタとプログラムメモリからの８ビット短定数との間
のいくつかの基本的な演算動作を与える。これらの命令
は、ループ制御のためとソフトウェアのアドレス指定ル
ーチンのために効率的な単一サイクル命令を与えるため
に含まれている。
ジスタとプログラムメモリからの８ビット短定数との間
のいくつかの基本的な演算動作を与える。これらの命令
は、ループ制御のためとソフトウェアのアドレス指定ル
ーチンのために効率的な単一サイクル命令を与えるため
に含まれている。
【０１２０】サブクラス４ｃは参照される補助レジスタ
とプログラムメモリからの１６ビット定数との間の基本
的な演算動作を与える。これらの命令は、実行するため
に２命令サイクルを必要とする。
とプログラムメモリからの１６ビット定数との間の基本
的な演算動作を与える。これらの命令は、実行するため
に２命令サイクルを必要とする。
【０１２１】最終ループカウンタ値がゼロとなるように
選択されない場合に、効率的なループ制御を行うため、
ＩＮＤＥＸとの比較も設けられている。
選択されない場合に、効率的なループ制御を行うため、
ＩＮＤＥＸとの比較も設けられている。
【０１２２】
【表７】 命令 ＯＰ 説明 ＳＲｘ ０ Ｒｘレジスタをメモリに記憶する。転送ステータ スを変更する。 ＬＲｘ １ Ｒｘレジスタをメモリに記憶する。転送ステータ スを変更する。
【０１２３】
【表８】 命令 ＯＰ 説明 ＡｒｘＳＫ ０ Ｒｘレジスタに８ビットの正整数を加算する。Ｒ Ｘステータスを変更する。 ＳＲｘＳＫ １ Ｒｘレジスタから８ビットの正整数を減算する。 ＲＸステータスを変更する。 ＬＲｘＳＫ ２ ８ビットの正整数をＲｘにロードする。ＲＸステ ータスを変更する。 ＣＭＲｘＳＫ ３ 減算のステータス（Ｒｘ−８ビット正整数）をＳ ＴレジスタのＲＸＥＱ０およびＲＸＣＯＵＴビッ トに記憶する。Ｒｘは変化しない。
【０１２４】
【表９】 命令 ＯＰ 説明 ＡｒｘＬＫ ０ Ｒｘレジスタに１６ビットの正整数を加算する。 ＲＸステータスを変更する。 ＳＲｘＬＫ １ Ｒｘレジスタから１６ビットの正整数を減算す る。ＲＸステータスを変更する。 ＬＲｘＬＫ ２ １６ビットの正整数をＲｘにロードする。ＲＸス テータスを変更する。 ＣＭＲｘＬＫ ３ 減算のステータス（Ｒｘ−１６ビット正整数）を ＳＴレジスタのＲＸＥＱ０およびＲＸＣＯＵＴビ ットに記憶する。Ｒｘの値は変化しない。
【０１２５】
【表１０】 命令 ＯＰ 説明 ＡＲｘ５ ４ ＲｘレジスタにＲ５を加算する。ＲＸステータス を変更する。 ＳＲｘ５ １ ＲｘレジスタからＲ５を減算する。ＲＸステータ スを変更する。 ＬＲｘ５ ２ Ｒ５をＲｘにロードする。ＲＸステータスを変更 する。 ＣＭＲｘ５ ３ 減算のステータス（Ｒｘ−Ｒ５）をＳＴレジスタ のＲＸＥＱ０およびＲＸＣＯＵＴビットに記憶す る。ＲｘとＲ５は変化しない。
【０１２６】メモリ参照命令（クラス５） クラス５の命令は、（クラス１および４により与えられ
る累算器およびＲｘを除いて）データメモリおよびすべ
てのレジスタへの、そしてそれらからの転送を行う。読
取りと書込みの動作のために参照されるレジスタは、乗
数レジスタ（ＭＲ）、積上位レジスタ（ＰＨ）、シフト
値レジスタ（ＳＶ）、ステータスレジスタ（ＳＴ）、ト
ップオブスタック（ＴＯＳ）、チェーンレジスタ（ＳＴ
Ｇ）、および４個の累算器ポインタレジスタ（ＡＣＰ
（３−０））である。データポインタレジスタ（ＤＰ）
は、その値がルックアップテーブル命令によって設定さ
れるので、読取り専用である。リピートＮ（ＲＰＴＮ）
命令は、反復される命令には割り込むことができないの
で、書込み専用である。ＲＥＴ１およびＲＥＴＮ命令は
スタックを突き出すための読取り専用動作であり、スタ
ックはメモリマッピングされるので、このクラスに含ま
れる。フラグメモリを変更する４個のフラグ命令、およ
びメモリにＭＲを乗算し、結果をＰＨレジスタに記憶す
る２個のフラグ命令もこのクラスに含まれる。
る累算器およびＲｘを除いて）データメモリおよびすべ
てのレジスタへの、そしてそれらからの転送を行う。読
取りと書込みの動作のために参照されるレジスタは、乗
数レジスタ（ＭＲ）、積上位レジスタ（ＰＨ）、シフト
値レジスタ（ＳＶ）、ステータスレジスタ（ＳＴ）、ト
ップオブスタック（ＴＯＳ）、チェーンレジスタ（ＳＴ
Ｇ）、および４個の累算器ポインタレジスタ（ＡＣＰ
（３−０））である。データポインタレジスタ（ＤＰ）
は、その値がルックアップテーブル命令によって設定さ
れるので、読取り専用である。リピートＮ（ＲＰＴＮ）
命令は、反復される命令には割り込むことができないの
で、書込み専用である。ＲＥＴ１およびＲＥＴＮ命令は
スタックを突き出すための読取り専用動作であり、スタ
ックはメモリマッピングされるので、このクラスに含ま
れる。フラグメモリを変更する４個のフラグ命令、およ
びメモリにＭＲを乗算し、結果をＰＨレジスタに記憶す
る２個のフラグ命令もこのクラスに含まれる。
【０１２７】
【表１１】 命令 ＯＰ 説明 ＳＳＶ ０ ＳＶレジスタの内容をメモリに記憶する。上位１ ２ビットにゼロを満たす。転送ステータスが変更 される。 ＳＰＨ １ ＰＨレジスタの内容をメモリに記憶する。転送ス テータスが変更される。 ＳＳＴ ２ ステータス（ＳＴ）レジスタの内容をメモリ（Ｍ ＴＡＧを含む１７ビット）に記憶する。ステータ スは変更されない。 ＳＳＴＧ ３ チェーン（ＳＴＧ）レジスタの内容をメモリに記 憶し、上位８ビットにゼロを満たす。転送ステー タスが変更される。 ＳＡＰ０ ４ 累算器ポインタ（ａｐ：ａｃｃｕｍｕｌａｔｏｒ ｐｏｉｎｔｅｒ）レジスタ０をメモリに記憶し、 上位１０ビットにゼロを満たす。転送ステータス が変更される。 ＳＡＰ１ ５ 累算器ポインタ（ａｐ）レジスタ１をメモリに記 憶し、上位１０ビットにゼロを満たす。転送ステ ータスが変更される。 ＳＡＰ２ ６ 累算器ポインタ（ａｐ）レジスタ２をメモリに記 憶し、上位１０ビットにゼロを満たす。転送ステ ータスが変更される。 ＳＡＰ３ ７ 累算器ポインタ（ａｐ）レジスタ３をメモリに記 憶し、上位１０ビットにゼロを満たす。転送ステ ータスが変更される。 ＳＭＲ ８ 乗数（ＭＲ：Ｍｕｌｔｉｐｌｉｅｒ）レジスタの 内容をメモリに記憶する。転送ステータスが変更 される。 ＳＤＰ １０ データポインタ（ＤＰ）レジスタの内容をメモリ に記憶する。転送ステータスが変更される。 ＳＴＯＳ １１ トップオブスタック（ＴＯＳ）レジスタの内容を メモリに記憶する。転送ステータスが変更され る。 ＳＴＡＧ１ １２ メモリフラグロケーションに１を記憶する。 ＳＴＡＧ０ １３ メモリフラグロケーションに０を記憶する。 ＳＦ１ＴＡＧ １４ メモリフラグロケーションにＴＦ１ステータスビ ットを記憶する。 ＳＦ２ＴＡＧ １５ メモリフラグロケーションにＴＦ２ステータスビ ットを記憶する。 ＬＳＶ １６ シフト値（ＳＶ）レジスタにメモリ値をロードす る。転送ステータスが変更される。 ＬＰＨ １７ 積上位（ＰＨ：Ｐｒｏｄｕｃｔ Ｈｉｇｈ）レジ スタにメモリ値をロードする。転送ステータスが 変更される。 ＬＴＯＳ １８ トップオブスタック（ＴＯＳ）レジスタの内容を メモリにロードする。 ＬＳＴＧ １９ チェーン（ＳＴＧ）レジスタにメモリ値をロード する。下位８ビットだけがロードされる。転送ス テータスが変更される。 ＬＡＰ０ ２０ メモリの値の下位６ビットを累算器ポインタ（ａ ｐ）レジスタ０にロードする。転送ステータスが 変更される（１６ビット値）。 ＬＡＰ１ ２１ メモリの値の下位６ビットを累算器ポインタ（ａ ｐ）レジスタ１にロードする。転送ステータスが 変更される（１６ビット値）。 ＬＡＰ２ ２２ メモリの値の下位６ビットを累算器ポインタ（ａ ｐ）レジスタ２にロードする。転送ステータスが 変更される（１６ビット値）。 ＬＡＰ３ ２３ メモリの値の下位６ビットを累算器ポインタ（ａ ｐ）レジスタ３にロードする。転送ステータスが 変更される（１６ビット値）。 ＬＭＲ ２４ 乗数（ＭＲ）レジスタにメモリの値をロードし、 乗数符号付きモードをセットする（ＳＴレジスタ のＵＭ＝０）。転送ステータスが変更される。 ＬＵＭＲ ２５ 乗数（ＭＲ）レジスタにメモリの値をロードし、 乗数符号なしモードをセットする（ＳＴレジスタ のＵＭ＝１）。転送ステータスが変更される。 ＭＰＲ ２６ ＭＲレジスタに参照されたメモリロケーションを 乗算し、３２ビットの積に００００８０００を加 算して、上位１６ビットに丸めを生じる。上位の 丸められた１６ビットをＰＨレジスタに記憶す る。ステータスの変更はない。 ＭＰ ２７ ＭＲレジスタに参照されたメモリロケーションを 乗算し、積の最上位１６ビットをＰＨレジスタに 記憶する。ステータスの変更はない。 ＲＥＴＮ ２８ サブルーチンからのリターン。ＰＣＳＴＫレジス タ（Ｒ７）によってアドレス指定されるメモリ値 をプログラムカウンタにロードする。 ＲＥＴＩ ２９ 割込みルーチンからのリターン。ＰＣＳＴＫレジ スタ（Ｒ７）によってアドレス指定されるメモリ 値をプログラムカウンタにロードする。 ＲＰＴＮ ３０ 反復（ｒｅｐｅａｔ）カウンタにメモリ値の下位 ８ビットをロードする。 ＬＳＴ ３１ ステータス（ＳＴ）レジスタにメモリ値（ＭＴＡ Ｇ付きの１７ビット）をロードする。
【０１２８】やはり好適実施例で使用するように考えら
れているが、特許請求される発明の実施に必要でない他
の特徴および細部は、下記の同時係属出願に開示されて
いる。代理人ファイル番号ＴＩ−２４７０５Ｐ、出願番
号６０／０９０，６６８−「ワンタイムプログラマブル
メモリでプログラムデータの機密性を確保するための方
法」（Ｍｅｔｈｏｄ ｆｏｒ Ｉｎｓｕｒｉｎｇ Ｓｅ
ｃｕｒｉｔｙ ｏｆＰｒｏｇｒａｍ Ｄａｔａ ｉｎ
Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｅｍ
ｏｒｙ）、代理人ファイル番号ＴＩ−２４７０７、出願
番号０９／３０５，８９１−「可変ワード長データメモ
リ」（Ｖａｒｉａｂｌｅ Ｗｏｒｄ Ｌｅｎｇｔｈ Ｄ
ａｔａ Ｍｅｍｏｒｙ）、および代理人ファイル番号Ｔ
Ｉ−２４７０８Ｐ、出願番号６０／０９０，５８９−
「チェーン能力をそなえた低コストの乗算器ブロック」
（Ｌｏｗ Ｃｏｓｔ Ｍｕｌｔｉｐｌｉｅｒ Ｂｌｏｃ
ｋ ｗｉｔｈ Ｃｈａｉｎ Ｃａｐａｂｉｌｉｔｙ）。
これらはすべて、本出願人の所有になるものであり、本
出願と同時出願日であり、ここに引用することにより本
出願の一部として組み入れられるものである。
れているが、特許請求される発明の実施に必要でない他
の特徴および細部は、下記の同時係属出願に開示されて
いる。代理人ファイル番号ＴＩ−２４７０５Ｐ、出願番
号６０／０９０，６６８−「ワンタイムプログラマブル
メモリでプログラムデータの機密性を確保するための方
法」（Ｍｅｔｈｏｄ ｆｏｒ Ｉｎｓｕｒｉｎｇ Ｓｅ
ｃｕｒｉｔｙ ｏｆＰｒｏｇｒａｍ Ｄａｔａ ｉｎ
Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｍｅｍ
ｏｒｙ）、代理人ファイル番号ＴＩ−２４７０７、出願
番号０９／３０５，８９１−「可変ワード長データメモ
リ」（Ｖａｒｉａｂｌｅ Ｗｏｒｄ Ｌｅｎｇｔｈ Ｄ
ａｔａ Ｍｅｍｏｒｙ）、および代理人ファイル番号Ｔ
Ｉ−２４７０８Ｐ、出願番号６０／０９０，５８９−
「チェーン能力をそなえた低コストの乗算器ブロック」
（Ｌｏｗ Ｃｏｓｔ Ｍｕｌｔｉｐｌｉｅｒ Ｂｌｏｃ
ｋ ｗｉｔｈ Ｃｈａｉｎ Ｃａｐａｂｉｌｉｔｙ）。
これらはすべて、本出願人の所有になるものであり、本
出願と同時出願日であり、ここに引用することにより本
出願の一部として組み入れられるものである。
【０１２９】留守番電話装置 可変長のデータメモリと、それが組み込まれるマイクロ
プロセッサは、留守番電話装置のような消費者エレクト
ロニクスで使用するように設計されている。本発明を組
み込んだ留守番電話装置のブロック図が図８に示されて
いる。この装置では、本好適実施例によるプロセッサで
あるプロセッサ４０２は動作上、電話回線インタフェー
ス４０４、マイクロホン４０６、およびスピーカ４０８
に接続されている。マイクロプロセッサ４０２は電話回
線インタフェース４０４を介して電話回線４１０上に音
声データを送受する。マイクロプロセッサは、スピーカ
４０８を介して周辺領域に音声データを送出し、マイク
ロホン４０６を介して周辺領域からの音声データを受け
ることもできる。
プロセッサは、留守番電話装置のような消費者エレクト
ロニクスで使用するように設計されている。本発明を組
み込んだ留守番電話装置のブロック図が図８に示されて
いる。この装置では、本好適実施例によるプロセッサで
あるプロセッサ４０２は動作上、電話回線インタフェー
ス４０４、マイクロホン４０６、およびスピーカ４０８
に接続されている。マイクロプロセッサ４０２は電話回
線インタフェース４０４を介して電話回線４１０上に音
声データを送受する。マイクロプロセッサは、スピーカ
４０８を介して周辺領域に音声データを送出し、マイク
ロホン４０６を介して周辺領域からの音声データを受け
ることもできる。
【０１３０】革新的な実施例の開示されたクラスによれ
ば、ディジタル信号プロセッサであって、一つ以上の入
力と一つの出力とをそなえたディジタル乗算器と、被乗
数ワードを保持するための乗数レジスタであって、前記
乗算器の前記入力に前記被乗数ワードを供給するように
接続された乗数レジスタと、第一のワードチェーンオペ
ランドを保持するためのデータメモリであって、前記乗
算器の前記入力に前記第一のワードチェーンオペランド
を供給するように接続されたデータメモリと、出力と、
前記乗算器の前記出力に接続された入力とをそなえた演
算論理ユニットと、第二のワードチェーンオペランドを
保持するための累算器であって、前記演算論理ユニット
の前記入力に前記第二のワードチェーンオペランドを供
給するように接続された累算器であり、前記演算論理ユ
ニットの前記出力に接続された入力をそなえた累算器
と、を具備し、前記データメモリは複数Ｎ個のディジタ
ルワードを保持し、前記データメモリ内に、前記Ｎ個の
ワードの最下位ワードがアドレスロケーションＡに記憶
され、前記Ｎ個のワードの最上位ワードがアドレスロケ
ーションＡ＋Ｎに記憶されるように、前記Ｎ個のワード
が記憶され、そして前記累算器は複数Ｍ個のディジタル
ワードを保持し、前記累算器内に、前記Ｍ個のワードの
最下位ワードがアドレスロケーションＢに記憶され、前
記Ｍ個のワードの最上位ワードがアドレスロケーション
Ｂ＋Ｎに記憶されるように、前記Ｍ個のワードが記憶さ
れる、ディジタル信号プロセッサが提供される。
ば、ディジタル信号プロセッサであって、一つ以上の入
力と一つの出力とをそなえたディジタル乗算器と、被乗
数ワードを保持するための乗数レジスタであって、前記
乗算器の前記入力に前記被乗数ワードを供給するように
接続された乗数レジスタと、第一のワードチェーンオペ
ランドを保持するためのデータメモリであって、前記乗
算器の前記入力に前記第一のワードチェーンオペランド
を供給するように接続されたデータメモリと、出力と、
前記乗算器の前記出力に接続された入力とをそなえた演
算論理ユニットと、第二のワードチェーンオペランドを
保持するための累算器であって、前記演算論理ユニット
の前記入力に前記第二のワードチェーンオペランドを供
給するように接続された累算器であり、前記演算論理ユ
ニットの前記出力に接続された入力をそなえた累算器
と、を具備し、前記データメモリは複数Ｎ個のディジタ
ルワードを保持し、前記データメモリ内に、前記Ｎ個の
ワードの最下位ワードがアドレスロケーションＡに記憶
され、前記Ｎ個のワードの最上位ワードがアドレスロケ
ーションＡ＋Ｎに記憶されるように、前記Ｎ個のワード
が記憶され、そして前記累算器は複数Ｍ個のディジタル
ワードを保持し、前記累算器内に、前記Ｍ個のワードの
最下位ワードがアドレスロケーションＢに記憶され、前
記Ｍ個のワードの最上位ワードがアドレスロケーション
Ｂ＋Ｎに記憶されるように、前記Ｍ個のワードが記憶さ
れる、ディジタル信号プロセッサが提供される。
【０１３１】革新的な実施例のもう一つの開示されたク
ラスによれば、プロセッサであって、前記カウンタ回路
が、前記第一のワードチェーンの前記最下位ワードをポ
インティングするデータメモリアドレスと、前記数Ｎを
含むカウンタとが入っている第一のメモリアクセス回路
であって、最初は、前記第一のワードチェーンの前記最
下位ワードをポインティングする前記アドレスで前記デ
ータメモリにアクセスし、以後、前記第一のワードチェ
ーンの前記最下位ワードをポインティングする前記アド
レスからＮ回インクリメントされるアドレスで前記デー
タメモリに順次アクセスするように動作し得る、第一の
メモリアクセス回路と、前記第二のワードチェーンの前
記最下位ワードをポインティングする累算器アドレス
と、前記数Ｍを含むカウンタ手段とが入っている第二の
メモリアクセス回路であって、最初は、前記第二のワー
ドチェーンの前記最下位ワードをポインティングする前
記アドレスで前記累算器にアクセスし、以後、前記第二
のワードチェーンの前記最下位ワードをポインティング
する前記アドレスからＭ回インクリメントされるアドレ
スで前記累算器に順次アクセスするように動作し得る、
第二のメモリアクセス回路と、を含む、プロセッサが提
供される。
ラスによれば、プロセッサであって、前記カウンタ回路
が、前記第一のワードチェーンの前記最下位ワードをポ
インティングするデータメモリアドレスと、前記数Ｎを
含むカウンタとが入っている第一のメモリアクセス回路
であって、最初は、前記第一のワードチェーンの前記最
下位ワードをポインティングする前記アドレスで前記デ
ータメモリにアクセスし、以後、前記第一のワードチェ
ーンの前記最下位ワードをポインティングする前記アド
レスからＮ回インクリメントされるアドレスで前記デー
タメモリに順次アクセスするように動作し得る、第一の
メモリアクセス回路と、前記第二のワードチェーンの前
記最下位ワードをポインティングする累算器アドレス
と、前記数Ｍを含むカウンタ手段とが入っている第二の
メモリアクセス回路であって、最初は、前記第二のワー
ドチェーンの前記最下位ワードをポインティングする前
記アドレスで前記累算器にアクセスし、以後、前記第二
のワードチェーンの前記最下位ワードをポインティング
する前記アドレスからＭ回インクリメントされるアドレ
スで前記累算器に順次アクセスするように動作し得る、
第二のメモリアクセス回路と、を含む、プロセッサが提
供される。
【０１３２】革新的な実施例のもう一つの開示されたク
ラスによれば、計算プロセッサであって、入力手段と出
力手段とをそなえた乗算器と、第一のオペランドを保持
するための乗数レジスタであって、前記乗算器の前記入
力手段に前記第一のオペランドを供給するように接続さ
れた乗数レジスタと、第一のワードチェーンオペランド
を保持するためのデータメモリであって、前記乗算器の
前記入力手段に前記第一のワードチェーンオペランドを
供給するように接続されたデータメモリと、出力手段
と、前記乗算器の前記出力手段に接続された入力手段と
をそなえた演算論理ユニットと、第二のワードチェーン
オペランドを保持するための累算器であって、前記演算
論理ユニットの前記入力手段に前記第二のワードチェー
ンオペランドを供給するように接続された累算器と、前
記演算論理ユニットの前記出力手段を前記累算器の前記
入力手段に接続する手段と、を具備する計算プロセッサ
が提供される。
ラスによれば、計算プロセッサであって、入力手段と出
力手段とをそなえた乗算器と、第一のオペランドを保持
するための乗数レジスタであって、前記乗算器の前記入
力手段に前記第一のオペランドを供給するように接続さ
れた乗数レジスタと、第一のワードチェーンオペランド
を保持するためのデータメモリであって、前記乗算器の
前記入力手段に前記第一のワードチェーンオペランドを
供給するように接続されたデータメモリと、出力手段
と、前記乗算器の前記出力手段に接続された入力手段と
をそなえた演算論理ユニットと、第二のワードチェーン
オペランドを保持するための累算器であって、前記演算
論理ユニットの前記入力手段に前記第二のワードチェー
ンオペランドを供給するように接続された累算器と、前
記演算論理ユニットの前記出力手段を前記累算器の前記
入力手段に接続する手段と、を具備する計算プロセッサ
が提供される。
【０１３３】革新的な実施例のもう一つの開示されたク
ラスによれば、プロセッサであって、入力と出力とをそ
なえた乗算器と、第一のワードを保持するための入力レ
ジスタであって、前記乗算器の前記入力に前記第一のワ
ードを供給するように接続された乗数レジスタと、第一
のワードチェーンオペランドを保持するためのメモリで
あって、前記乗算器の前記入力に前記第一のワードチェ
ーンオペランドを供給するように接続されたメモリと、
出力と、前記乗算器の前記出力に接続された入力とをそ
なえた演算論理ユニットと、第二のワードチェーンオペ
ランドを保持するための累算器であって、前記演算論理
ユニットの前記入力に前記第二のワードチェーンオペラ
ンドを供給するように接続された累算器と、を具備し、
前記演算論理ユニットの前記出力が前記累算器の前記入
力に動作接続され、相次ぐ第二のワードチェーンオペラ
ンドが前記累算器の中の相次ぐロケーションに記憶され
る、プロセッサが提供される。
ラスによれば、プロセッサであって、入力と出力とをそ
なえた乗算器と、第一のワードを保持するための入力レ
ジスタであって、前記乗算器の前記入力に前記第一のワ
ードを供給するように接続された乗数レジスタと、第一
のワードチェーンオペランドを保持するためのメモリで
あって、前記乗算器の前記入力に前記第一のワードチェ
ーンオペランドを供給するように接続されたメモリと、
出力と、前記乗算器の前記出力に接続された入力とをそ
なえた演算論理ユニットと、第二のワードチェーンオペ
ランドを保持するための累算器であって、前記演算論理
ユニットの前記入力に前記第二のワードチェーンオペラ
ンドを供給するように接続された累算器と、を具備し、
前記演算論理ユニットの前記出力が前記累算器の前記入
力に動作接続され、相次ぐ第二のワードチェーンオペラ
ンドが前記累算器の中の相次ぐロケーションに記憶され
る、プロセッサが提供される。
【０１３４】変形と変更 熟練した当業者には理解されるように、本出願で説明さ
れた革新的な概念は、途方もなく広い範囲の用途で変形
し、変更することができる。したがって、特許の主題の
範囲は、ここに示した特定の代表的な教示のいずれによ
っても限定されず、特許請求の範囲によって限定される
だけである。
れた革新的な概念は、途方もなく広い範囲の用途で変形
し、変更することができる。したがって、特許の主題の
範囲は、ここに示した特定の代表的な教示のいずれによ
っても限定されず、特許請求の範囲によって限定される
だけである。
【０１３５】更に注意すべきことは、時間とともに、シ
ングルチップにますます多くの機能が組み込まれる傾向
にある。複数のチップへの機能の割当てを変えても、上
記の機能的な動作原理が守られている限り、開示された
発明はなお有益である。
ングルチップにますます多くの機能が組み込まれる傾向
にある。複数のチップへの機能の割当てを変えても、上
記の機能的な動作原理が守られている限り、開示された
発明はなお有益である。
【図面の簡単な説明】
【図１】好適実施例によるマイクロプロセッサの構成と
配置の一部を示す図である。
配置の一部を示す図である。
【図２】好適実施例によるマイクロプロセッサの構成と
配置の残りの部分を示す図である。
配置の残りの部分を示す図である。
【図３】図１の計算ユニットの構成と配置を更に詳細に
示す図である。
示す図である。
【図４】図１のデータメモリアドレスユニットの構成と
配置を更に詳細に示す図である。
配置を更に詳細に示す図である。
【図５】図２のプログラムカウンタユニットの構成と配
置を更に詳細に示す図である。
置を更に詳細に示す図である。
【図６】図３と全体的に類似しているが、データチェー
ン操作の一部を示す図である。
ン操作の一部を示す図である。
【図７】図３と全体的に類似しているが、データチェー
ン操作の残りの部分を示す図である。
ン操作の残りの部分を示す図である。
【図８】好適実施例によるプロセッサを含む留守番電話
装置を示す図である。
装置を示す図である。
１０ プロセッサ １２ データメモリブロック １４ データメモリアドレスユニット（ＤＭＡＵ） ３０ 乗算器 ３１ 演算論理ユニット（ＡＬＵ） ３２ 乗数レジスタ（ＭＲ） ３６ 累算器レジスタファイル ７０ 累算器ポインタユニット
Claims (6)
- 【請求項１】 ディジタル信号プロセッサであって、 一つ以上の入力と一つの出力とをそなえたディジタル乗
算器と、 被乗数ワードを保持するための乗数レジスタであって、
前記乗算器の前記入力に前記被乗数ワードを供給するよ
うに接続された乗数レジスタと、 第一のワードチェーンオペランドを保持するためのデー
タメモリであって、前記乗算器の前記入力に前記第一の
ワードチェーンオペランドを供給するように接続された
データメモリと、 出力と、前記乗算器の前記出力に接続された入力とをそ
なえた演算論理ユニットと、 第二のワードチェーンオペランドを保持するための累算
器であって、前記演算論理ユニットの前記入力に前記第
二のワードチェーンオペランドを供給するように接続さ
れ、前記演算論理ユニットの前記出力に接続された入力
をそなえた累算器と、を具備し、前記データメモリは複
数Ｎ個のディジタルワードを保持し、前記Ｎ個のワード
の最下位ワードがアドレスロケーションＡに記憶され、
前記Ｎ個のワードの最上位ワードがアドレスロケーショ
ンＡ＋Ｎに記憶されるように、前記データメモリ内に前
記Ｎ個のワードが記憶され、 前記累算器は複数Ｍ個のディジタルワードを保持し、前
記Ｍ個のワードの最下位ワードがアドレスロケーション
Ｂに記憶され、前記Ｍ個のワードの最上位ワードがアド
レスロケーションＢ＋Ｍに記憶されるように、前記累算
器内に前記Ｍ個のワードが記憶される、前記ディジタル
信号プロセッサ。 - 【請求項２】 請求項１記載のディジタル信号プロセッ
サであって、前記累算器は第一組のレジスタと第二組の
レジスタとを含み、前記第二のワードチェーンが前記第
一組のレジスタに記憶され、前記第二組のレジスタが前
記演算論理ユニットの前記出力に接続される、ディジタ
ル信号プロセッサ。 - 【請求項３】 請求項１記載のディジタル信号プロセッ
サであって、前記データメモリと結合され、前記累算器
と結合されたカウンタ回路を更に含み、それぞれ前記最
下位ワードから前記最上位ワードまで前記第一と第二の
ワードチェーンに順次アクセスするように前記カウンタ
回路が動作し得る、ディジタル信号プロセッサ。 - 【請求項４】 請求項３記載のディジタル信号プロセッ
サであって、前記カウンタ回路が、 前記第一のワードチェーンの前記最下位ワードをポイン
ティングするデータメモリアドレスと、前記数Ｎを含む
カウンタとが入っている第一のメモリアクセス回路であ
って、 最初は、前記第一のワードチェーンの前記最下位ワード
をポインティングする前記アドレスで前記データメモリ
にアクセスし、以後、前記第一のワードチェーンの前記
最下位ワードをポインティングする前記アドレスからＮ
回インクリメントされるアドレスで前記データメモリに
順次アクセスするように動作し得る、第一のメモリアク
セス回路と、 前記第二のワードチェーンの前記最下位ワードをポイン
ティングする累算器アドレスと、前記数Ｍを含むカウン
タ手段とが入っている第二のメモリアクセス回路であっ
て、 最初は、前記第二のワードチェーンの前記最下位ワード
をポインティングする前記アドレスで前記累算器にアク
セスし、以後、前記第二のワードチェーンの前記最下位
ワードをポインティングする前記アドレスからＭ回イン
クリメントされるアドレスで前記累算器に順次アクセス
するように動作し得る、第二のメモリアクセス回路と、 を含む、ディジタル信号プロセッサ。 - 【請求項５】 計算プロセッサであって、 入力手段と出力手段とをそなえた乗算器と、 第一のオペランドを保持するための乗数レジスタであっ
て、前記乗算器の前記入力手段に前記第一のオペランド
を供給するように接続された乗数レジスタと、 第一のワードチェーンオペランドを保持するためのデー
タメモリであって、前記乗算器の前記入力手段に前記第
一のワードチェーンオペランドを供給するように接続さ
れたデータメモリと、 出力手段と、前記乗算器の前記出力手段に接続された入
力手段とをそなえた演算論理ユニットと、 第二のワードチェーンオペランドを保持するための累算
器であって、前記演算論理ユニットの前記入力手段に前
記第二のワードチェーンオペランドを供給するように接
続された累算器であって、 前記演算論理ユニットの前記出力手段が前記累算器の前
記入力手段に動作接続された累算器と、 を具備する計算プロセッサ。 - 【請求項６】 プロセッサであって、 入力と出力とをそなえた乗算器と、 第一のワードを保持するための入力レジスタであって、
前記乗算器の前記入力に前記第一のワードを供給するよ
うに接続された乗数レジスタと、 第一のワードチェーンオペランドを保持するためのメモ
リであって、前記乗算器の前記入力に前記第一のワード
チェーンオペランドを供給するように接続されたメモリ
と、 出力と、前記乗算器の前記出力に接続された入力とをそ
なえた演算論理ユニットと、 第二のワードチェーンオペランドを保持するための累算
器であって、前記演算論理ユニットの前記入力に前記第
二のワードチェーンオペランドを供給するように接続さ
れた累算器と、 を具備し、 前記演算論理ユニットの前記出力が前記累算器の前記入
力に動作接続され、 相次ぐ第二のワードチェーンオペランドが前記累算器の
中の相次ぐロケーションに記憶される、 プロセッサ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US090671 | 1987-08-28 | ||
| US9067198P | 1998-06-25 | 1998-06-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000039995A true JP2000039995A (ja) | 2000-02-08 |
Family
ID=22223777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11217664A Pending JP2000039995A (ja) | 1998-06-25 | 1999-06-25 | 高性能マイクロプロセッサで使用するためのフレキシブル累算レジスタファイル |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0967544B1 (ja) |
| JP (1) | JP2000039995A (ja) |
| DE (1) | DE69930893T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014182514A (ja) * | 2013-03-18 | 2014-09-29 | Nara Institute Of Schience And Technology | 演算装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6484255B1 (en) * | 1999-09-20 | 2002-11-19 | Intel Corporation | Selective writing of data elements from packed data based upon a mask using predication |
| GB0023699D0 (en) * | 2000-09-27 | 2000-11-08 | Univ Bristol | Executing a combined instruction |
| US7426529B2 (en) | 2002-06-06 | 2008-09-16 | Infineon Technologies Ag | Processor and method for a simultaneous execution of a calculation and a copying process |
| DE10225230B4 (de) * | 2002-06-06 | 2004-10-21 | Infineon Technologies Ag | Prozessor und Verfahren zum gleichzeitigen Ausführen einer Berechnung und eines Kopiervorgangs |
| US20040015676A1 (en) * | 2002-07-17 | 2004-01-22 | Pierre-Yvan Liardet | Sharing of a logic operator having a work register |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8304186A (nl) * | 1983-12-06 | 1985-07-01 | Philips Nv | Geintegreerde processor voor het verwerken van woordsgewijze ontvangbare informatie. |
| DE4123186A1 (de) * | 1990-07-13 | 1992-01-23 | Aisuke Katayama | Multiplikationseinrichtung vom typ fuer unterteilte produkte, die zum ausfuehren einer multiplikation numerischer werte mit vielen stellen bei hoher genauigkeit faehig ist |
| FR2718866B1 (fr) * | 1994-04-19 | 1996-05-15 | Sgs Thomson Microelectronics | Dispositif de calcul arithmétique et logique et procédé de commande. |
| US5666300A (en) * | 1994-12-22 | 1997-09-09 | Motorola, Inc. | Power reduction in a data processing system using pipeline registers and method therefor |
-
1999
- 1999-06-25 JP JP11217664A patent/JP2000039995A/ja active Pending
- 1999-06-25 EP EP99202083A patent/EP0967544B1/en not_active Expired - Lifetime
- 1999-06-25 DE DE69930893T patent/DE69930893T2/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014182514A (ja) * | 2013-03-18 | 2014-09-29 | Nara Institute Of Schience And Technology | 演算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0967544A3 (en) | 2001-02-14 |
| DE69930893T2 (de) | 2006-11-16 |
| EP0967544A2 (en) | 1999-12-29 |
| EP0967544B1 (en) | 2006-04-19 |
| DE69930893D1 (de) | 2006-05-24 |
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