JPH04140812A - 情報処理システム - Google Patents
情報処理システムInfo
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- JPH04140812A JPH04140812A JP2264608A JP26460890A JPH04140812A JP H04140812 A JPH04140812 A JP H04140812A JP 2264608 A JP2264608 A JP 2264608A JP 26460890 A JP26460890 A JP 26460890A JP H04140812 A JPH04140812 A JP H04140812A
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- Japan
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- circuit
- clock signal
- frequency
- semiconductor integrated
- clock
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- 239000004065 semiconductor Substances 0.000 claims abstract description 44
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
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- 101100135276 Arabidopsis thaliana PLL5 gene Proteins 0.000 description 1
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、クロックで動作する複数の半導体集積回路を
有する情報処理、システムにおける各回路へのクロック
の供給手段と、個々の半導体集積回路内の動作クロック
の制御方法とに関する。
有する情報処理、システムにおける各回路へのクロック
の供給手段と、個々の半導体集積回路内の動作クロック
の制御方法とに関する。
[従来の技術」
従来技術に係る複数の半導体集積回路から構成される情
報処理システムでは、第6図に示す様に。
報処理システムでは、第6図に示す様に。
個々の半導体集積回路16.36.46へのクロックの
供給方法は1個々の半導体集積回路16.36.46内
で必要とされる周波数のクロックを半導体集積回路外部
のクロック発生回路61〜63で作り出し、前記半導体
集積回路16.36.46が載せられたプリント基板上
のクロック線110〜112を介して供給するというも
のであつた・ また、別の従来技術として、第7図に示すように、CP
U (Central Processing Un
it)を有する半導体集積回路において特開昭64−6
2023号公報記載のように半導体集積回路76内に位
相同期ループ回路66(以下ではPLLとも呼ぶ)を持
たせ、その半導体集積回路内では安定したクロックを発
生させるものがある。
供給方法は1個々の半導体集積回路16.36.46内
で必要とされる周波数のクロックを半導体集積回路外部
のクロック発生回路61〜63で作り出し、前記半導体
集積回路16.36.46が載せられたプリント基板上
のクロック線110〜112を介して供給するというも
のであつた・ また、別の従来技術として、第7図に示すように、CP
U (Central Processing Un
it)を有する半導体集積回路において特開昭64−6
2023号公報記載のように半導体集積回路76内に位
相同期ループ回路66(以下ではPLLとも呼ぶ)を持
たせ、その半導体集積回路内では安定したクロックを発
生させるものがある。
[発明が解決しようとする課題]
第6図に示す上記従来技術は、各I10コン)〜ローラ
36.46などの半導体集積回路16.36.46で使
用されるクロックとして、外部から供給されるクロック
をそのまま内部での動作クロックとして使用するために
、その半導体集積回路16.36.46の速度性能に対
応した1つ以上のクロック発生回路61.62.63が
必要であり、システムコスト的に高くなるという問題が
あった。
36.46などの半導体集積回路16.36.46で使
用されるクロックとして、外部から供給されるクロック
をそのまま内部での動作クロックとして使用するために
、その半導体集積回路16.36.46の速度性能に対
応した1つ以上のクロック発生回路61.62.63が
必要であり、システムコスト的に高くなるという問題が
あった。
また、CPU16とI10コントローラ36.46のタ
ロツク源が異なるため、CPU16が1.10コントロ
ーラ36.46をアクセスする場合、I10コントロー
ラ36.46にとって非同期アクセスとなり同期化のた
めのタイミングロスが生じ、システムの性能が劣化する
という問題があった。
ロツク源が異なるため、CPU16が1.10コントロ
ーラ36.46をアクセスする場合、I10コントロー
ラ36.46にとって非同期アクセスとなり同期化のた
めのタイミングロスが生じ、システムの性能が劣化する
という問題があった。
また、各I10コントローラ36.46に入力されるク
ロックは外部のクロック発生回路62.63からプリン
ト基板上の配線パターン(クロック線111〜114)
を介して供給されるため、そのクロックが高い周波数の
場合、クロックが伝達されている配線パターンから電波
妨害ノイズを大量に発生するという問題があった。
ロックは外部のクロック発生回路62.63からプリン
ト基板上の配線パターン(クロック線111〜114)
を介して供給されるため、そのクロックが高い周波数の
場合、クロックが伝達されている配線パターンから電波
妨害ノイズを大量に発生するという問題があった。
また、第7図の従来技術においては、1つの半導体集積
回路内に、1つのPLLを股りて、各機能ブロック(C
P、U17.メモリ27.I10コントローラ37.4
7)に対して同一のクロックを送っているため、上記の
様な問題は生しないが、このような半導体集積回路が複
数ある場合には、上述の問題が生じる。しかし、この問
題に対する配慮はなんら示されていない。
回路内に、1つのPLLを股りて、各機能ブロック(C
P、U17.メモリ27.I10コントローラ37.4
7)に対して同一のクロックを送っているため、上記の
様な問題は生しないが、このような半導体集積回路が複
数ある場合には、上述の問題が生じる。しかし、この問
題に対する配慮はなんら示されていない。
本発明の目的は、複数の半導体集積回路を有する情報処
理システムにおいて、同期化のためのタイミングロスを
減らし、システムの性能が向トした情報処理システムを
提供することである。
理システムにおいて、同期化のためのタイミングロスを
減らし、システムの性能が向トした情報処理システムを
提供することである。
口課題を解決するための手段〕
上記目的を達成するために、本発明は、情報処理システ
ムにおいて、複数の、PLL (位相同期ループ)を有
する半導体集積回路と、上記PLLにクロック信号を供
給するクロック発生回路とを有し、−1−記半導体集積
回路の各々は、各々が有するP L L、の出力するク
ロック信号により動作し、かつ、互いに他の回路からの
信号をPLLの出力するクロック信号と同期化させる同
期回路を有することとしたものである。
ムにおいて、複数の、PLL (位相同期ループ)を有
する半導体集積回路と、上記PLLにクロック信号を供
給するクロック発生回路とを有し、−1−記半導体集積
回路の各々は、各々が有するP L L、の出力するク
ロック信号により動作し、かつ、互いに他の回路からの
信号をPLLの出力するクロック信号と同期化させる同
期回路を有することとしたものである。
[作 用コ
クロック発生回路からのクロック信号が、各半導体集積
回路内に設けたPLLに入力され、P L Lは、これ
を基に、P L L内部の分周器の分局比に従って、前
記の入力されたクロック信号に対し、逓倍の周波数のク
ロック信号を出力する。
回路内に設けたPLLに入力され、P L Lは、これ
を基に、P L L内部の分周器の分局比に従って、前
記の入力されたクロック信号に対し、逓倍の周波数のク
ロック信号を出力する。
従って、互いに他の回路のタロツク信号に同期している
ため、他の回路からのアクセス制御信号に対し、各回路
で最適なタイミング設定を行うことができると同時に同
期回路の回路規模も削減できる。
ため、他の回路からのアクセス制御信号に対し、各回路
で最適なタイミング設定を行うことができると同時に同
期回路の回路規模も削減できる。
また、前記の内蔵された位相同期ループ回路によって、
逓倍の周波数のクロック信号が生成できるため、各半導
体集積回路内のクロック信号として、逓倍のクロック信
号を選ぶことができる。
逓倍の周波数のクロック信号が生成できるため、各半導
体集積回路内のクロック信号として、逓倍のクロック信
号を選ぶことができる。
また、ブリ〉・ト基板上に存在する配線パターンから大
量の電磁気ノイズが発生しない程度に、外部クロック信
号の周波数を低い周波数におとしたとしても、各半導体
集積回路内部ではそれぞれに必要な周波数のクロック信
号を生成することができる。
量の電磁気ノイズが発生しない程度に、外部クロック信
号の周波数を低い周波数におとしたとしても、各半導体
集積回路内部ではそれぞれに必要な周波数のクロック信
号を生成することができる。
[実施例コ
以下、本発明の一実施例を図面に基づいて説明する。
第1図は1本発明で説明する情報処理システムの構成図
で、本システムにおいては、CP’UI、メモリ2、お
よび、それぞれが対象とするI10装置が異なるI10
コントローラ3,4は、それぞれ独立した半導体集積回
路7〜1oに搭載される。
で、本システムにおいては、CP’UI、メモリ2、お
よび、それぞれが対象とするI10装置が異なるI10
コントローラ3,4は、それぞれ独立した半導体集積回
路7〜1oに搭載される。
各半導体集積回路7〜10は、外部のクロック発生回路
6により生成されるクロック信号を伝達するためのクロ
ック線11および各半導体集積回路間での制御情報等を
伝達するための制御ハス12に接続される。
6により生成されるクロック信号を伝達するためのクロ
ック線11および各半導体集積回路間での制御情報等を
伝達するための制御ハス12に接続される。
制御バス12は、CPU1が周波数を変える回路を選択
し、選択した回路にたいして、その出力周波数を制御す
るための制御信号を出力する手段である。
し、選択した回路にたいして、その出力周波数を制御す
るための制御信号を出力する手段である。
各半導体集積回路7〜10には、例えば。
CP Uなどの機能ブロック回路の他に位相同期ループ
回路(PLL)5が組み込まれている。
回路(PLL)5が組み込まれている。
外部のクロック線11からこの回路5に入力されたタロ
ツク信号は、制御バス12によって伝達されるCPU1
からの制御情報に従って、位相同期ループ回路5により
、所定の周波数に変換される。
ツク信号は、制御バス12によって伝達されるCPU1
からの制御情報に従って、位相同期ループ回路5により
、所定の周波数に変換される。
そして、得られたクロック信号は、それぞれの°半導体
集積回路内のクロック信号を必要とする機能ブロック回
路へ内部のクロック線131〜134を介して供給され
る。
集積回路内のクロック信号を必要とする機能ブロック回
路へ内部のクロック線131〜134を介して供給され
る。
なお、クロック信号を必要としない回路を含む場合は、
その回路へのクロック信号の供給は不要である。例えば
、メモリ2に関しては、メモリの種類によっては、クロ
ック信号が不要のものがありそれにたいしては、特に位
相同期ループ回路によるクロック信号供給を行なわなく
てもかまわない。
その回路へのクロック信号の供給は不要である。例えば
、メモリ2に関しては、メモリの種類によっては、クロ
ック信号が不要のものがありそれにたいしては、特に位
相同期ループ回路によるクロック信号供給を行なわなく
てもかまわない。
第2図は、各半導体集積回路内に搭載された位相同期ル
ープ回路の構成図である6 本図は、半導体集積回路7に搭載されたPLL5の場合
について示すが、他の半導体集積回路8〜10に搭載さ
れたPLL5も同様な構成である。
ープ回路の構成図である6 本図は、半導体集積回路7に搭載されたPLL5の場合
について示すが、他の半導体集積回路8〜10に搭載さ
れたPLL5も同様な構成である。
クロック線11を介して供給されたクロック信号は1位
相比較器16に入力され、そこで前記入力信号と分周回
路15の出力とを比較し、その出力信号をローパスフィ
ルタ17に入力し、ローパスフィルタ17の出力信号は
、電圧制御発振器(VC○)18に入力される。
相比較器16に入力され、そこで前記入力信号と分周回
路15の出力とを比較し、その出力信号をローパスフィ
ルタ17に入力し、ローパスフィルタ17の出力信号は
、電圧制御発振器(VC○)18に入力される。
VCO18から出力されたクロック信号131は、分周
回路15に入力され、CPUIからの制御情報によって
設定された分周比に分周され、位相比較器16に入力さ
れる。
回路15に入力され、CPUIからの制御情報によって
設定された分周比に分周され、位相比較器16に入力さ
れる。
上記の通り各半導体集積回路内に搭載された位相同期ル
ープ回路は、内部に分周回路を持ち、かつ、その分周比
を自由に制御できることにより、出力されるクロック信
号の周波数を、タロツク発生回路6で生成したクロック
信号の逓倍の周波数に設定することが可能である。
ープ回路は、内部に分周回路を持ち、かつ、その分周比
を自由に制御できることにより、出力されるクロック信
号の周波数を、タロツク発生回路6で生成したクロック
信号の逓倍の周波数に設定することが可能である。
次に、分周回路について説明する。
第5図は、人力クロック信号の立上がりで変化するフリ
ップフロップを用いた1/2.1/3゜・・・1/8の
分周が可能なプログラマブル分周器の構成図である。
ップフロップを用いた1/2.1/3゜・・・1/8の
分周が可能なプログラマブル分周器の構成図である。
ここで20.21.22は1/2分周用であり。
23は信号のラッチに使用する。
制御バス入力端子26は、CPUが周波数を変′える対
象として選んだ回路のみ゛Hルベルに成り、その時に制
御バス入力端子205.215.225に設定するへき
周波数に応じた信号が入力される。
象として選んだ回路のみ゛Hルベルに成り、その時に制
御バス入力端子205.215.225に設定するへき
周波数に応じた信号が入力される。
制御バス入力端子26は、CPUが出すアドレス信号が
デコーダによりデコードされた信号であり、このように
して、周波数を変更する回路が任意に選択される。
デコーダによりデコードされた信号であり、このように
して、周波数を変更する回路が任意に選択される。
この回路への入力クロック信号は、初段のフリップフロ
ップ20のクロック信号として入力され、それ以降のフ
リップフロップ21.22には、前段の反転出力Qをク
ロック入力とする。フリップフロップ2o〜22のD入
力端子には各自の反転出力か、制御バス入力端子205
,215゜225からの信号か、どちらかが制御バス入
力端子26からの信号のレベルにより選択される。
ップ20のクロック信号として入力され、それ以降のフ
リップフロップ21.22には、前段の反転出力Qをク
ロック入力とする。フリップフロップ2o〜22のD入
力端子には各自の反転出力か、制御バス入力端子205
,215゜225からの信号か、どちらかが制御バス入
力端子26からの信号のレベルにより選択される。
スヘての分周用フリップフロップ20〜22の出力は、
その論理積(AND)を取られた上で。
その論理積(AND)を取られた上で。
この分周回路の出力となり、クロック出力端j25によ
り出力される。
り出力される。
この回路は1通常の分局動作は制御バス人力導子26か
らの信号が′Lルベルの状態で行わ才るが、この信号を
H′にすることにより分局上を設定するための書き込み
が可能となり、制御ノス入力端子205,215.22
5からの信号ブレベルに応じて1/2〜1/8までの分
周が行才れる。
らの信号が′Lルベルの状態で行わ才るが、この信号を
H′にすることにより分局上を設定するための書き込み
が可能となり、制御ノス入力端子205,215.22
5からの信号ブレベルに応じて1/2〜1/8までの分
周が行才れる。
このようにCPUからの制御信号によって周瀕数が変え
られると、例えば、1つの情報処理システム内に複数の
CPUがあって、そのCPUのクロック信号の周波数が
CPUによって異なる場合に、CPUに応して、各々の
CPU以外の回路のクロック信号の周波数を変えること
ができる。
られると、例えば、1つの情報処理システム内に複数の
CPUがあって、そのCPUのクロック信号の周波数が
CPUによって異なる場合に、CPUに応して、各々の
CPU以外の回路のクロック信号の周波数を変えること
ができる。
次に、タイミンググロスについて述べる。
第3図(A)に、従来の非同期で動作するブロック間で
のアクセスを行うための制御信号の同期回路を示し、第
3図(B)にそのタイミングチャートを示す。
のアクセスを行うための制御信号の同期回路を示し、第
3図(B)にそのタイミングチャートを示す。
第3図(A)に示されるマスク・スレーブ形のフリップ
フロップ19a、19bにおいて、制御バス12の1部
である制御バス120を流れる制御信号は、クロック信
号110(クロック線11を流れる)の立上がりでマス
タフリップフロップ19aに入る。スレーブフリップフ
ロップ19bは、クロック線111を流れるクロック信
号の立上がりでマスタフリップフロップ19aからの出
力(信号線121を流れる)を受け、同期化された制御
信号(信号線122を流れる)を出力する。
フロップ19a、19bにおいて、制御バス12の1部
である制御バス120を流れる制御信号は、クロック信
号110(クロック線11を流れる)の立上がりでマス
タフリップフロップ19aに入る。スレーブフリップフ
ロップ19bは、クロック線111を流れるクロック信
号の立上がりでマスタフリップフロップ19aからの出
力(信号線121を流れる)を受け、同期化された制御
信号(信号線122を流れる)を出力する。
スレーブフリップフロップ19bは、マスタフリップフ
ロップ19aの出力のメタステーブル状態を回避するた
めのものであるが、従来のシステムで用いられた同期回
路では、第3図(B)で示すようにクロック信号110
と信号線120を流れる制御信号間に位相差Δφが存在
するため、同期化された信号線122を流れる制御信号
は、信号線120を流れる原信号に対し、最大で1.5
クロック分の遅れをとる可能性がある。
ロップ19aの出力のメタステーブル状態を回避するた
めのものであるが、従来のシステムで用いられた同期回
路では、第3図(B)で示すようにクロック信号110
と信号線120を流れる制御信号間に位相差Δφが存在
するため、同期化された信号線122を流れる制御信号
は、信号線120を流れる原信号に対し、最大で1.5
クロック分の遅れをとる可能性がある。
一方、第4図(A)に本発明における制御信号の同期回
路を示し、第4図(B)にそのタイミングチャートを示
す。
路を示し、第4図(B)にそのタイミングチャートを示
す。
第4図は、I10コントローラA3の内部に設けられた
同期回路を示すが、メモリ2、I10コントローラB4
の内部に設けられた同期回路についても同様である。
同期回路を示すが、メモリ2、I10コントローラB4
の内部に設けられた同期回路についても同様である。
第4図(B)で示される通り、信号l1A120を流れ
る制御信号は、クロック線133を通して入力されるク
ロック信号に同期しているため1位相差はほとんどない
ので、NOTゲート13を用いて、半クロック遅らせた
エツジで取込むようにしてや九ばよい。
る制御信号は、クロック線133を通して入力されるク
ロック信号に同期しているため1位相差はほとんどない
ので、NOTゲート13を用いて、半クロック遅らせた
エツジで取込むようにしてや九ばよい。
こうして得られた、信号線123を流れる同期化された
制御信号は、信号、l1120を流れる原信号に対し、
−律0.5クロック分遅れるだけで、前記のマスタ・ス
レーブフリップフロップを用いた場合よりもタイミング
ロスが少なくてすむ。
制御信号は、信号、l1120を流れる原信号に対し、
−律0.5クロック分遅れるだけで、前記のマスタ・ス
レーブフリップフロップを用いた場合よりもタイミング
ロスが少なくてすむ。
また、同期回路そのものを第3図(A)のようなマスタ
・スレーブフリップフロップにする必要がなくなるため
に回路的に簡略化を図ることができる。
・スレーブフリップフロップにする必要がなくなるため
に回路的に簡略化を図ることができる。
本発明は、以上のように構成されているため。
以下の効果がある。
位相同期ループ回路を複数のI10コントローラなどの
半導体集積回路内に組み込み、システム内の唯一のクロ
ック発生回路からの低速クロック、またはCPUからの
低速クロック信号が、各半導体集積回路内に設けたPL
Lに入力され、PLLはこれを基に、PLL内部の分周
器の分周比を変えることにより、前記の入力されたクロ
ック信号に対し、同一の周波数はもとより任意の周波数
のクロック信号を出力する。
半導体集積回路内に組み込み、システム内の唯一のクロ
ック発生回路からの低速クロック、またはCPUからの
低速クロック信号が、各半導体集積回路内に設けたPL
Lに入力され、PLLはこれを基に、PLL内部の分周
器の分周比を変えることにより、前記の入力されたクロ
ック信号に対し、同一の周波数はもとより任意の周波数
のクロック信号を出力する。
従って、プリント基板上に存在する配線パターンから大
量の電磁気ノイズが発生しない程度に、外部クロック信
号の周波数を低い周波数におとしたとしても、各半導体
集積回路内部ではそれぞれに必要な周波数のクロック信
号を生成することができる。
量の電磁気ノイズが発生しない程度に、外部クロック信
号の周波数を低い周波数におとしたとしても、各半導体
集積回路内部ではそれぞれに必要な周波数のクロック信
号を生成することができる。
このため、このクロック信号による電波妨害ノイズを防
止することができる。
止することができる。
また、前記の内蔵された位相同期ループ回路によって逓
倍の周波数のタロツク信号が生成できるため、各半導体
集積回路内のクロック信号として、逓倍のクロック信号
を選ぶことができる。
倍の周波数のタロツク信号が生成できるため、各半導体
集積回路内のクロック信号として、逓倍のクロック信号
を選ぶことができる。
また、他の回路のクロック信号に同期しているため、他
の回路からのアクセス制御信号に対し各回路で最適なタ
イミング設定を行うことができ。
の回路からのアクセス制御信号に対し各回路で最適なタ
イミング設定を行うことができ。
同時に同期回路の回路規模も削減できる。
また、各機能ブロックに同期したタロツク信号を用いる
ため、回路間でのアクセスの際のタイミングロスを減ら
し、かつ同期化のための回路の簡略化がはかれる。
ため、回路間でのアクセスの際のタイミングロスを減ら
し、かつ同期化のための回路の簡略化がはかれる。
また、唯一のクロック発生回路からの基準クロック信号
を基に各半導体集積回路に速度性能に対応したクロック
信号が供給できるため、クロック発生回路が1つですみ
、システムコストの低減が図れる6 [発明の効果コ 本発明によ九ば、複数の半導体集積回路を有する情報処
理システムにおいて、同期化のためのタイミングロスを
減らし、システムの性能が向上した情報処理システムを
提供することができる。
を基に各半導体集積回路に速度性能に対応したクロック
信号が供給できるため、クロック発生回路が1つですみ
、システムコストの低減が図れる6 [発明の効果コ 本発明によ九ば、複数の半導体集積回路を有する情報処
理システムにおいて、同期化のためのタイミングロスを
減らし、システムの性能が向上した情報処理システムを
提供することができる。
第1図は本発明の一実施例を示す情報処理システムの構
成図、第2図は第1図中に示した位相同期ループの構成
図、第3図は従来の制御信号の同期回路およびそれのタ
イミングチャートの説明図、第4図は本発明における同
期回路およびそれのタイミングチャートの説明図、第5
図は第2図中に示した2つの分周回路の構成図、第6、
第7図は従来の情報処理システムの構成図である。 1・・・CPU、2・・・メモリ、3.4・・・I10
コントローラ、5・・・位相同期ループ回路、7〜10
・・・半導体集積回路、15・・・分周回路、16・・
・位相比較器、17 ローパスフィルタ、18・・電圧
制御発振器。
成図、第2図は第1図中に示した位相同期ループの構成
図、第3図は従来の制御信号の同期回路およびそれのタ
イミングチャートの説明図、第4図は本発明における同
期回路およびそれのタイミングチャートの説明図、第5
図は第2図中に示した2つの分周回路の構成図、第6、
第7図は従来の情報処理システムの構成図である。 1・・・CPU、2・・・メモリ、3.4・・・I10
コントローラ、5・・・位相同期ループ回路、7〜10
・・・半導体集積回路、15・・・分周回路、16・・
・位相比較器、17 ローパスフィルタ、18・・電圧
制御発振器。
Claims (1)
- 【特許請求の範囲】 1、複数の、PLL(位相同期ループ)を有する半導体
集積回路と、上記PLLにクロック信号を供給するクロ
ック発生回路とを有し、 上記半導体集積回路の各々は、各々が有するPLLの出
力するクロック信号により動作し、かつ、互いに他の回
路からの信号をPLLの出力するクロック信号と同期化
させる同期回路を有することを特徴とする情報処理シス
テム。 2、上記半導体集積回路の少なくとも1つは、CPU(
Central Processing Unit)で
あることを特徴とする請求項1記載の情報処理システム
。 3、上記CPUは、上記半導体集積回路の中から任意に
半導体集積回路を選択し、選択した半導体集積回路に含
まれるPLLに対して、その出力周波数を制御するため
の制御信号を出力する手段を有し、 上記PLLは、CPUからの制御信号により出力するク
ロック信号の周波数を設定する手段を有することを特徴
とする請求項1または2記載の情報処理システム。
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