JPH04140812A

JPH04140812A - 情報処理システム

Info

Publication number: JPH04140812A
Application number: JP2264608A
Authority: JP
Inventors: Akihiko Hirano; 平野　章彦; Shoichi Miyazawa; 章一宮沢; Ryutaro Hotta; 龍太郎堀田; Kenichi Hase; 健一長谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-10-01
Filing date: 1990-10-01
Publication date: 1992-05-14
Anticipated expiration: 2013-02-25
Also published as: JP2719226B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、クロックで動作する複数の半導体集積回路を
有する情報処理、システムにおける各回路へのクロック
の供給手段と、個々の半導体集積回路内の動作クロック
の制御方法とに関する。

［従来の技術」従来技術に係る複数の半導体集積回路から構成される情
報処理システムでは、第６図に示す様に。

個々の半導体集積回路１６．３６．４６へのクロックの
供給方法は１個々の半導体集積回路１６．３６．４６内
で必要とされる周波数のクロックを半導体集積回路外部
のクロック発生回路６１〜６３で作り出し、前記半導体
集積回路１６．３６．４６が載せられたプリント基板上
のクロック線１１０〜１１２を介して供給するというも
のであつた・また、別の従来技術として、第７図に示すように、ＣＰ
　Ｕ　（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎ
ｉｔ）を有する半導体集積回路において特開昭６４−６
２０２３号公報記載のように半導体集積回路７６内に位
相同期ループ回路６６（以下ではＰＬＬとも呼ぶ）を持
たせ、その半導体集積回路内では安定したクロックを発
生させるものがある。

［発明が解決しようとする課題］第６図に示す上記従来技術は、各Ｉ１０コン）〜ローラ
３６．４６などの半導体集積回路１６．３６．４６で使
用されるクロックとして、外部から供給されるクロック
をそのまま内部での動作クロックとして使用するために
、その半導体集積回路１６．３６．４６の速度性能に対
応した１つ以上のクロック発生回路６１．６２．６３が
必要であり、システムコスト的に高くなるという問題が
あった。

また、ＣＰＵ１６とＩ１０コントローラ３６．４６のタ
ロツク源が異なるため、ＣＰＵ１６が１．１０コントロ
ーラ３６．４６をアクセスする場合、Ｉ１０コントロー
ラ３６．４６にとって非同期アクセスとなり同期化のた
めのタイミングロスが生じ、システムの性能が劣化する
という問題があった。

また、各Ｉ１０コントローラ３６．４６に入力されるク
ロックは外部のクロック発生回路６２．６３からプリン
ト基板上の配線パターン（クロック線１１１〜１１４）
を介して供給されるため、そのクロックが高い周波数の
場合、クロックが伝達されている配線パターンから電波
妨害ノイズを大量に発生するという問題があった。

また、第７図の従来技術においては、１つの半導体集積
回路内に、１つのＰＬＬを股りて、各機能ブロック（Ｃ
Ｐ、Ｕ１７．メモリ２７．Ｉ１０コントローラ３７．４
７）に対して同一のクロックを送っているため、上記の
様な問題は生しないが、このような半導体集積回路が複
数ある場合には、上述の問題が生じる。しかし、この問
題に対する配慮はなんら示されていない。

本発明の目的は、複数の半導体集積回路を有する情報処
理システムにおいて、同期化のためのタイミングロスを
減らし、システムの性能が向トした情報処理システムを
提供することである。

口課題を解決するための手段〕上記目的を達成するために、本発明は、情報処理システ
ムにおいて、複数の、ＰＬＬ　（位相同期ループ）を有
する半導体集積回路と、上記ＰＬＬにクロック信号を供
給するクロック発生回路とを有し、−１−記半導体集積
回路の各々は、各々が有するＰ　Ｌ　Ｌ、の出力するク
ロック信号により動作し、かつ、互いに他の回路からの
信号をＰＬＬの出力するクロック信号と同期化させる同
期回路を有することとしたものである。

［作　用コクロック発生回路からのクロック信号が、各半導体集積
回路内に設けたＰＬＬに入力され、Ｐ　Ｌ　Ｌは、これ
を基に、Ｐ　Ｌ　Ｌ内部の分周器の分局比に従って、前
記の入力されたクロック信号に対し、逓倍の周波数のク
ロック信号を出力する。

従って、互いに他の回路のタロツク信号に同期している
ため、他の回路からのアクセス制御信号に対し、各回路
で最適なタイミング設定を行うことができると同時に同
期回路の回路規模も削減できる。

また、前記の内蔵された位相同期ループ回路によって、
逓倍の周波数のクロック信号が生成できるため、各半導
体集積回路内のクロック信号として、逓倍のクロック信
号を選ぶことができる。

また、ブリ〉・ト基板上に存在する配線パターンから大
量の電磁気ノイズが発生しない程度に、外部クロック信
号の周波数を低い周波数におとしたとしても、各半導体
集積回路内部ではそれぞれに必要な周波数のクロック信
号を生成することができる。

［実施例コ以下、本発明の一実施例を図面に基づいて説明する。

第１図は１本発明で説明する情報処理システムの構成図
で、本システムにおいては、ＣＰ’ＵＩ、メモリ２、お
よび、それぞれが対象とするＩ１０装置が異なるＩ１０
コントローラ３，４は、それぞれ独立した半導体集積回
路７〜１ｏに搭載される。

各半導体集積回路７〜１０は、外部のクロック発生回路
６により生成されるクロック信号を伝達するためのクロ
ック線１１および各半導体集積回路間での制御情報等を
伝達するための制御ハス１２に接続される。

制御バス１２は、ＣＰＵ１が周波数を変える回路を選択
し、選択した回路にたいして、その出力周波数を制御す
るための制御信号を出力する手段である。

各半導体集積回路７〜１０には、例えば。

ＣＰ　Ｕなどの機能ブロック回路の他に位相同期ループ
回路（ＰＬＬ）５が組み込まれている。

外部のクロック線１１からこの回路５に入力されたタロ
ツク信号は、制御バス１２によって伝達されるＣＰＵ１
からの制御情報に従って、位相同期ループ回路５により
、所定の周波数に変換される。

そして、得られたクロック信号は、それぞれの°半導体
集積回路内のクロック信号を必要とする機能ブロック回
路へ内部のクロック線１３１〜１３４を介して供給され
る。

なお、クロック信号を必要としない回路を含む場合は、
その回路へのクロック信号の供給は不要である。例えば
、メモリ２に関しては、メモリの種類によっては、クロ
ック信号が不要のものがありそれにたいしては、特に位
相同期ループ回路によるクロック信号供給を行なわなく
てもかまわない。

第２図は、各半導体集積回路内に搭載された位相同期ル
ープ回路の構成図である６本図は、半導体集積回路７に搭載されたＰＬＬ５の場合
について示すが、他の半導体集積回路８〜１０に搭載さ
れたＰＬＬ５も同様な構成である。

クロック線１１を介して供給されたクロック信号は１位
相比較器１６に入力され、そこで前記入力信号と分周回
路１５の出力とを比較し、その出力信号をローパスフィ
ルタ１７に入力し、ローパスフィルタ１７の出力信号は
、電圧制御発振器（ＶＣ○）１８に入力される。

ＶＣＯ１８から出力されたクロック信号１３１は、分周
回路１５に入力され、ＣＰＵＩからの制御情報によって
設定された分周比に分周され、位相比較器１６に入力さ
れる。

上記の通り各半導体集積回路内に搭載された位相同期ル
ープ回路は、内部に分周回路を持ち、かつ、その分周比
を自由に制御できることにより、出力されるクロック信
号の周波数を、タロツク発生回路６で生成したクロック
信号の逓倍の周波数に設定することが可能である。

次に、分周回路について説明する。

第５図は、人力クロック信号の立上がりで変化するフリ
ップフロップを用いた１／２．１／３゜・・・１／８の
分周が可能なプログラマブル分周器の構成図である。

ここで２０．２１．２２は１／２分周用であり。

２３は信号のラッチに使用する。

制御バス入力端子２６は、ＣＰＵが周波数を変′える対
象として選んだ回路のみ゛Ｈルベルに成り、その時に制
御バス入力端子２０５．２１５．２２５に設定するへき
周波数に応じた信号が入力される。

制御バス入力端子２６は、ＣＰＵが出すアドレス信号が
デコーダによりデコードされた信号であり、このように
して、周波数を変更する回路が任意に選択される。

この回路への入力クロック信号は、初段のフリップフロ
ップ２０のクロック信号として入力され、それ以降のフ
リップフロップ２１．２２には、前段の反転出力Ｑをク
ロック入力とする。フリップフロップ２ｏ〜２２のＤ入
力端子には各自の反転出力か、制御バス入力端子２０５
，２１５゜２２５からの信号か、どちらかが制御バス入
力端子２６からの信号のレベルにより選択される。

スヘての分周用フリップフロップ２０〜２２の出力は、
その論理積（ＡＮＤ）を取られた上で。

この分周回路の出力となり、クロック出力端ｊ２５によ
り出力される。

この回路は１通常の分局動作は制御バス人力導子２６か
らの信号が′Ｌルベルの状態で行わ才るが、この信号を
Ｈ′にすることにより分局上を設定するための書き込み
が可能となり、制御ノス入力端子２０５，２１５．２２
５からの信号ブレベルに応じて１／２〜１／８までの分
周が行才れる。

このようにＣＰＵからの制御信号によって周瀕数が変え
られると、例えば、１つの情報処理システム内に複数の
ＣＰＵがあって、そのＣＰＵのクロック信号の周波数が
ＣＰＵによって異なる場合に、ＣＰＵに応して、各々の
ＣＰＵ以外の回路のクロック信号の周波数を変えること
ができる。

次に、タイミンググロスについて述べる。

第３図（Ａ）に、従来の非同期で動作するブロック間で
のアクセスを行うための制御信号の同期回路を示し、第
３図（Ｂ）にそのタイミングチャートを示す。

第３図（Ａ）に示されるマスク・スレーブ形のフリップ
フロップ１９ａ、１９ｂにおいて、制御バス１２の１部
である制御バス１２０を流れる制御信号は、クロック信
号１１０（クロック線１１を流れる）の立上がりでマス
タフリップフロップ１９ａに入る。スレーブフリップフ
ロップ１９ｂは、クロック線１１１を流れるクロック信
号の立上がりでマスタフリップフロップ１９ａからの出
力（信号線１２１を流れる）を受け、同期化された制御
信号（信号線１２２を流れる）を出力する。

スレーブフリップフロップ１９ｂは、マスタフリップフ
ロップ１９ａの出力のメタステーブル状態を回避するた
めのものであるが、従来のシステムで用いられた同期回
路では、第３図（Ｂ）で示すようにクロック信号１１０
と信号線１２０を流れる制御信号間に位相差Δφが存在
するため、同期化された信号線１２２を流れる制御信号
は、信号線１２０を流れる原信号に対し、最大で１．５
クロック分の遅れをとる可能性がある。

一方、第４図（Ａ）に本発明における制御信号の同期回
路を示し、第４図（Ｂ）にそのタイミングチャートを示
す。

第４図は、Ｉ１０コントローラＡ３の内部に設けられた
同期回路を示すが、メモリ２、Ｉ１０コントローラＢ４
の内部に設けられた同期回路についても同様である。

第４図（Ｂ）で示される通り、信号ｌ１Ａ１２０を流れ
る制御信号は、クロック線１３３を通して入力されるク
ロック信号に同期しているため１位相差はほとんどない
ので、ＮＯＴゲート１３を用いて、半クロック遅らせた
エツジで取込むようにしてや九ばよい。

こうして得られた、信号線１２３を流れる同期化された
制御信号は、信号、ｌ１１２０を流れる原信号に対し、
−律０．５クロック分遅れるだけで、前記のマスタ・ス
レーブフリップフロップを用いた場合よりもタイミング
ロスが少なくてすむ。

また、同期回路そのものを第３図（Ａ）のようなマスタ
・スレーブフリップフロップにする必要がなくなるため
に回路的に簡略化を図ることができる。

本発明は、以上のように構成されているため。

以下の効果がある。

位相同期ループ回路を複数のＩ１０コントローラなどの
半導体集積回路内に組み込み、システム内の唯一のクロ
ック発生回路からの低速クロック、またはＣＰＵからの
低速クロック信号が、各半導体集積回路内に設けたＰＬ
Ｌに入力され、ＰＬＬはこれを基に、ＰＬＬ内部の分周
器の分周比を変えることにより、前記の入力されたクロ
ック信号に対し、同一の周波数はもとより任意の周波数
のクロック信号を出力する。

従って、プリント基板上に存在する配線パターンから大
量の電磁気ノイズが発生しない程度に、外部クロック信
号の周波数を低い周波数におとしたとしても、各半導体
集積回路内部ではそれぞれに必要な周波数のクロック信
号を生成することができる。

このため、このクロック信号による電波妨害ノイズを防
止することができる。

また、前記の内蔵された位相同期ループ回路によって逓
倍の周波数のタロツク信号が生成できるため、各半導体
集積回路内のクロック信号として、逓倍のクロック信号
を選ぶことができる。

また、他の回路のクロック信号に同期しているため、他
の回路からのアクセス制御信号に対し各回路で最適なタ
イミング設定を行うことができ。

同時に同期回路の回路規模も削減できる。

また、各機能ブロックに同期したタロツク信号を用いる
ため、回路間でのアクセスの際のタイミングロスを減ら
し、かつ同期化のための回路の簡略化がはかれる。

また、唯一のクロック発生回路からの基準クロック信号
を基に各半導体集積回路に速度性能に対応したクロック
信号が供給できるため、クロック発生回路が１つですみ
、システムコストの低減が図れる６［発明の効果コ本発明によ九ば、複数の半導体集積回路を有する情報処
理システムにおいて、同期化のためのタイミングロスを
減らし、システムの性能が向上した情報処理システムを
提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す情報処理システムの構
成図、第２図は第１図中に示した位相同期ループの構成
図、第３図は従来の制御信号の同期回路およびそれのタ
イミングチャートの説明図、第４図は本発明における同
期回路およびそれのタイミングチャートの説明図、第５
図は第２図中に示した２つの分周回路の構成図、第６、
第７図は従来の情報処理システムの構成図である。１・・・ＣＰＵ、２・・・メモリ、３．４・・・Ｉ１０
コントローラ、５・・・位相同期ループ回路、７〜１０
・・・半導体集積回路、１５・・・分周回路、１６・・
・位相比較器、１７　ローパスフィルタ、１８・・電圧
制御発振器。

Claims

【特許請求の範囲】１、複数の、ＰＬＬ（位相同期ループ）を有する半導体
集積回路と、上記ＰＬＬにクロック信号を供給するクロ
ック発生回路とを有し、上記半導体集積回路の各々は、各々が有するＰＬＬの出
力するクロック信号により動作し、かつ、互いに他の回
路からの信号をＰＬＬの出力するクロック信号と同期化
させる同期回路を有することを特徴とする情報処理シス
テム。２、上記半導体集積回路の少なくとも１つは、ＣＰＵ（
Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）で
あることを特徴とする請求項１記載の情報処理システム
。３、上記ＣＰＵは、上記半導体集積回路の中から任意に
半導体集積回路を選択し、選択した半導体集積回路に含
まれるＰＬＬに対して、その出力周波数を制御するため
の制御信号を出力する手段を有し、上記ＰＬＬは、ＣＰＵからの制御信号により出力するク
ロック信号の周波数を設定する手段を有することを特徴
とする請求項１または２記載の情報処理システム。