JP2795008B2 - 位相同期発振回路の耐入力クロック断回路方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力クロックの分周信
号に対し整数倍のクロックを供給する位相同期発振回路
に関し、特に入力クロックの断に対処する回路方式に関
するものである。

【０００２】

【従来の技術】従来、この種の位相同期発振回路方式
は、図４に示すように、位相比較器１０２，１０７と、
ループフィルタ１０３，１０８と、電圧制御発振器１０
４，１０９と、分周器１０５，１１０から成る位相同期
発振回路１００Ａ，１００Ｂが２段構成されている。そ
して特にループフィルタ１０３の時定数は非常に大きく
設定されるために、入力端子ＩＮより分周器１０１を経
て入力されるクロックが断しても分周器１０５の出力は
急激に変動することがなく出力され続け、出力端子ＯＵ
Ｔに出力されるクロックも変動が少なくなるようになっ
ている。

【０００３】また、図５に示すように、位相比較器２０
２，ループフィルタ２０３，電圧制御発振器２０６，分
周器２０７から成る位相同期発振回路２００内にスイッ
チ２０５を設けるとともに、クロック断検出回路２０８
を設ける。そして入力クロックの断をクロック断検出回
路２０８で検出すると、その出力に基づきスイッチ２０
５を制御して電圧制御発振器２０６の入力を定電圧源２
０４に接続し出力端子ＯＵＴに出力されるクロック周波
数を一定に固定する。さらに入力クロック復旧後は分周
タイミング制御回路２０９によって分周器２０１の出力
を１回だけ分周器２０７に伝え、位相比較器２０２の入
力信号の位相がそろえられるとともに、スイッチ２０５
が元に戻されて位相同期の再確立が高速化される回路方
式もあった。

【０００４】

【発明が解決しようとする課題】しかし、図４の従来方
式は、ループフィルタ１０３の時定数が大きいために、
位相比較器１０２で位相が非同期の状態から同期を確立
するまでの時間が非常に長くなるという問題点があっ
た。また、図５の従来方式では入力クロックの断時間が
長いと、入力クロックの周波数が０Ｈzであることから
電圧制御発振器の出力周波数は下限値まで外れてしまう
ため、入力クロック断が復旧した時点で位相同期が確立
するまでの間、出力端子に出力されるクロックが変動す
るという問題点があった。

【０００５】本発明は以上の点に鑑み、上記のような課
題を解決するためになされたもので、その目的は、ジッ
タおよびワンダを含んだクロックを入力して再生後所望
の周波数のクロックを出力する位相同期発振回路におい
て、入力クロックの断および復旧時の出力周波数の変動
を低減させることができる位相同期発振回路の耐入力ク
ロック断回路方式を提供することにある。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
め本発明は、位相比較器，ループフィルタ，電圧制御発
振器，分周器を用いて入力クロックを分周したクロック
を作成し、その整数倍のクロックを供給する位相同期発
振回路方式において、入力クロックの断を検出するクロ
ック断検出手段と、電圧制御発振器の出力を位相比較周
波数まで分周した第１の信号を遅延素子１段を介して通
過させた第２の信号と該第１の信号を遅延素子２段を介
して通過させた第３の信号を作成して、この位相比較器
の基準信号入力に対してクロック断検出手段が入力クロ
ック断を検出していない間は入力クロックの分周信号を
入力し、入力クロック断を検出している間は第１の信号
と第３の信号を交互に入力して入力クロック断中の基準
信号を位相比較器に擬似的に供給する手段と、クロック
断検出手段が入力クロック断の復旧を検出した時点で第
１の信号のタイミングを利用して入力クロックの分周器
を初期設定し、入力クロックの分周信号の位相が第１の
信号の位相に揃うように強制的に位相関係を設定する手
段を有するものである。

【０００７】

【作用】本発明においては、入力クロックが断している
間、位相比較器の基準信号入力として途絶えている入力
クロックの分周信号の代わりに電圧制御発振器出力の分
周信号で位相比較器の比較信号入力に入力されている信
号を、タイミングを微小量変調させながら位相比較器の
基準信号として入力することが可能になる。

【０００８】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明にかかる位相同期発振回
路の耐入力クロック断回路方式の一実施例を示すブロッ
ク構成図である。図１において、１は入力端子ＩＮより
基準となるクロックａが入力される分周器、２は第１の
選択回路１２で選択される基準の信号ｃと第２の選択回
路１３で選択される比較信号ｍとの位相比較を行う位相
比較器、３はループフィルタ、４は電圧制御発振器、５
はこの電圧制御発振器４の出力を分周する分周器であ
る。

【０００９】６は入力クロックａの断を検出するクロッ
ク断検出回路、７はインバータ、８はこのインバータ７
の出力をクロック入力ＣＫに入力するとともに、クロッ
ク断検出回路６の検出信号ｆをデータ入力Ｄに入力する
Ｄタイプ・フリップフロップ（ＤＦ）、９は論理和素
子、１０はこの論理和素子９の出力信号ｈを遅延する遅
延回路、１１はこの遅延回路１０で遅延される信号と論
理和素子９の出力信号ｈが入力される論理和素子であ
り、この論理和素子１１の出力信号ｉが選択信号として
第１及び第２の選択回路１２，１３にそれぞれ入力され
ている。

【００１０】また、１４は分周器５からの出力信号ｅと
その出力信号を２段の遅延素子１６，１７で遅延した信
号が入力される第３の選択回路、１５は１段目の遅延素
子１６で遅延した信号がそれぞれ入力される第４の選択
回路であり、これら第３及び第４の選択回路１４，１５
には、分周器５で分周した信号ｅが１／２分周器１８，
遅延回路１９を介して作成された信号ｋが選択信号とし
てそれぞれ入力されている。２０は遅延回路、２１はイ
ンバータ、２２は論理素子で、信号ｎはＤタイプ・フリ
ップフロップ８の出力信号ｇとその信号ｇを遅延回路２
０で遅延させ、インバータ２１で反転した信号とを論理
積素子２２に入力しその論理積から作成され、位相比較
器２のリセット入力に接続されている。

【００１１】ここで、入力端子ＩＮに基準となるクロッ
クａが入力されると、この入力クロックは分周器１にて
分周された後、選択回路１２を介して位相比較器２に入
力される。この位相比較器２は、図３に示すように２つ
のＤタイプ・フリップフロップ３１，３２と論理積素子
３３と論理和素子３４から構成され、基準信号ｃと比較
信号ｍの立ち上がりの位相を比較するようになってい
る。

【００１２】一方、電圧制御発振器４の出力は分周器５
にて分周された後、選択回路１３を介して位相比較器２
に入力される。実際には位相比較器２およびループフィ
ルタ３は図３のように構成されており、この位相比較器
２は選択回路１２で選択された図２(C)に示す基準信号
ｃと選択回路１３で選択された図２(K)に示す比較信号
ｍの位相を比較し、その比較出力をパルス状の信号とし
て送出する。その位相差に応じてパルス信号ｐ，ｑのど
ちらかが出力される。

【００１３】そしてループフィルタ３は入力された信号
ｐ，ｑを積分しており、信号ｐが入力されると出力信号
ｒの電圧が上がる方向に作用し、信号ｑが入力されると
出力信号ｒの電圧が下がる方向に作用する。このループ
フィルタ３の出力が電圧制御発振器４に入力電圧として
供給されることにより、電圧制御発振器４はこの入力電
圧に応じた周波数のクロックを出力する。以上が正常時
の位相同期発振回路の動作である。

【００１４】次に入力クロックが断した場合の動作を図
２を参照して説明する。クロック断検出回路６が入力ク
ロック断を検出すると、その出力は図２(E)に示すよう
に規定時間後に信号ｆが「Ｈ」レベルとなる。続いて論
理和素子９の出力信号ｈも図２(G) に示すように「Ｈ」
レベルとなり、分周器１は初期設定状態となる。続いて
論理和素子１１の出力信号ｉが図２(H) のように「Ｈ」
レベルとなって、第１の選択回路１２は第４の選択回路
１４からの図２(I) に示す信号ｊを、第２の選択回路１
３は第４の選択回路１５からの信号ｌを選択出力する。
ここで、第２及び第４の選択回路１３，１５は選択する
機能ではなく、第１及び第３の選択回路１２，１４の遅
延時間と同じに設定する目的を持っている。

【００１５】そして、分周器５から出力する図２(D) に
示す信号ｅはインバータ７を介してＤタイプ・フリップ
フロップ８に入力される。このためフリップフロップ８
は図２(E) に示す信号ｆの「Ｈ」レベルをラッチして図
２(F)に示す信号ｇを出力し、図２(G)に示す信号ｈのレ
ベル変化のタイミングが分周器５の出力信号ｅによって
決まるようにしている。

【００１６】信号ｇが遅延回路２０を通過し、インバー
タ２１によって反転された信号と信号ｇは論理積素子２
２に入力され図２(L)に示すパルス信号ｎを生成する。
入力クロックが断した直後でかつクロック断検出回路６
がクロック断を検出する前に比較信号ｍが位相比較器２
に入力されると、位相比較器２が信号ｃ，ｍの位相比較
動作を正常に続行できなくなるため、パルス信号ｎによ
って入力クロック断が検出された後に位相比較器２がリ
セットされるようになっている。

【００１７】また、第３の選択回路１４には分周器５の
出力の信号ｅと当該信号ｅが２段の遅延素子１６, １７
によって遅延した信号が入力されており、１／２ 分周
器１８と遅延回路１９によって図２(J) に示すような信
号ｋが作成され、この信号ｋをもとに各選択回路１４，
１５の入力信号が交互に選択されて信号ｊ，ｌとして出
力される。これにより、図２に示すように、第１の選択
回路１２の信号ｃには入力クロックａが断の間は信号ｊ
が出力され、この信号ｊは信号ｍに対し位相が進む状態
と遅れる状態を交互に繰り返すことになる。

【００１８】この結果、位相比較器２には入力クロック
が断の間も図２(C)に示す基準信号ｃと図２(K)に示す比
較信号ｍが途切れることなく供給される。その結果、入
力クロックが断となっても位相比較器２から見れば、基
準信号ｃと比較信号ｍの位相状態は入力クロックが断す
る前と変わりがないため、電圧制御発振器４の出力周波
数も入力クロックが断する前後において変動することが
なくなる。

【００１９】さらに入力クロックが断から復旧した場合
の動作を説明する。クロック断検出回路６は入力クロッ
ク断の復旧を検出すると、その出力の図２(E) に示す信
号ｆは「Ｌ」レベルとなるが、フリップフロップ８の出
力信号ｇは、図２(F) に示すように分周器５から出力す
る信号ｅの立ち下がりに同期して「Ｌ」レベルとなる。
すると論理和素子９の出力信号ｈは図２(G)に示すよう
に両信号ｆとｇの論理和のため、結局その信号ｇに同期
して「Ｌ」レベルとなる。そのためこの信号ｈが「Ｌ」
レベルとなると、分周器１は初期設定状態が解除され、
分周動作を開始する。

【００２０】また、論理和素子１１の出力信号ｉは図２
(H) に示すように論理和素子９の信号ｈが遅延回路１０
によって遅延されるため、図２に示すように、信号ｃに
は入力クロック断復旧後は選択回路１２が信号ｊを１回
だけ基準信号ｃとして出力した後、信号ｂを基準信号ｃ
として出力するようになる。この結果、位相比較器２の
入力である基準信号ｃと比較信号ｍは入力クロック断が
復旧した時点でも途切れることなく供給され、出力クロ
ック信号ｄが乱れることがなくなる。

【００２１】

【発明の効果】以上説明したように本発明は、位相比較
器，ループフィルタ，電圧制御発振器，分周器を用いて
入力クロックを分周した信号の整数倍のクロックを供給
する位相同期発振回路方式において、入力クロックが断
している間、位相比較器の基準信号入力として途絶えて
いる入力クロックの分周信号の代わりに電圧制御発振器
出力の分周信号で位相比較器の比較信号入力に入力され
ている信号を、タイミングを微小量変調させながら位相
比較器の基準信号として入力することにより、電圧制御
発振器の出力すなわち位相同期発振回路の出力クロック
信号に入力クロックの断および復旧に伴う乱れを生じさ
せないという効果がある。

【図面の簡単な説明】

【図１】本発明に係る位相同期発振回路の耐入力クロッ
ク断回路方式の一実施例を示すブロック図である。

【図２】上記実施例の動作を説明する各部のタイミング
チャートである。

【図３】図１の位相比較器及びループフィルタの具体例
を示す構成図である。

【図４】従来の位相同期発振回路方式の一例を示すブロ
ック図である。

【図５】従来の位相同期発振回路方式の他の例を示すブ
ロック図である。

【符号の説明】

１，５ 分周器 ２ 位相比較器 ３ ループフィルタ ４ 電圧制御発振器 ５ クロック断検出回路 ７，２１ インバータ ８ Ｄタイプ・フリップフロップ ９，１１ 論理和素子 １０，１９，２０ 遅延回路 １２，１３，１４，１５ 選択回路 １６，１７ 遅延素子 １８ １／２分周器 ２２ 論理積素子

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 位相比較器，ループフィルタ，電圧制御
   発振器，分周器を用いて入力クロックを分周した信号の
   整数倍のクロックを供給する位相同期発振回路方式にお
   いて、 入力クロックの断を検出するクロック断検出手段と、前
   記電圧制御発振器の出力を位相比較周波数まで分周した
   第１の信号を遅延素子１段を介して通過させた第２の信
   号と該第１の信号を遅延素子２段を介して通過させた第
   ３の信号を作成して、前記位相比較器の基準信号入力に
   対して、前記クロック断検出手段が入力クロック断を検
   出していない間は入力クロックの分周信号を入力し、入
   力クロック断を検出している間は前記第１の信号と前記
   第３の信号を前記基準信号入力に交互に入力して、入力
   クロック断中の基準信号を前記位相比較器に擬似的に供
   給する手段と、前記クロック断検出手段が入力クロック
   断の復旧を検出した時点で前記第１の信号のタイミング
   を利用して入力クロックの分周器を初期設定し、該入力
   クロックの分周信号の位相が前記第１の信号の位相に揃
   うように強制的に位相関係を設定する手段を有すること
   を特徴とする位相同期発振回路の耐入力クロック断回路
   方式。