JPH03203427A - 位相同期クロック発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の従伝送装置との間でポイント対マルチ
ポイントの通信形態をとる主伝送装置において、各従伝
送装置が送出するパケット信号を識別するために、各パ
ケット信号に位相同期したクロックを発生する位相同期
クロック発生回路に関する。

〔従来の技術］ ディジタル時分割多重通信方式では、送信されたパケッ
ト信号を受信側で正確に再生するために、受信側伝送装
置の受信点でパケット信号の識別に用いるクロックを発
生する必要がある。

また、主伝送装置と複数の従伝送装置群との間が受動バ
ス形式の伝送路で接続された配線形態では、主伝送装置
と各従伝送装置間の伝送距離が異なるので、各従伝送装
置が送出するパケット信号ごとに主伝送装置における受
信位相が変化する。

このパケット信号ごとの受信位相差がパケット信号の１
ビット幅に対して太き（なると、受信したパケット信号
ごとに異なる位相を有するクロックが必要になる。した
がって、このようなりロックを発生するのに必要な時間
分のビットが、各パケット信号にプリアンプルとして付
加される。

このプリアンプルは、長くなるに従って伝送効率の低下
をもたらし、一方で所定の伝送効率を維持するためには
伝送速度の上昇が避けられなかった。したがって、でき
る限り短いプリアンプル長で位相同期クロックを得るこ
とが要求されている。

第８図は、ＰＬＬ　（位相同期ループ）回路を用いて構
成される従来の位相同期クロック発生回路を示すブロッ
ク図である。

図において、位相比較器８１の一方の入力端子には入力
信号（１）が入力され、その位相比較出力信号はループ
フィルタ８２を介して電圧制御発振器（ＶＣＯ）８３に
入力される。電圧制御発振器８３の出力信号（位相同期
クロック）（Ｕ）は、位相比較器８１の他方の入力端子
にフィードバックされ、入力信号（１）との位相を比較
して位相差がなくなるようにその発振周波数が制御され
、位相同期クロックとして取り出される構成である。

一方、あらかじめ入力信号より数倍から十数倍の高速ク
ロックを用意し、入力信号を高速クロックで多点サンプ
リングすることにより、位相同期クロックを用いないで
入力信号の識別を行う方法がある。

第９図は、多点サンプリングを用いて構成される識別回
路を示すブロック図である。

図において、多点サンプリング回路９１は、クロック発
生回路９３が出力するクロック（ｙ）を用いて、入力パ
ケット信号（２）の多点サンプリングを行い、その結果
を出力信号（Ｚ）として出力する構成である。

ここで、多点サンプリングを用いて構成される識別回路
の動作について、第１０図、に示す各部の信号のタイム
チャートを用いて説明する。

人力パケット信号（Ｘ）は、プリアンプルとデータパケ
ットから構成される。入力パケット信号（Ｘ）′はその
拡大図であり、第にのデータパケットの後半から第（ｋ
＋１）のデータパケットの前半を表している。出力信号
（Ｚ）は、クロック発生回路９３が出力するクロック（
至）により、入力パケット信号（Ｘ）を多点サンプリン
グした結果である。

（発明が解決しようとする課題〕 ところで、第８図に示すＰＬＬ回路を用いて位相同期ク
ロックを発生する構成では、入力信号と同等の電圧制御
発振器を用いることができるので素子速度の上昇を招く
ことはないが、ループフィルタの特性上、位相誤差と位
相引き込み速度とは相反しており、位相誤差の上昇を抑
えて高速に位相同期を確立することは困難であった。す
なわち、短いプリアンプルで位相同期クロックを得るこ
とは容易ではなかった。

また、多点サンプリングを用いた入力パケット信号の識
別方法では、ＰＬＬ回路と異なってパケット信号ごとに
位相同期クロックの位相を対応させる必要がなく、位相
同期をとるためには非常に短いプリアンプルで十分であ
る。しかし、多点サンプリングを行うために、通常、入
力信号より数倍から十数倍程度の高速クロックを発生す
る発振器と、各回路素子を高速で動作させる必要があり
、コストの上昇を招いていた。さらに、動作速度にも限
界があるので、非常に高速な入力信号に対してこの方法
を適用することは困難であった。

本発明は、入力パケット信号の識別・再生に用いる位相
同期クロックの生成において、高速に位相同期を確立で
き、かつ低コストで構成できる位相同期クロック発生回
路を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、受動バス形式の伝送路を介して接続され、デ
ィジタル時分割多重通信方式により有限長のパケット信
号を送受信する一台の主伝送装置と複数の従伝送装置と
の間で、各従伝送装置から送信されたパケット信号に位
相同期した位相同期クロックを発生する主伝送装置の位
相同期クロック発生回路において、パケット信号の受信
開始を指示するスタート回路と、パケット信号の立ち上
がりあるいは立ち下がりの変化点を検出する変化点検出
回路と、所定の基準クロックを発生する基準クロック発
生回路と、基準クロックから互いに位相の異なる多相ク
ロックを発生する多相クロック発生回路と、パケット信
号の受信開始指示に応じて、変化点の位相と多相クロッ
クの各位相とを比較し、多相クロックの中の一つを位相
同期クロックとして出力するクロック選択回路とを備え
て構成する。

〔作　用〕

各従伝送装置から主伝送装置に伝送されるパケット信号
が、それぞれ入力位相が異なって入力されると、まず変
化点検出回路でパケット信号の立ち上がりあるいは立ち
下がりに応じた変化点が検出される。一方、多相クロッ
ク発生回路で基準クロックから多相クロックを発生させ
る。

クロック選択回路では、スタート回路によるパケット信
号の受信開始指示に応じて、パケット信号の変化点に対
応した多相クロックの一つを選択して位相同期クロック
として出力し、次のパケット信号の受信開始までそれを
保持する。

このように、基準クロックから多相クロックを発生させ
、入力パケット信号の位相に対応してその一つを選択す
ることにより、基準クロック発生回路の発振器としては
入力信号と同等の速度で、しかも高速に位相同期クロッ
クを発生させることができる。

〔実施例］ 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第１図は、本発明位相同期クロック発生回路の構成を示
すブロック図である。

図において、変化点検出回路１０は入力される入力パケ
ット信号（ａ）の変化点を検出し、変化点指示信号（Ｃ
）をクロック選択回路２０に送出する。基準クロック発
生回路３０は基準クロック（ｄ）を発生し、多相クロッ
ク発生回路４０はこの基準クロック（ｄ）から多相クロ
ック（ｅ）、（ｆ）、（８）、（ロ）を生成してクロッ
ク選択回路２０に送出する。クロック選択回路２０では
、変化点指示信号（Ｃ）を用いて多相クロック（ｅ）、
（ｆ）、（８）、（ハ）の中の一つを選択し、位相同期
クロック（ｒ）として出力する。なお、入力パケット信
号（ａ）の受信開始を指示するスタート指示信号（ｉ）
がスタート回路５０から出力され、そのタイミングにお
いて選択された多相クロックの一つが保持される。

第２図は、変化点検出回路１０の一実施例構成を示すブ
ロック図である。

図において、変化点検出回路は排他的論理和（ＥＸ−Ｏ
Ｒ）回路１１およびＤフリップフロップ（Ｄ−ＦＦ）回
路１３により構成される。入力パケット信号（ａ）は、
ＥＸ−ＯＲ回路１１の一方の入力部に入力され、その出
力が変化点指示信号（Ｃ）として取り出されるとともに
、Ｄ−ＦＦ回路１３のクロック（ＣＫ）人力となる。Ｄ
−ＦＦ回路１３のる出力信号がＤ入力となり、Ｑ出力信
号中）がＥＸ−ＯＲ回路１１の他方の入力部に入力され
る。

第３図は、多相クロック発生回路４０の一実施例構成を
示すブロック図である。

図において、多相クロック発生回路は、それぞれ異なる
遅延時間を有するＮ個の遅延回路４１゜〜４１．を備え
、入力される基準クロック（ｄ）からＮ相の多相クロッ
ク（ｅ）、（ｆ）、（ｇ）、（ロ）を出力する。

第４図は、クロック選択回路２０の一実施例構成を示す
ブロック図である。

図において、クロック選択回路は、変化点指示信号（Ｃ
）をＤ入力とし、多相クロック（ｅ）、（ｆ）、（鎖、
（ロ）を各クロック（ＣＫ）入力とし、スタート指示信
号（ｉ）がイネーブル（ＥＮ）端子に接続されるＤ−Ｆ
Ｆ回路２１．〜２　ＩＮ　、Ｄ−ＦＦ回路２１゜〜２１
．の各Ｑ出力信号（ｊ）、（財）、（１）、（ホ）およ
び多相クロック（ｅ）、（ｆ）、（ｇ）、（ロ）をそれ
ぞれ入力する論理積回路２３．〜２３Ｎ、および各論理
積回路２３、〜２３Ｎの出力信号（ｎ）、（０）、（ロ
）、（ｑ）ノ論理和をとり、変化点指示信号（Ｃ）で多
相クロック（ｅ）、（ｆ）、（濁、（ロ）の中の一つを
選択して得られる位相同期クロック（ｒ）を出力する論
理和回路２５により構成される。

第５図〜第７図は、変化点検出回路１０、多相クロック
発生回路４０およびクロック選択回路２０の各動作を説
明するタイムチャートである。

以下、本発明の位相同期クロック発生回路の動作につい
て説明する。

最初に、変化点検出回路１０の動作について、第１図、
第２図および第５図を参照して説明する。

なお、第５図に示す（ａ）〜（Ｃ）の各信号は、第１図
および第２図に示す各部の信号に対応する。また、ここ
に示すタイムチャートの前半では、Ｄ−ＦＦ回路１３の
Ｑ出力信号（ｂ）の初期状態がハイレベルの場合を示す
。

この場合には、入力信号（ａ）の最初の立ち下がり点で
、ＥＸ−ＯＲ回路１１の出力信号（Ｃ）がローレベルか
らハイレベルに変化し、Ｄ−ＦＦ回路１３のＱ出力信号
（ｂ）がローレベルに反転し、ＥＸ−ＯＲ回路１１の出
力信号（Ｃ）がハイレベルからローレベルに変化する。

この変化に要する時間は素子と配線の伝搬遅延時間で決
まるが、入力信号の周期に比べて高速である。

続いて、人力信号（ａ）の次の立ち上がり点では、ＥＸ
−ＯＲ回路１１の出力信号（Ｃ）はローレベルからハイ
レベルに変化し、Ｄ−ＦＦ回路１３のＱ出力信号（ロ）
がハイレベルに反転し、ＥＸ−ＯＲ回路１１の出力信号
（Ｃ）がハイレベルからローレベルに変化する。この変
化も同様に入力信号の周期に比べて高速であり、次の入
力信号（ａ）の立ち下がり点では、ＥＸ−ＯＲ回路１１
の出力信号（Ｃ）はローレベルからハイレベルに変化し
、以下同様に入力信号（ａ）の変化点ごとに伝搬遅延時
間に対応してハイレベルとなる出力信号（Ｃ）が得られ
る。

なお、Ｄ−ＦＦ回路１３のＱ出力信号の初期状態がロー
レベルの場合においても、第５図のタイムチャートの後
半に示すように同様の出力信号（Ｃ）が得られる。

次に、多相クロック発生回路４０の動作について第１図
、第３図および第６図を参照して説明する。なお、第６
図に示す（ｄ）〜（ハ）の各信号は、第１図および第３
図に示す各部の信号に対応する。

基準クロック発生回路３０から出力される基準クロック
（ｄ）に対して、各遅延回路４１＋〜４１Ｍでそれぞれ
異なる遅延量を与え、Ｎ相の多相クロック（ｅ）、（ｆ
）、（−１（ロ）を発生する。なお、ここではＮ＝４の
場合について示す。

次に、クロック選択回路２０の動作について第１図、第
４図および第７図を参照して説明する。

なお、第７図に示す（Ｃ）、（ｅ）〜（ｒ）の各信号は
、第１図および第４図に示す各部の信号に対応する。

それぞれ多相クロック（ｅ）、（ｆ）、（の、（ロ）が
クロック入力として与えられている各Ｄ−ＦＦ回路２１
゜〜２ＩＮでは、スタート指示信号（ｉ）がハイレベル
となってイネーブル状態となり、Ｄ入力である変化点検
出信号（Ｃ）がハイレベルにあるときに、立ち上がり点
を有する多相クロックに応じてそのＱ出力信号のみがハ
イレベルとなる。ハイレベルとなったＱ出力信号が入力
される論理積回路は、対応する多相クロックを通す役目
を果たす。このようにして唯一選択された多相クロック
は、論理和回路２５を介して位相同期クロック（ｒ）と
して出力される。

なお、第７図に示すタイムチャートの前半では、多相ク
ロック（鎖に応じてＤ−ＦＦ回路２１．のＱ出力信号（
１）がローレベルからハイレベルとなる。

ハイレベルとなったＱ出力信号（１）は、スタート指示
信号（ｉ）がローレベルになると、その状態が次にスタ
ート指示信号（ｉ）がハイレベルとなるまで保持される
。

ハイレベルとなったＱ出力信号（１）に応じて、論理積
回路２３３から対応する多相クロック（ｇ）が出力信号
（Ｐ）として出力され、論理和回路２５を介して位相同
期クロック（ｒ）として出力される。

また、Ｑ出力信号（１）はタイムチャートの後半に示す
スタート指示信号（ｉ）によりローレベルになり、一方
多相クロック（ｆ）に応じてＤ−ＦＦ回路２１ｚのＱ出
力信号（ト）がローレベルからハイレベルとなる。ハイ
レベルとなったＱ出力信号（２）においても同様に、多
相クロック（ｆ）が論理積回路２３！の出力信号（０）
となり、さらに位相同期クロック（ｒ）として出力され
る。

このように、Ｄ−ＦＦ回路２１．〜２１Ｎおよび論理積
回路２３１〜２３Ｎにより、スタート指示信号（ｉ）が
ハイレベルとなるタイミングで、変化点検出信号（Ｃ）
に対応する多相クロック（ここでは（濁あるいは（ｆ）
）のみが唯一選択され、論理和回路２５を介して位相同
期クロック（ｒ）として出力することができる。なお、
本実施例に示すように、多相クロック（ｅ）、（ｆ）、
（８０、（ロ）のもととなる基準クロック（ｄ）は、変
化点検出信号（Ｃ）の速度と同等、すなわち入力信号（
ａ）と同等の速度で対応することができ、さらに使用す
る素子の動作速度を上昇させずに高速に位相同期クロッ
クを発生させることができる。

〔発明の効果〕

上述したように、本発明は、基準クロック発生回路の発
振器としては入力信号と同等の速度で十分であり、高速
で動作する素子を用いることなく高速に位相同期を確立
することができる。すなわち、簡単かつ安価な構成で位
相同期クロック発生回路を構成することができる。

また、パケット信号のプリアンプルを短くすることが容
易になり、伝送効率の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明位相同期クロック発生回路の構成を示す
ブロック図。 第２図は変化点検出回路の一実施例構成を示すブロック
図。 第３図は多相クロック発生回路の一実施例構成を示すブ
ロック図。 第４図はクロック選択回路の一実施例構成を示すブロッ
ク図。 第５図は変化点検出回路の動作を説明するタイムチャー
ト。 第６図は多相クロック発生回路の動作を説明するタイム
チャート。 第７図はクロック選択回路の動作を説明するタイムチャ
ート。 第８図はＰＬＬ回路を用いて構成される従来の位相同期
クロック発生回路を示すブロック図。 第９図は多点サンプリングを用いて構成される識別回路
を示すブロック図。 第１０図は識別回路の動作を説明するタイムチャート。 １０・・・変化点検出回路、１１・・・排他的論理和（
ＥＸ−ＯＲ）回路、１３・・・Ｄフリップフロップ（Ｄ
−ＦＦ）回路、２０・・・クロック選択回路、２１・・
・Ｄフリップフロップ（Ｄ−ＦＦ）回路、２３・・・論
理積回路、２５・・・論理和回路、３０・・・基準クロ
ック発生回路、４０・・・多相クロック発生回路、４１
・・・遅延回路、５０・・・スタート回路。 １０ 第 図 第 図 ０ よ立　変化点十実出回路 第 図 第 図 第 ８ 図 第 図

Claims (1)

【特許請求の範囲】
1. （１）受動バス形式の伝送路を介して接続され、ディジ
   タル時分割多重通信方式により有限長のパケット信号を
   送受信する一台の主伝送装置と複数の従伝送装置との間
   で、各従伝送装置から送信された前記パケット信号に位
   相同期した位相同期クロックを発生する前記主伝送装置
   の位相同期クロック発生回路において、 前記パケット信号の受信開始を指示するスタート回路と
   、 前記パケット信号の立ち上がりあるいは立ち下がりの変
   化点を検出する変化点検出回路と、所定の基準クロック
   を発生する基準クロック発生回路と、 前記基準クロックから互いに位相の異なる多相クロック
   を発生する多相クロック発生回路と、前記パケット信号
   の受信開始指示に応じて、前記変化点の位相と前記多相
   クロックの各位相とを比較し、前記多相クロックの中の
   一つを前記位相同期クロックとして出力するクロック選
   択回路とを備えたことを特徴とする位相同期クロック発
   生回路。