JPH05252151A - コーデック - Google Patents
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- JPH05252151A JPH05252151A JP4044894A JP4489492A JPH05252151A JP H05252151 A JPH05252151 A JP H05252151A JP 4044894 A JP4044894 A JP 4044894A JP 4489492 A JP4489492 A JP 4489492A JP H05252151 A JPH05252151 A JP H05252151A
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- Synchronisation In Digital Transmission Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
い、低消費電力のLSI化等に適したコーデックを提供
する。 【構成】 従来の受信PLL回路に代えて回路構成の簡
単な受信タイミング発生回路50を設ける。この回路5
0では、送信PLL回路30から出力されるクロック信
号S30cと、受信コントローラ61から出力される受
信デジタル信号取込み完了信号S61aとに基づき、D
/A変換タイミング信号S50を発生する。この信号S
50に基づき、D/A変換器62が、受信コントローラ
61で取込んだデジタル信号Diをアナログ信号に変換
し、受信フイルタ63へ送る。受信フイルタ63は、送
信PLL回路30から供給されるクロック信号S30b
に基づき、D/A変換器62の出力のフイルタ処理を行
ってアナログ信号Aoを出力する。
Description
ル信号に変換し、処理を終ったデジタル信号を再びアナ
ログ信号に変換するコーデック、特にスイッチドキャパ
シタフイルタ、アナログ/デジタル変換器(以下、A/
D変換器という)、及びデジタル/アナログ変換器(以
下、D/A変換器という)等で構成されるシングルチャ
ネル型のコーデックに関するものである。
としては、例えば次のような文献に記載されるものがあ
る。 文献;「A/D,D/Aコンバータ設計・応用の要点」
初版(昭60−5−31)日本工業技術センター、P.
177−180 図2は、前記文献に記載された従来のコーデックの構成
例を示すブロック図である。このコーデックの送信側に
は、外部から与えられる基準周波数の送信同期信号SY
aに基づき複数の高速クロック信号を発生する送信PL
L(phase-locked Loop 、フェーズロックループ)回路
11と、送信フイルタ12とが、設けられている。送信
フイルタ12は、スイッチドキャパシタで構成され、送
信PLL回路11から出力された高速のクロック信号に
基づき入力されたアナログ信号Aiのフイルタ処理を行
う機能を有し、その出力側に、A/D変換器13及び送
信コントローラ14が接続されている。A/D変換器1
3は、送信PLL回路11から出力された高速のクロッ
ク信号に基づき、送信フイルタ12の出力をデジタル信
号に変換してそのデジタル信号を送信コントローラ14
へ与える回路である。
3のサンプリング周波数の基準となる例えば8KHzの
送信同期信号SYa、及びデジタル信号出力の出力速度
を決定するシフトクロックとして使われる送信クロック
信号CKaを入力し、送信フイルタ12及びA/D変換
器13を制御すると共に、該送信クロック信号CKaに
基づき、A/D変換器13から出力されたデジタル信号
Doを外部へ出力する機能を有している。送信クロック
信号CKaは、送信同期信号SYaの整数倍に選ばれ、
通常64KHz〜2048KHzの間で、使用される装
置で決定される。
れる基準周波数の受信同期信号SYbと受信クロック信
号CKbを入力する受信PLL回路21と、受信同期信
号SYb、受信クロック信号CKb、及びデジタル信号
Diを入力する受信コントローラ22とが、設けられて
いる。受信同期信号SYbは、D/A変換タイミングの
基準として使われ、通常8KHzに選ばれる。また、受
信クロック信号CKbは、入力されるデジタル信号Di
のデータ速度と同一で、コーデック内部の受信側へデジ
タル信号Diを取込むためのシフトクロックとして使わ
れ、受信同期信号SYbの整数倍に選ばれ、通常64K
Hz〜2048KHzの間で、使用される装置で決定さ
れる。
bに基づき複数の高速クロック信号を発生する回路であ
る。受信コントローラ22は、受信側を制御すると共
に、受信クロック信号CKbに基づきデジタル信号Di
を取込む機能を有し、その出力側には、D/A変換器2
3及び受信フイルタ24が接続されている。D/A変換
器23は、受信PLL回路21から出力された高速のク
ロック信号に基づき、受信コントローラ22で取込まれ
たデジタル信号Diをアナログ信号に変換して受信フイ
ルタ24へ送る回路である。受信フイルタ24は、受信
PLL回路21から出力された高速のクロック信号に基
づき、D/A変換器23の出力のフイルタ処理を行って
アナログ信号Aoを出力する機能を有し、スイッチドキ
ャパシタで構成されている。
送信クロック信号CKa及び送信同期信号SYaが入力
されると、送信PLL回路11及び送信コントローラ1
4が動作を開始し、該送信コントローラ14の制御によ
り、送信フイルタ12が、送信すべきアナログ信号Ai
のフイルタ処理を行う。フイルタ処理後のアナログ信号
は、送信コントローラ14で制御されるA/D変換器1
3により、デジタル信号に変換されて送信コントローラ
14へ送られる。送信コントローラ14では、送信クロ
ック信号CKaに基づき、A/D変換器13からのデジ
タル信号Doを外部へ送信する。
及び受信同期信号SYbが入力されると、受信コントロ
ーラ22が動作を開始する。受信コントローラ22は、
受信クロック信号CKbに基づき、送られてきたデジタ
ル信号Diを取込む。デジタル信号Diの取込みが終了
すると、受信PLL回路21の動作が開始し、D/A変
換器23及び受信フイルタ24が制御される。D/A変
換器23は、受信コントローラ22で取込まれたデジタ
ル信号Diをアナログ信号に変換する。このアナログ信
号は、受信フイルタ24でフイルタ処理が行われた後、
その処理後のアナログ信号Aoが出力される。
期化が進み、送信クロック信号CKa及び受信クロック
信号CKbとして同一のクロック信号が用いられること
が多い。また、送信PLL回路11は送信同期信号SY
aが入力されて動作が始まり、受信PLL回路21はデ
ジタル信号Diのコーデック内部への取込み終了後から
動作が始まる。このように送信及び受信が独立のタイミ
ングで動作するため、送信側と受信側のそれぞれに送信
PLL回路11と受信PLL回路21とが設けられてい
る。また、送信フイルタ12及び受信フイルタ24に使
う高速クロック信号も、送信フイルタ用クロック信号は
A/D変換タイミングに、受信フイルタ用クロック信号
はD/A変換タイミングにそれぞれ同期していないと、
非同期クロックによる雑音が発生するので、それぞれの
送信PLL回路11と受信PLL回路21とで生成され
たクロック信号が使われる。
成のコーデックでは、次のような課題があった。従来の
コーデックにおいて、送信側及び受信側の送信クロック
信号CKaと受信クロック信号CKb、送信同期信号S
Yaと受信同期信号SYbとにそれぞれ同一の信号を使
ったとしても、クロック周波数が可変される(コーデッ
クを使う装置内では、ある周波数に固定される)条件で
は、送信側と受信側の動作タイミングが使用される周波
数によって異なるため、必ず送信側と受信側にそれぞれ
送信PLL回路11と受信PLL回路21が必要とな
る。
及び受信側に2系統あると、送信側から見た場合、受信
PLL回路21の発生するクロック信号が非同期クロッ
クとなり、受信側から見た場合、送信PLL回路11の
発生するクロック信号が非同期クロックとなる。そのた
め、雑音量が増えて信号対雑音比(S/N比)の特性が
悪くなる。しかも、送信PLL回路11及び受信PLL
回路21の回路規模が大きいため、コーデックの集積回
路化(IC化や、大規模集積回路(LSI)化等)にお
いてチップ占有面積が増加すると共に、発振機能を持つ
ために消費電力も大きい。本発明は、前記従来技術が持
っていた課題として、コーデック内にPLL回路が2系
統あることに寄因して起こる非同期雑音によるS/N比
の特性劣化、コーデックLSI化等におけるチップ占有
面積の増加、及び消費電力の増加の点について解決した
コーデックを提供するものである。
を解決するために、A/D変換及びD/A変換を行うコ
ーデックにおいて、送信同期信号に基づき複数のクロッ
ク信号を生成する送信PLL回路と、スイッチドキャパ
シタで構成され、前記送信PLL回路の出力に基づき入
力アナログ信号のフイルタ処理を行う送信フイルタと、
前記送信フイルタの出力をデジタル信号に変換するA/
D変換器と、共通クロック信号、前記送信同期信号、及
び前記送信PLL回路の出力に基づき、前記送信フイル
タ及びA/D変換器を制御すると共に該A/D変換器の
出力を所定のタイミングで外部へ出力する送信コントロ
ーラとを、備えている。
信デジタル信号取込み完了信号に基づき、D/A変換タ
イミング信号を発生する受信タイミング発生回路と、前
記共通クロック信号及び受信同期信号を入力し、該共通
クロック信号に基づき受信デジタル信号を取込んで前記
受信デジタル信号取込み完了信号を前記受信タイミング
発生回路へ与える受信コントローラと、前記受信コント
ローラで制御され、該受信コントローラで取込まれた受
信デジタル信号を前記D/A変換タイミング信号によっ
てアナログ信号に変換するD/A変換器と、前記受信コ
ントローラで制御されるスイッチドキャパシタで構成さ
れ、前記送信PLL回路の出力に基づき前記D/A変換
器の出力のフイルタ処理を行う受信フイルタとが、設け
られている。
ング発生回路が、前記送信PLL回路の出力を分周する
分周器と、位相ずれ信号を計数する状態カウンタと、前
記分周器の出力と前記状態カウンタの出力との一致/不
一致を検出して一致の時に出力を出す一致検出回路と、
前記受信デジタル信号取込み完了信号及び一致検出回路
の出力に基づき位相ずれを検出して前記位相ずれ信号を
出力する位相ずれ検出回路とで、構成されている。
を構成したので、送信側において、送信同期信号が送信
PLL回路に与えられると、該送信PLL回路では複数
のクロック信号を生成し、そのクロック信号を送信フイ
ルタ、受信フイルタ及び受信タイミング発生回路等に与
える。送信フイルタでは、送信PLL回路から供給され
たクロック信号に基づき、入力されたアナログ信号のフ
イルタ処理を行い、そのフイルタ処理後のアナログ信号
がA/D変換器でデジタル信号に変換された後、送信コ
ントローラを介して外部へ出力される。
たデジタル信号を取込み、その取込みが完了すると、受
信デジタル信号取込み完了信号が受信タイミング発生回
路へ与えられる。受信タイミング発生回路では、送信P
LL回路からのクロック信号と、受信デジタル信号取込
み完了信号とに基づき、D/A変換タイミング信号を生
成する。D/A変換器ではD/A変換タイミング信号に
基づき、受信コントローラで取込まれたデジタル信号を
アナログ信号に変換して受信フイルタへ送る。受信フイ
ルタでは、送信PLL回路から供給されるクロック信号
に基づき、D/A変換器の出力に対してフイルタ処理を
行い、その処理後のアナログ信号を出力する。
力が分周器で分周されて一致検出回路へ送られる。一致
検出回路では、分周器出力と状態カウンタ出力との一致
/不一致状態が検出される。それが一致の時には、位相
ずれ検出回路から、D/A変換タイミング信号及び位相
ずれ信号が出力される。このD/A変換タイミング信号
に基づき、D/A変換処理が行われる。
送信及び受信の異なるタイミングのクロック信号が発生
され、非同期雑音によるS/N比の特性の向上が図れる
と共に、低消費電力でLSI化等に適したコーデックの
提供が可能となる。従って、前記課題を解決できるので
ある。
構成ブロック図である。このコーデックの送信側には、
送信PLL回路30と送信フイルタ41とが設けられて
いる。送信PLL回路30は、例えば8KHzの送信同
期信号SYaに基づき、複数の高速クロック信号S30
a,S30b,S30cを出力する機能を有している。
送信フイルタ41は、クロック信号S30bに基づき、
入力されたアナログ信号Aiのフイルタ処理を行う機能
を有し、スイッチドキャパシタで構成され、その出力側
に、A/D変換器42及び送信コントローラ43が接続
されている。A/D変換器42は、クロック信号S43
に基づき、送信フイルタ41の出力をデジタル信号に変
換して送信コントローラ43へ与える回路である。送信
コントローラ43は、送信フイルタ41及びA/D変換
器42を制御するもので、例えば64KHz〜2048
KHzの共通クロック信号CK、送信同期信号SYa、
及びクロック信号S30aを入力し、該送信同期信号S
Yaに基づきサンプリング用のクロック信号S43をA
/D変換器42に与えると共に、共通クロック信号CK
に基づき、A/D変換器42から出力されたデジタル信
号Doを外部へ出力する機能を有している。
発生回路50及び受信コントローラ61が設けられてい
る。受信タイミング発生回路50は、送信PLL回路3
0からのクロック信号S30cと受信コントローラ61
からの受信デジタル信号取込み完了信号S61bとに基
づき、D/A変換タイミング信号S50を発生する回路
である。受信コントローラ61は、D/A変換器62及
び受信フイルタ63を制御するもので、共通クロック信
号CK及び受信同期信号SYbを入力し、該共通クロッ
ク信号CKに基づき、受信されたデジタル信号Diを取
込み、受信デジタル信号取込み完了信号S61aを受信
タイミング発生回路50へ与えると共に、高速のクロッ
ク信号S61bをD/A変換器62に与える機能を有し
ている。受信コントローラ61の出力側には、D/A変
換器62及び受信フイルタ63が接続されている。D/
A変換器62は、受信タイミング発生回路50からのD
/A変換タイミング信号S50に基づき、受信コントロ
ーラ61で取込まれたデジタル信号Diをアナログ信号
に変換する回路であり、その出力側に、受信フイルタ6
3が接続されている。受信フイルタ63は、送信PLL
回路30からのクロック信号S30bに基づき、D/A
変換器62の出力のフイルタ処理を行ってアナログ信号
Aoを出力する機能を有し、スイッチドキャパシタで構
成されている。
構成例を示すブロック図である。この送信PLL回路3
0は、送信同期信号SYaとフィードバック信号S34
の位相差を求める位相周波数比較器31を有し、その出
力側に、ローパスフイルタ32を介して電圧制御発振器
33が接続されている。電圧制御発振器33は、ローパ
スフイルタ32の出力に基づき、所定周波数のクロック
信号S30bを発生する回路であり、その出力側に、分
周器34が接続されている。分周器34は、クロック信
号S30bを分周し、位相周波数比較器31に与えるフ
ィードバック信号S34を出力すると共に、高速のクロ
ック信号S30a,S30cを出力する機能を有してい
る。
基準周波数の送信同期信号SYaが入力されると、その
送信周期信号SYaとフィードバック信号S34との位
相差が位相周波数比較器31で求められ、その位相差か
らローパスフイルタ32で高周波成分が除去されて電圧
制御発振器33へ送られる。電圧制御発振器33は、ロ
ーパスフイルタ32の出力電圧に基づき所定周波数のク
ロック信号S30bを発生し、分周器34へ与える。分
周器34は、クロック信号S30bを分周して位相周波
数比較器31へフィードバックするフィードバック信号
S34を出力すると共に、他の周波数のクロック信号S
30a,S30cを出力する。
路50の構成例を示す回路図である。この受信タイミン
グ発生回路50は、送信PLL回路30からのクロック
信号S30cを反転するインバータ51を備え、その出
力側に分周器52が接続されている。分周器52は、イ
ンバータ51の出力を分周して分周出力S52a,S5
2bを送出する機能を有し、2段の遅延型フリップフロ
ップ(以下、D−FFという)52a,52bからなる
2ビットカウンタで構成されている。また、2ビットの
状態カウンタ53が設けられ、その出力側と分周器52
の出力側に、一致検出回路54が接続されている。
号S55cを計数してその状態を表わす2ビットの出力
S53a,S53bを一致検出回路54に与える機能を
有し、2段のD−FF53a,53bで構成されてい
る。一致検出回路54は、分周器52の出力S52a,
S52bと状態カウンタ53の出力S53a,S53b
との一致/不一致を検出して一致の時に反転出力
(“0”出力)S54dを出す機能を有し、排他的論理
和ゲート(以下、EORゲートという)54a,54
b、NORゲート54c、及び該NORゲート54cの
出力S54cを一時保持するD−FF54dで構成され
ている。D−FF54dの出力S54d側には、位相ず
れ検出回路55を介して状態カウンタ53が接続されて
いる。
の出力S54d及び受信デジタル信号取込み完了信号S
61aに基づき、位相ずれを検出してその位相ずれ信号
S55cを状態カウンタ53へ出力する機能を有し、リ
セット付きD−FF55aと、該リセット付きD−FF
55aの出力S55aとD−FF54dの出力S54d
との否定論理和をとってD/A変換タイミング信号S5
0を出力するNORゲート55bと、D/A変換タイミ
ング信号S50と受信デジタル信号取込み完了信号S6
1aの否定論理積をとって位相ずれ信号S55cを出力
するNANDゲート55cとで、構成されている。
チャートであり、この図を参照しつつ、図1のコーデッ
クの動作を説明する。まず、図1のコーデックの全体の
動作を説明する。図1の送信側において、送信同期信号
SYaが送信PLL回路30及び送信コントローラ43
に入力されると共に、共通クロック信号CKが送信コン
トローラ43及び受信コントローラ61に入力される
と、該送信PLL回路30では、入力された送信同期信
号SYaに基づき高速のクロック信号S30a,S30
b,S30cを生成し、該クロック信号S30aを送信
コントローラ43へ、クロック信号S30bを送信フイ
ルタ41及び受信フイルタ63へ、クロック信号S30
cを受信タイミング発生回路50へ、それぞれ供給す
る。送信フイルタ41では、送信すべきアナログ信号A
iをクロック信号S30bに基づきフイルタ処理し、A
/D変換器42へ送る。A/D変換器42では、送信コ
ントローラ43から供給されるクロック信号S43に基
づき、送信フイルタ41の出力をデジタル信号に変換
し、該送信コントローラ43へ送る。送信コントローラ
43は、共通クロック信号CKに基づき、A/D変換器
42からのデジタル信号Doを外部へ出力する。
信コントローラ61に入力されると、該受信コントロー
ラ61では、共通クロック信号CKに基づき、受信され
たデジタル信号Diを取込み、そのデジタル信号Diの
取込みが完了すると、受信デジタル信号取込み完了信号
S61aを受信タイミング発生回路50へ与える。受信
タイミング発生回路50は、送信PLL回路30からの
クロック信号S30cと受信デジタル信号取込み完了信
号S61aとに基づき、D/A変換タイミング信号S5
0を生成し、それを受信コントローラ61を介してD/
A変換器62へ送る。D/A変換器62は、D/A変換
タイミング信号S50に基づき、受信コントローラ61
で取込まれたデジタル信号Diをアナログ信号に変換
し、受信フイルタ63へ送る。受信フイルタ63は、送
信PLL回路30からのクロック信号S30bに基づ
き、D/A変換器62の出力のフイルタ処理を行ってそ
のフイルタ処理後のアナログ信号Aoを出力する。
50の動作を説明する。送信PLL回路30から出力さ
れたクロック信号S30cが受信タイミング発生回路5
0に入力されると、分周器52内のD−FF52aで該
クロック信号S30cが2分周され、さらに後段のD−
FF52bで4分周され、それらの分周出力S52a,
S52bが一致検出回路54へ送られる。一致検出回路
54は、分周器52の出力S52a,S52bと状態カ
ウンタ53の出力S53a,S53bとの一致/不一致
を検出し、一致の時には反転出力(“0”出力)S54
dを位相ずれ検出回路55へ与える。位相ずれ検出回路
55は、受信コントローラ61からの受信デジタル信号
取込み完了信号S61aと、一致検出回路54の出力S
54dとが、同時に現われた時に、位相ずれ信号S55
cを状態カウンタ53へ出力する。状態カウンタ53
は、位相ずれ信号S55cを入力クロックとしてそれを
カウントし、そのカウント結果の出力S53a,S53
bを一致検出回路54へ与える。
t-2,t-1,t1 ,t2 ,t3 ,…,tn+1 ,tn+2 ,
tn+3 ,…において、送信PLL回路30からクロック
信号S30cが入力され、それが分周器52で分周され
てその分周出力S52a,S52bが一致検出回路54
へ送られる。状態カウンタ53の出力S53b,S53
aが“00”の状態で始まったとすると、該一致検出回
路54から時刻t-4,t1の時に出力S54dが出る。
図5では、時刻t1 の時に受信デジタル信号取込み完了
信号S61aが位相ずれ検出回路55に入力されている
ので、該位相ずれ検出回路55から位相ずれ信号S55
cが状態カウンタ53へ出力され、該状態カウンタ53
の出力S53b,S53aが“01”となる。これ以
降、一致検出回路54は、分周器52の出力S52b,
S52aが“01”の時に出力S54dを出す。
61aが位相ずれ検出回路55に入力される時刻tn+1
では、一致検出回路54の出力S54dが出ないので、
位相ずれ検出回路55の位相ずれ信号S55cも出力さ
れず、状態カウンタ53が“01”を保持している。そ
して、位相ずれ検出回路55のNORゲート55bから
出力されるD/A変換タイミング信号S50を、図1の
D/A変換器62の変換信号として使うことにより、送
信PLL回路30のクロック信号S30cに同期したD
/A変換器62の出力が得られ、その後段の受信フイル
タ63のクロックとして送信PLL回路30で発生させ
たクロック信号S30bを用いることができる。
PLL回路に代えて受信タイミング発生回路50を設
け、送信フイルタ41及び受信フイルタ63用の高速の
クロック信号S30bは送信PLL回路30から共通に
供給するようにしている。つまり、1個の送信PLL回
路30だけで、送信及び受信の異なるタイミングのクロ
ック信号を発生させるようにしているので、非同期クロ
ックの干渉によるS/N特性の劣化を防止できる。しか
も、受信タイミング発生回路50は、従来の受信PLL
回路に比べて回路規模が小さいので、LSI化等の時の
チップ占有面積を削減でき、消費電力も少なくできる。
例えば、共通クロック信号CK等の周波数を他の周波数
に変えたり、送信PLL回路30や受信タイミング発生
回路50を図3あるいは図4以外の回路構成にする等、
種々の変形が可能である。
によれば、従来の受信PLL回路に代えて受信タイミン
グ発生回路を設け、送信フイルタ及び受信フイルタ用の
高速のクロック信号を送信PLL回路から共通に供給す
るようにしたので、非同期クロックの干渉によるS/N
比の特性劣化を防止できる。しかも、受信タイミング発
生回路は従来の受信PLL回路に比べて回路規模を小さ
くできるので、LSI化等の際のチップ占有面積を削減
できると共に消費電力も少なくできる。
回路を分周回路、状態カウンタ、一致検出回路、及び位
相ずれ検出回路で構成したので、簡単な回路構成で、受
信タイミング発生機能を実現できる。
ク図である。
ある。
ある。
る。
Claims (2)
- 【請求項1】 送信同期信号に基づき複数のクロック信
号を生成する送信PLL回路と、 スイッチドキャパシタで構成され、前記送信PLL回路
の出力に基づき入力アナログ信号のフイルタ処理を行う
送信フイルタと、 前記送信フイルタの出力をデジタル信号に変換するアナ
ログ/デジタル変換器と、 共通クロック信号、前記送信同期信号、及び前記送信P
LL回路の出力に基づき、前記送信フイルタ及びアナロ
グ/デジタル変換器を制御すると共に該アナログ/デジ
タル変換器の出力を所定のタイミングで外部へ出力する
送信コントローラと、 前記送信PLL回路の出力及び受信デジタル信号取込み
完了信号に基づき、デジタル/アナログ変換タイミング
信号を発生する受信タイミング発生回路と、 前記共通クロック信号及び受信同期信号を入力し、該共
通クロック信号に基づき受信デジタル信号を取込んで前
記受信デジタル信号取込み完了信号を前記受信タイミン
グ発生回路へ与える受信コントローラと、 前記受信コントローラで制御され、該受信コントローラ
で取込まれた受信デジタル信号を前記デジタル/アナロ
グ変換タイミング信号によってアナログ信号に変換する
デジタル/アナログ変換器と、 前記受信コントローラで制御されるスイッチドキャパシ
タで構成され、前記送信PLL回路の出力に基づき前記
デジタル/アナログ変換器の出力のフイルタ処理を行う
受信フイルタとを、 備えたことを特徴とするコーデック。 - 【請求項2】 請求項1記載のコーデックにおいて、 前記受信タイミング発生回路は、前記送信PLL回路の
出力を分周する分周器と、位相ずれ信号を計数する状態
カウンタと、前記分周器の出力と前記状態カウンタの出
力との一致/不一致を検出して一致の時に出力を出す一
致検出回路と、前記受信デジタル信号取込み完了信号及
び一致検出回路の出力に基づき位相ずれを検出して前記
位相ずれ信号を出力する位相ずれ検出回路とで、構成し
たことを特徴とするコーデック。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4044894A JP2809541B2 (ja) | 1992-03-02 | 1992-03-02 | コーデック |
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