KR100189773B1 - 디지털 위상 동기 회로 - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 디지털 위상 동기 회로에 관한 것으로, 본 발명에 따른 디지털 위상 동기 회로는, 외부로부터 소정 주파수의 마스터 클럭을 입력받고, 입력된 마스터 클럭을 소정의 분주비로 분주시킨 분주 신호를 출력하는 분주부와, 상기 분주부로부터 출력된 상기 분주 신호를 입력 받고, 이 분주 신호를 소정 시간동안 지연시킨 지연 신호를 출력하는 지연부와, 상기 지연부로부터 출력된 상기 지연 신호를 입력받고, 소정의 궤환 신호에 응답하여 복구 클럭을 출력하는 선택 출력부와, 외부로부터 소정의 NRZ 데이터를 입력받고, 상기 선택 출력부로부터 출력되는 복구 클럭을 입력받아 인에이블 신호와 업 다운 제어신호를 출력하는 카운터 제어부와, 상기 선택 출력부로부터 복구 클럭의 반전 신호를 입력받고, 상기 카운터 제어부로부터 입력되는 상기 인에이블 신호와 업 다운 제어신호에 응답하여, 상기 복구 클럭의 반전 신호를 카운팅하여 상기 선택 출력부로 궤환 출력하는 카운터부를 포함하여 구성된다. 이러한 장치에 의해서, 고주파에서 동작이 가능한 디지털 위상 동기 회로를 구현할 수 있다.

Description

디지털 위상 동기 회로(a circuit of digital phase locked loop)
본 발명은 디지털 위상 동기 회로에 관한 것으로, 보다 구체적으로, 고주파에서도 구현이 가능한 디지털 위상 동기 회로에 관한 것이다.
위상 비교 회로와 전압 제어 발진 회로, 그리고, 저역 통과 필터의 3가지 회로로 구성되는 위상 동기 회로(PLL;phase locked loop)는, FM/PM 복조 회로, 주파수 합성 회로, 원격 측정 송수신 장치 및, 디지털 데이터 전송시 반송 주파수의 복조등 광범위한 분야에서 응용되어 사용되고 있다. 이러한 위상 동기 회로는, 위상 비교 회로의 방식에 따라 아날로그형과 디지털형으로 대별되지만 기본적인 작용은 동일하다.
종래 아날로그형 위상 동기 회로는, 많은 수의 주파수를 쉽게 동기시킬 수 있는 방법으로 많은 분야에서 응용되어 왔다. 그러나, 이러한 아날로그형 위상 동기 회로는, 회로의 면적이 크고, 측정과 주기적인 조정의 어려움이 있어, 근래 회로의 구성을 디지털 회로로 대치하여 구성한 디지털형 위상 동기 회로가 제시되어 사용되고 있다.
종래 디지털형 위상 동기 회로는, 집적화 기술이 발달함에 따라 구현이 용이하므로 응용되어 사용되는 분야가 매우 광범위하며, 기존 아날로그형 위상 동기 회로에 비해 우수한 점이 많다. 집적화가 가능하므로 회로 면적을 감소시킬 수 있고, 전력의 소모를 줄일 수 있으므로 생산비를 감소시킬 수 있다. 뿐만 아니라, 아날로그형 위상 동기 회로에서는 구현하기 힘든 다양한 신호의 처리가 가능하게 되었다. 또한, 아날로그형 위상 동기 회로에서 문제시되던 측정과 주기적인 조정의 어려움을 해결할 수 있어 근래 디지털형 위상 동기 회로의 사용이 각광받고 있다.
그러나, 이러한 종래 디지털형 위상 동기 회로는, 외부로부터 입력되는 마스터 클럭을 소정의 분주비로 분주하여 얻고자 하는 복구 클럭을 만드는 경우, 입력되는 마스터 클럭의 주파수가 얻고자 하는 복구 클럭의 주파수보다 수십배에서 수백배 정도의 고주파 신호이어야만 제대로 기능을 수행할 수 있었다. 그러므로, 얻고자 하는 복구 클럭의 주파수가 상기 마스터 클럭의 주파수와 동일한 정도의 고주파를 가지는 경우에는 제 기능을 다 하지 못하는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 복구 클럭이 입력되는 마스터 클럭과 동일한 주파수를 갖는 고주파에서도 동작이 가능한 디지털 위상 동기 회로를 제공하는데 그 목적이 있다.
도 1은 본 발명의 실시예에 따른 디지털 위상 동기 회로를 개략적으로 보이는 도면;
도 2는 본 발명의 실시예에 따른 카운터 제어부의 구성을 보여주는 도면;
도 3A 내지 3B는 본 발명의 실시예에 따른 디지털 위상 동기 회로의 동작을 보여주는 타이밍도.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 분주부20 : 지연부
30 : 선택 출력부40 : 카운터 제어부
50 : 카운터부60, 70, 80 : D 플립플롭
90 : 앤드 게이트
(구성)
상술한 목적을 달성하기 위한 본 발명의 특징에 의하면, 데이터 통신에서 수신되는 데이터로부터 클럭 성분을 복구해 내는 디지털 위상 동기 회로에 있어서, 상기 디지털 위상 동기 회로는, 외부로부터 소정 주파수의 마스터 클럭을 입력받고, 입력된 마스터 클럭을 소정의 분주비로 분주시킨 분주 신호를 출력하는 분주부와, 상기 분주부로부터 출력된 상기 분주 신호를 입력 받고, 이 분주 신호를 소정 시간동안 지연시킨 지연 신호를 출력하는 지연부와, 상기 지연부로부터 출력된 상기 지연 신호를 입력받고, 소정의 궤환 신호에 응답하여 복구 클럭을 출력하는 선택 출력부와, 외부로부터 소정의 NRZ 데이터를 입력받고, 상기 선택 출력부로부터 출력되는 복구 클럭을 입력받아 인에이블 신호와 업 다운 제어신호를 출력하는 카운터 제어부와, 상기 선택 출력부로부터 복구 클럭의 반전 신호를 입력받고, 상기 카운터 제어부로부터 입력되는 상기 인에이블 신호와 업 다운 제어신호에 응답하여, 상기 복구 클럭의 반전 신호를 카운팅하여 상기 선택 출력부로 궤환 출력하는 카운터부를 포함하여 구성된다.
이 특징의 바람직한 실시예에 있어서, 상기 카운터 제어부는, 외부로부터 소정의 NRZ 데이터를 입력받고, 상기 선택 출력부로부터 입력되는 복구 클럭에 응답하여 상기 NRZ 데이터를 소정 시간 지연시켜 출력하는 제 1 지연 수단과, 상기 선택 출력부로부터 상기 복구 클럭을 입력받고, 외부로부터 입력되는 소정의 NRZ 데이터에 응답하여 상기 복구 클럭을 소정 시간 지연시켜 상기 업 다운 제어신호를 출력하는 제 2 지연 수단과, 상기 제 1 지연 수단의 출력 신호를 입력받고, 상기 선택 출력부로부터 입력되는 복구 클럭에 응답하여 상기 제 1 지연 수단의 출력 신호를 반전시켜 출력하는 반전 수단과, 상기 제 1 지연 수단과 상기 반전 수단의 각 출력 신호를 조합하여 상기 인에이블 신호를 출력하는 앤드 게이트를 포함하여 구성된다. 이 특징의 바람직한 실시예에 있어서, 상기 제 1 및 제 2 지연 수단, 그리고, 상기 반전 수단은 각각 D 플립플롭으로 구성된다.
(작용)
이와 같은 장치에 의해서, 복구 클럭의 주파수가 입력신호인 마스터 클럭과 동일한 정도의 높은 주파수에서도 동작이 가능한 디지털 위상 동기 회로를 구현할 수 있다.
(실시예)
이하, 도 1 내지 도 3을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1을 참고하면, 본 발명의 바람직한 실시예에 따른 신규한 디지털 위상 동기 회로는, 외부로부터 입력되는 마스터 클럭을 소정의 분주비로 분주시키는 분주부와, 상기 분주부의 출력신호를 소정 시간 지연시키는 지연부와, 상기 지연부의 출력신호를 입력받고, 소정의 궤환신호에 응답하여 복구 클럭을 출력하는 선택 출력부와, 외부로부터 소정의 NRZ 데이터를 입력받고, 상기 복구 클럭을 입력받아 인에이블 신호와 업 다운 제어신호를 출력하는 카운터 제어부와, 상기 복구 클럭의 반전 신호를 입력받고, 상기 인에이블 신호와 업 다운 제어신호에 응답하여, 상기 복구 클럭의 반전 신호를 카운팅하여 상기 선택 출력부로 궤환 출력하는 카운터부를 포함하여 구성된다. 이러한 장치에 의하여, 입력되는 마스터 클럭과 동일한 정도의 높은 주파수를 갖는 복구 클럭을 얻을 수 있는 디지털 위상 동기 회로를 구현할 수 있게 되었다.
도 1은 본 발명의 실시예에 따른 디지털 위상 동기 회로의 구성을 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 참조번호 10은 외부로부터 소정 주파수를 갖는 마스터 클럭(MCLK)을 입력받고, 소정의 분주비(M)로 상기 마스터 클럭(MCLK)을 분주하는 분주부이고, 20은 상기 분주부(10)의 출력신호를 소정 시간 지연시켜 출력하는 지연부이고, 30은 상기 지연부(20)로부터 출력되는 복수의 출력신호들 중에서 하나의 신호를 선택하여 출력하는 선택 출력부이고, 40은 상기 복구 클럭(RCLK)과 소정의 NRZ(non return zero) 신호를 입력받아 인에이블 신호(ENABLE)와 업 다운 제어신호(UP/DOWN)를 발생시키는 카운터 제어부이고, 50은 상기 카운터 제어부(40)로부터 입력되는 인에이블 신호(ENABLE)와 업 다운 제어신호(UP/DOWN)에 응답하여 카운터 동작을 하는 카운터부이다.
도 1을 참조하여 본 발명의 실시예에 따른 디지털 위상 동기 회로의 동작을 살펴보면 다음과 같다.
먼저, 분주부(10)에서 외부로부터 입력되는 마스터 클럭(MCLK)을 얻고자 하는 복구 클럭의 주파수와 맞추기 위하여 소정의 분주비(M)로 분주시킨다. 이 분주 신호는 지연부(20)로 입력되어 최소 지터(Jitter) 시간을 갖는 2N-1 개의 지연 소자들을 거쳐 소정 시간 지연되어 출력된다. 여기에서 지연 소자의 수는 복구 클럭의 주기에서 지연 소자의 시간을 나누어 결정하게 되는데, 항상 2N-1의 수를 맞춘다. 예를 들어, 최소 지터가 2nS 이고 복구 클럭의 주파수가 20MHZ라고 한다면, 복구 클럭의 주기가 50nS이므로 최소 지터의 시간으로 나누게 되면 25가 된다. 그러므로, N=5로하여 2nS의 지연 시간을 갖는 31개의 지연소자가 필요하게 된다. 만약, N=4로 하게 되면, 16이 되어 25보다 낮은 수가 되므로 나눈 수보다 큰 최소의 N으로 결정한다.
이어, 지연부(20)의 출력은 2N개가 되고, 각각의 출력은 중심 클럭을 기준으로 최소한 한 주기 만큼 지연된 클럭까지 최소 지터의 간격으로 분포되어 선택 출력부(30)로 입력된다. 선택 출력부(30)에서 이 클럭들은 소정의 제어신호에 따라 선택되어, 입력된 마스터 클럭(MCLK)과 복구 클럭(RCLK)이 동기되어 출력되는 것이다.
다음, 카운터 제어부(40)와 카운터부(50)는 상기 선택 출력부(30)를 제어하는 역할을 하는 것으로, 카운터부(50)는 업 다운으로 동작하며 이러한 동작은 카운터 제어부(40)로부터 입력되는 데이터와 복구 클럭(RCLK)을 비교하여 결정한다. 예를 들어, N=5일 경우 초기화 신호(RESET)가 인가되면, 카운터부(50)는 중심값 01111로 고정되고, 복구 클럭(RCLK)이 상기 지연부(20)의 출력들 중에서 중심 클럭으로 된다. 이 클럭과 상기 카운터 제어부(40)로부터 입력된 업 다운 제어신호(UP/DOWN)에 의해 업 다운을 결정하게 된다. 이에 따라, 카운터부(50)는 업일 경우 10000이 되고, 상기 선택 출력부(30)는 상기 지연부(20)의 출력 신호들 중에서 한 단계 더 지연된 클럭을 복구 클럭(RCLK)으로 출력하게 된다. 그리고, 다운일 경우는 상기 카운터부(50)는 01110이 되고, 상기 선택 출력부(30)는 한 단계 덜 지연된 클럭을 복구 클럭(RCLK)으로 출력하게 된다. 이러한 과정을 반복하면서 입력 신호(MCLK)와 복구 클럭(RCLK)은 상승 에지에서 서로 동기되고, 상기 카운터부(50)는 업 다운을 차례로 반복하면서 입력 신호(MCLK)로부터 클럭 성분을 복구하게 된다.
도 2는 본 발명의 실시예에 따른 카운터 제어부(40)의 구성을 나타낸 것으로, 본 발명에서는 D 플립플롭과 앤드 게이트를 사용하여 구성하였다.
도 2를 참조하면, 참조번호 60은 입력단자(D)로 소정의 NRZ 데이터를 입력받고, 클럭단자(CLK)로 입력되는 복구 클럭(RCLK)에 응답하여 상기 NRZ 데이터를 소정 시간 지연시켜 출력하는 제 1 지연수단이고, 70은 입력단자(D)로 복구 클럭(RCLK)을 입력받고, 클럭단자(CLK)로 입력되는 NRZ 데이터에 응답하여 상기 복구 클럭(RCLK)을 소정 시간 지연시켜 업 다운 제어신호를 출력하는 제 2 지연수단이고, 80은 입력단자(D)로 상기 제 1 지연수단(60)의 출력신호를 입력받고, 클럭단자(CLK)로 입력되는 복구 클럭(RCLK)에 응답하여 상기 제 1 지연수단(60)의 출력신호를 반전시켜 출력하는 반전수단이고, 90은 상기 제 1 지연수단(60)과 상기 반전수단(80)의 각 출력신호를 조합하여 인에이블 신호(ENABLE)를 발생시키는 앤드 게이트이다.
도 3A 내지 도 3B는 본 발명의 실시예에 따른 디지털 위상 동기 회로의 동작을 보여주는 타이밍도로서, 도 3A는 상기 카운터부(50)가 업인 경우이고, 도 3B는 상기 카운터부(50)가 다운인 경우를 나타낸 것이다.
도 3A를 참조하면, 복구 클럭(RCLK)이 하이일 때 NRZ 데이터의 상승에지가 발생하였다. 이러한 경우, 인에이블 신호(ENABLE)는 복구 클럭(RCLK)의 상승에지 사이에서 한 클럭만 하이가 된다. 그리고, 업 다운 제어신호(UP/DOWN)는 업으로 되고, 이 신호가 선택 출력부(30)로 입력되어 한 단계 지연된 클럭이 출력된다.
도 3B를 참조하면, NRZ 데이터의 상승에지가 복구 클럭(RCLK)이 로우인 경우에 나타났다. 이러한 경우, 업 다운 제어신호(UP/DOWN)는 NRZ 데이터의 상승에지에서 다운으로 되고, 이 신호가 선택 출력부(30)로 입력되어 한 단계 앞선 클럭이 출력된다.
종래 디지털 위상 동기 회로는, 복구 클럭의 주파수보다 입력되는 신호의 주파수가 수십배 이상이어야만 동작이 가능한 문제점이 있었다.
이와 같은 문제점을 해결하기 위한 본 발명은, 분주부, 지연부, 선택 출력부, 카운터 제어부, 카운터부를 포함하여 고주파에서도 동작이 가능한 디지털 위상 동기 회로를 구성한다.
따라서, 얻고자 하는 복구 클럭의 주파수가 입력신호의 주파수에 비해 작을때는 물론이고 같은 경우에도 디지털 위상 동기 회로의 동작이 가능하게 되었다. 그리고, 회로의 모든 부분을 디지털 로직으로 구현하므로써, 집적 회로에 사용할 경우 상당한 면적을 절약할 수 있는 효과가 있다.

Claims (3)

  1. 데이터 통신에서 수신되는 데이터로부터 클럭 성분을 복구해 내는 디지털 위상 동기 회로에 있어서,
    상기 디지털 위상 동기 회로는,
    외부로부터 소정 주파수의 마스터 클럭(MCLK)을 입력받고, 입력된 마스터 클럭(MCLK)을 소정의 분주비(M)로 분주시킨 분주 신호를 출력하는 분주부(10)와;
    상기 분주부(10)로부터 출력된 상기 분주 신호를 입력 받고, 이 분주 신호를 소정 시간동안 지연시킨 지연 신호를 출력하는 지연부(20)와;
    상기 지연부(20)로부터 출력된 상기 지연 신호를 입력받고, 소정의 궤환 신호에 응답하여 복구 클럭(RCLK)을 출력하는 선택 출력부(30)와;
    외부로부터 소정의 NRZ 데이터를 입력받고, 상기 선택 출력부(30)로부터 출력되는 복구 클럭(RCLK)을 입력받아 인에이블 신호(ENABLE)와 업 다운 제어신호(UP/DOWN)를 출력하는 카운터 제어부(40)와;
    상기 선택 출력부(30)로부터 복구 클럭(RCLK)의 반전 신호를 입력받고, 상기 카운터 제어부(40)로부터 입력되는 상기 인에이블 신호(ENABLE)와 업 다운 제어신호(UP/DOWN)에 응답하여, 상기 복구 클럭(RCLK)의 반전 신호를 카운팅하여 상기 선택 출력부(30)로 궤환 출력하는 카운터부(50)
    를 포함하는 것을 특징으로 하는 디지털 위상 동기 회로.
  2. 제 1 항에 있어서,
    상기 카운터 제어부(40)는,
    외부로부터 소정의 NRZ 데이터를 입력받고, 상기 선택 출력부(30)로부터 입력되는 복구 클럭(RCLK)에 응답하여 상기 NRZ 데이터를 소정 시간 지연시켜 출력하는 제 1 지연 수단(60)과;
    상기 선택 출력부(30)로부터 상기 복구 클럭(RCLK)을 입력받고, 외부로부터 입력되는 소정의 NRZ 데이터에 응답하여 상기 복구 클럭(RCLK)을 소정 시간 지연시켜 상기 업 다운 제어신호(UP/DOWN)를 출력하는 제 2 지연 수단(70)과;
    상기 제 1 지연 수단(60)의 출력 신호를 입력받고, 상기 선택 출력부(30)로부터 입력되는 복구 클럭(RCLK)에 응답하여 상기 제 1 지연 수단(60)의 출력 신호를 반전시켜 출력하는 반전 수단(80)과;
    상기 제 1 지연 수단(60)과 상기 반전 수단(80)의 각 출력 신호를 조합하여 상기 인에이블 신호(ENABLE)를 출력하는 앤드 게이트(90)
    를 포함하는 것을 특징으로 하는 디지털 위상 동기 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 지연 수단(60, 70), 그리고, 상기 반전 수단(80)은 각각 D 플립플롭으로 구성되는 것을 특징으로 하는 디지털 위상 동기 회로.
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