JPS59162694A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS59162694A JPS59162694A JP58035325A JP3532583A JPS59162694A JP S59162694 A JPS59162694 A JP S59162694A JP 58035325 A JP58035325 A JP 58035325A JP 3532583 A JP3532583 A JP 3532583A JP S59162694 A JPS59162694 A JP S59162694A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor memory
- drain
- nonvolatile semiconductor
- ram
- vcg
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は不揮発性半導体メモリ素子を用いた半導体メモ
リに関するものである。
リに関するものである。
従来の技術の説明
従来、半導体メモリには、絶縁ゲート型電界効果トラン
ジスタ(以下IGFETとする)を6素子用いる事によ
るフリップ・70ツブ回路の如き、双安定回路により構
成されるスタティック型調(ランダム・アクセス・メモ
リ)が代表されるが、RAMに蓄えられた情報は、電源
を降下・遮断すると消えるという欠点があった。最近電
源を降下遮断しても情報が消えない不揮発性RAMが提
供され始めているが、構成に要するIGFETの数が多
く、更に不揮発性メモリ素子の書込み及び消去方法など
の使用方法が離しいという欠点があった。
ジスタ(以下IGFETとする)を6素子用いる事によ
るフリップ・70ツブ回路の如き、双安定回路により構
成されるスタティック型調(ランダム・アクセス・メモ
リ)が代表されるが、RAMに蓄えられた情報は、電源
を降下・遮断すると消えるという欠点があった。最近電
源を降下遮断しても情報が消えない不揮発性RAMが提
供され始めているが、構成に要するIGFETの数が多
く、更に不揮発性メモリ素子の書込み及び消去方法など
の使用方法が離しいという欠点があった。
発明の目的
本発明は、構成に要するIGFETの数が少なく不揮発
性メモリ素子への書込み及び消去を同時に行ガう事が可
能で、不揮発性メモリ素子から半導体メモリであるRA
Mへの情報の読出しを容易に行なう事が可能で、電源を
降下・遮断しても情報が消えない不揮発性RAM (不
揮発性半導体装置リ)を提供することにある。
性メモリ素子への書込み及び消去を同時に行ガう事が可
能で、不揮発性メモリ素子から半導体メモリであるRA
Mへの情報の読出しを容易に行なう事が可能で、電源を
降下・遮断しても情報が消えない不揮発性RAM (不
揮発性半導体装置リ)を提供することにある。
1個の双安定回路と、前記双安定回路を選択するために
双方の出力点に接続されたそれぞれのスイッチ手段とド
レイン・ソース・浮遊電極および書込み・消去の時、定
電圧を印加すべき制御電極を有する二個の不揮発性素子
を含み、前記二個の不揮発性素子の−1のドレインを前
記双安定回路の出力点の−1に接続し、前記二個の不揮
発性素子の他方のドレインを前記双安定回路の出力点の
他方に接続し、前記二個の不揮発性素子のそれぞれの制
御電極に共通の制御信号を接続して成シ、前双安定回路
の出力情報を前記二個の不揮発性素子へ書込む時、消去
を同時に行なう。
双方の出力点に接続されたそれぞれのスイッチ手段とド
レイン・ソース・浮遊電極および書込み・消去の時、定
電圧を印加すべき制御電極を有する二個の不揮発性素子
を含み、前記二個の不揮発性素子の−1のドレインを前
記双安定回路の出力点の−1に接続し、前記二個の不揮
発性素子の他方のドレインを前記双安定回路の出力点の
他方に接続し、前記二個の不揮発性素子のそれぞれの制
御電極に共通の制御信号を接続して成シ、前双安定回路
の出力情報を前記二個の不揮発性素子へ書込む時、消去
を同時に行なう。
本発明を図面を用いて説明する0
第1図は本発明の実施例を示す。
IGFET Ml、M2.Ma、M4.M5.M6によ
シ構成されるクリップQフロップ回路による双安定回路
のそれぞれの出力点A、Hに、それぞれ浮遊ゲートヲ有
する不揮発性半導体メモリ素子Mal+?Ja2 の
それぞれのドレイン端を接続する事によυなる。−万の
負荷用IGFET Mlのドレイン端に電源vppを印
加し、ソース・ゲートを共通接続し、これを−万の出力
点Aとして、−万の駆動用IGFET Maはドレイン
端をこの出力点Aと接続し、ゲート絶縁膜の出力点Bと
接続し、ソースを接地する。また−万の切換用IGFE
T M5はドレイン端を−1のデータ線DLに接続し、
ゲートを読出し切換接続点X1に接続し、ソース端は−
1の出力点Aと接続する。同様に他方の負荷用IGFE
T M2 のドレイン端にVpp k印加し、ソース・
ゲートを共通接続し、他方の出力点Bとして他方の駆動
用IGFET M4はドレイン端をこの出力点Bと接続
し、ゲートを出力点Aと接続し、ソースを接地する。ま
た他方の切換用IGFET M6は、ドレイン端を前記
データ線DLと逆論理信号である他方のデータ線DLに
接続し、ゲートを前記X1に接続しソース端は他方の出
力点Bと接続する。
シ構成されるクリップQフロップ回路による双安定回路
のそれぞれの出力点A、Hに、それぞれ浮遊ゲートヲ有
する不揮発性半導体メモリ素子Mal+?Ja2 の
それぞれのドレイン端を接続する事によυなる。−万の
負荷用IGFET Mlのドレイン端に電源vppを印
加し、ソース・ゲートを共通接続し、これを−万の出力
点Aとして、−万の駆動用IGFET Maはドレイン
端をこの出力点Aと接続し、ゲート絶縁膜の出力点Bと
接続し、ソースを接地する。また−万の切換用IGFE
T M5はドレイン端を−1のデータ線DLに接続し、
ゲートを読出し切換接続点X1に接続し、ソース端は−
1の出力点Aと接続する。同様に他方の負荷用IGFE
T M2 のドレイン端にVpp k印加し、ソース・
ゲートを共通接続し、他方の出力点Bとして他方の駆動
用IGFET M4はドレイン端をこの出力点Bと接続
し、ゲートを出力点Aと接続し、ソースを接地する。ま
た他方の切換用IGFET M6は、ドレイン端を前記
データ線DLと逆論理信号である他方のデータ線DLに
接続し、ゲートを前記X1に接続しソース端は他方の出
力点Bと接続する。
このMl 、M2 、Ma 、M4 、M5 、M6
による回路構成は公知となっているクリップ・70ツ
ブ回路による双安定回路である。
による回路構成は公知となっているクリップ・70ツ
ブ回路による双安定回路である。
この回路に2個の浮遊ケートを有する不揮発性半導体メ
モリ素子を内蔵する事によシネ揮発性RAMが実現する
。前記不揮発性半導体メモリ素子の−1はドレイン端を
前記出力点Aに接続し、ゲートにメモリ素子制御電圧V
cc k印加し・ソース端にソース定電圧Vsi印加す
るO 前記不揮発性半導体メモリ素子の他方は、ドレイン端を
前記出力点Bに接続し、ゲートに前記VCG f:印加
し、ソース端に前記Vsを印加して成る。ここで前記浮
遊ゲートを有する不揮発性半導体メモリ素子の構造及び
動作を説明する。
モリ素子を内蔵する事によシネ揮発性RAMが実現する
。前記不揮発性半導体メモリ素子の−1はドレイン端を
前記出力点Aに接続し、ゲートにメモリ素子制御電圧V
cc k印加し・ソース端にソース定電圧Vsi印加す
るO 前記不揮発性半導体メモリ素子の他方は、ドレイン端を
前記出力点Bに接続し、ゲートに前記VCG f:印加
し、ソース端に前記Vsを印加して成る。ここで前記浮
遊ゲートを有する不揮発性半導体メモリ素子の構造及び
動作を説明する。
第2図にその構造を示す。Nチャンネル型浮遊ゲートを
有する不揮発性半導体メモリ素子を例にとって説明する
と、ドレイン1.ソース2はN+型拡散領域、半導体基
板5はP型基板ドレイン拡散領域上に設ける薄い絶縁膜
6は、たとえば200Aの膜厚をもつシリコン酸化膜、
ゲート絶縁膜7は1000Aの膜厚をもつシリコン酸化
膜による構造になる。なおこの浮遊ケートを有する不揮
発性メモリ素子はF−N )ンネル電流現象を利用した
公知の素子である。
有する不揮発性半導体メモリ素子を例にとって説明する
と、ドレイン1.ソース2はN+型拡散領域、半導体基
板5はP型基板ドレイン拡散領域上に設ける薄い絶縁膜
6は、たとえば200Aの膜厚をもつシリコン酸化膜、
ゲート絶縁膜7は1000Aの膜厚をもつシリコン酸化
膜による構造になる。なおこの浮遊ケートを有する不揮
発性メモリ素子はF−N )ンネル電流現象を利用した
公知の素子である。
次に動作原理を説明する。
ます賓込み動作について説明する。
制御ゲート4の電位を接地し、ドレインに書込み電圧V
w(+15v)’e印加すると浮遊ゲート3と十゛レイ
ン1との間の薄い酸化膜6にドレインから見て負の強電
界が印加されF−N)ンネル電流により浮遊ゲート3に
正孔が注入きれ、注入された正孔は3に蓄えられ、浮遊
ゲート3は正電位に保たれる。これによシ制御ゲートか
らみたしきい電圧(以下VTとする)は低くなる。書込
み後のVTは一5v程度になる。なお制御ゲート4の電
位〃玉楼地電位で、ドレインの電位も接地電位の場合、
浮遊ゲートとドレインとの間には電界が生じないため、
電荷の移動はない。この状態ではVTの変イしは生じな
い。
w(+15v)’e印加すると浮遊ゲート3と十゛レイ
ン1との間の薄い酸化膜6にドレインから見て負の強電
界が印加されF−N)ンネル電流により浮遊ゲート3に
正孔が注入きれ、注入された正孔は3に蓄えられ、浮遊
ゲート3は正電位に保たれる。これによシ制御ゲートか
らみたしきい電圧(以下VTとする)は低くなる。書込
み後のVTは一5v程度になる。なお制御ゲート4の電
位〃玉楼地電位で、ドレインの電位も接地電位の場合、
浮遊ゲートとドレインとの間には電界が生じないため、
電荷の移動はない。この状態ではVTの変イしは生じな
い。
次に消去動作について説明する0
制御ゲートに消去電圧■Eを印加して・ ドレイン1の
電位を接地電位にする。■Eとして+15vを印加する
と書込み動作と逆方向の電界が印加され薄い酸化膜を通
して電子が浮遊ゲートに注入され、浮遊ゲートの電位が
負電位になりVTが高くなる。
電位を接地電位にする。■Eとして+15vを印加する
と書込み動作と逆方向の電界が印加され薄い酸化膜を通
して電子が浮遊ゲートに注入され、浮遊ゲートの電位が
負電位になりVTが高くなる。
初期及び書込み後、消去稜のVTの変化を示したのが第
3図である。ンースの電位を接地し、ドレインに一定電
圧を印加した時の制御ゲート電圧■cGとドレインとン
ースとの間に流れる電流■Dsとの特性を示す。
3図である。ンースの電位を接地し、ドレインに一定電
圧を印加した時の制御ゲート電圧■cGとドレインとン
ースとの間に流れる電流■Dsとの特性を示す。
初期のVTであるVTOは2v% 書込み後のVTであ
る71wは一5v消去後のVTである■TEは10vで
ある。
る71wは一5v消去後のVTである■TEは10vで
ある。
次に、このような特性をもつ浮遊ゲートを有する不揮発
性半導体メモリ素子を用いた本発明である不揮発性RA
Mについて説明する。
性半導体メモリ素子を用いた本発明である不揮発性RA
Mについて説明する。
まずRAMの読出し・書込みはVppを5vに設定して
Vsをopen (開放状態)にしてVCGを接地電位
にする事によfiMal+Ma2が接続されていないと
同じ状態になシ、通常のRAMと同様に読出し・書込み
が行なう事が可能にこの時の読出し・書込み動作の説明
は公知なので省略する。
Vsをopen (開放状態)にしてVCGを接地電位
にする事によfiMal+Ma2が接続されていないと
同じ状態になシ、通常のRAMと同様に読出し・書込み
が行なう事が可能にこの時の読出し・書込み動作の説明
は公知なので省略する。
次にRAMの出力情報を不揮発性半導体メモリ素子に誉
込み動作はVsは°’open”、XIの電位を接地電
位にして、Vcc k 15vK 設定り、、Vppe
5vから30vに変化させる事にょシ可能になる。たと
えば読出し状態での出方点Aの情報が′0”(接地電位
)で、出方点Bの情報が’1”(電源電位)の場合では
V、、’に5vがら3oVVC変化させるとA点の電位
は変らず接地電位であるがB点の電位は5vから3ov
に変化する。この状態で不揮発性半導体メモリ素子につ
いて考える。
込み動作はVsは°’open”、XIの電位を接地電
位にして、Vcc k 15vK 設定り、、Vppe
5vから30vに変化させる事にょシ可能になる。たと
えば読出し状態での出方点Aの情報が′0”(接地電位
)で、出方点Bの情報が’1”(電源電位)の場合では
V、、’に5vがら3oVVC変化させるとA点の電位
は変らず接地電位であるがB点の電位は5vから3ov
に変化する。この状態で不揮発性半導体メモリ素子につ
いて考える。
まずMa2 テtj: トレイン3ov、 Vccに1
5vが印加され1 ドレインと制御電極との間に15v
の電位差が生じ、書込み動作が行なわれる。これにょシ
Ma2のVTは一5vになる。またMalではドレイン
がOv、VCGが15Vになり、トレインと制御電極と
の間に15vの電位差が生じ、Ma2と逆方向の電界で
あるため、浮遊ゲートに電子が注入されMalのVTは
高くなシ+1ovになる。っ−!、シ消去動作が行なわ
れる。このように、2個の不揮発性半導体メモリ素子の
−1に書込みが行なわれると同時に他方のメモリ素子に
消去が行なわれる。
5vが印加され1 ドレインと制御電極との間に15v
の電位差が生じ、書込み動作が行なわれる。これにょシ
Ma2のVTは一5vになる。またMalではドレイン
がOv、VCGが15Vになり、トレインと制御電極と
の間に15vの電位差が生じ、Ma2と逆方向の電界で
あるため、浮遊ゲートに電子が注入されMalのVTは
高くなシ+1ovになる。っ−!、シ消去動作が行なわ
れる。このように、2個の不揮発性半導体メモリ素子の
−1に書込みが行なわれると同時に他方のメモリ素子に
消去が行なわれる。
これKよりs込みと消去動作を別々に行なう必要がなく
なシ、使用方法が非常に簡単にkる。またVCOをV、
pのi電圧にする事によシ、書込み・消去に必要な電源
はVppだけでよいといり事も可能になる。
なシ、使用方法が非常に簡単にkる。またVCOをV、
pのi電圧にする事によシ、書込み・消去に必要な電源
はVppだけでよいといり事も可能になる。
このようにして出力状態を不揮発性半導体メモリ素子に
書込む。との状態で電源を遮断しても、出力情報は不揮
発性半導体メモリ素子に書込まれていて、半永久的に保
持している。
書込む。との状態で電源を遮断しても、出力情報は不揮
発性半導体メモリ素子に書込まれていて、半永久的に保
持している。
次に不揮発性半導体メモリ素子に書込まれている情報k
RAMに読みもどす動作について説明する。Vppと■
、をOvから読出し電圧5vまで上昇させる事により、
情報のRAMへの読みもとしが可能になる。この時VC
CはOvに設定する。
RAMに読みもどす動作について説明する。Vppと■
、をOvから読出し電圧5vまで上昇させる事により、
情報のRAMへの読みもとしが可能になる。この時VC
CはOvに設定する。
先程の例で、M a 2に書込み、Malに消去が行な
われた場合を考えると、VccがOvであるからMat
は”OFF”、Ma2は”ON”この状態でVppと■
、をOvから5vtで上昇させると、出力点Aの電位は
M1全通して充電し、またBの電位はM2及びM a
2を通して充電するため、MlとM2のトランジスタの
ティメ〉′ジョンが同じ場合、AとBとの電位を較べた
時、Bのほうが上昇する速度が速く、Bの電位がM3の
しきい値電圧以上になるとM3が”ON”になりAの電
位の上昇は停止し、更に接地電位に近すき、B点のih
位は読出し電圧に近ずく。このように出力点Aの電位は
接地電位(情報は頓0″ )出力点Bの電位は読出し電
圧(情報は′1”)になる。この場合Ml。
われた場合を考えると、VccがOvであるからMat
は”OFF”、Ma2は”ON”この状態でVppと■
、をOvから5vtで上昇させると、出力点Aの電位は
M1全通して充電し、またBの電位はM2及びM a
2を通して充電するため、MlとM2のトランジスタの
ティメ〉′ジョンが同じ場合、AとBとの電位を較べた
時、Bのほうが上昇する速度が速く、Bの電位がM3の
しきい値電圧以上になるとM3が”ON”になりAの電
位の上昇は停止し、更に接地電位に近すき、B点のih
位は読出し電圧に近ずく。このように出力点Aの電位は
接地電位(情報は頓0″ )出力点Bの電位は読出し電
圧(情報は′1”)になる。この場合Ml。
M2のトランジスタのティメンジ田ン及びA点。
B点の負荷容量の大きさは同一である必要がある。
このようにしてRAMの読出し・書込み及びRAMから
不揮発性半導体メモリ素子への書込み・消去及び不揮発
性半導体メモリ素子からRAMへの情報の読出しが実現
する。
不揮発性半導体メモリ素子への書込み・消去及び不揮発
性半導体メモリ素子からRAMへの情報の読出しが実現
する。
上記実施例では6素子によシ構成されるフリップ会70
ツブ回路@R,AMに用いたが他の双安定回路を用いて
も、同様である。またnチャネル型IGFETで本発明
を説明したが、Pチャネル型I()PETにより構成さ
れても同様である。以上説明(〜たように双安定回路に
浮遊ゲートを有する不押発性半嗜体メモリ素子を2個用
いる事によシ、電源を降下・遮断しても、情報内容を不
揮発性半導体メモリ素子に蓄える事によシ、情報を保存
する事が可能になる。更に双安定回路に不揮発性半梼体
メモリ素子を2個増設するだけであるから・構成に必要
なトランジスタ数も少なく、大容量化に適する。またR
AMの読出し・書込み及び不揮発性半導体メモリ素子へ
の書込みφ消去及び不揮発性半導体メモリ素子からRA
Mへの読出しという動作が容易に行なう事が可能になる
。更に不揮発性半導体メモリ素子への書込み及び消去を
同時に行なうため使用方法が簡便になり及び操作時間が
短くできる。以上のような利点がある。
ツブ回路@R,AMに用いたが他の双安定回路を用いて
も、同様である。またnチャネル型IGFETで本発明
を説明したが、Pチャネル型I()PETにより構成さ
れても同様である。以上説明(〜たように双安定回路に
浮遊ゲートを有する不押発性半嗜体メモリ素子を2個用
いる事によシ、電源を降下・遮断しても、情報内容を不
揮発性半導体メモリ素子に蓄える事によシ、情報を保存
する事が可能になる。更に双安定回路に不揮発性半梼体
メモリ素子を2個増設するだけであるから・構成に必要
なトランジスタ数も少なく、大容量化に適する。またR
AMの読出し・書込み及び不揮発性半導体メモリ素子へ
の書込みφ消去及び不揮発性半導体メモリ素子からRA
Mへの読出しという動作が容易に行なう事が可能になる
。更に不揮発性半導体メモリ素子への書込み及び消去を
同時に行なうため使用方法が簡便になり及び操作時間が
短くできる。以上のような利点がある。
第1図は本発明の実施例を示す回路図、第2図は浮遊ケ
ートヲ有する不揮発性半導体メモリ素子の構造図、第3
図は浮遊ケートヲ有する不揮発性半導体メモリ素子の初
期、書込み後、消去後の制御ゲート電圧VCCとドレイ
ンとンースとの間の電流IDSを示す図面である。 Ml、M2.M3.M4.M5.M6 ・ IGFE
T、A。 B・・ 出力点、Mal、Ma2 ・・・浮遊ゲートを
有する不揮発性半導体メモリ素子、DL 、 DL・・
・・・・データ線、Xl・・・・読出し切換接続点、”
pp ・電源% VCG・・・・・・メモリ素子制御電
圧、■s・・・・ソース定電圧
ートヲ有する不揮発性半導体メモリ素子の構造図、第3
図は浮遊ケートヲ有する不揮発性半導体メモリ素子の初
期、書込み後、消去後の制御ゲート電圧VCCとドレイ
ンとンースとの間の電流IDSを示す図面である。 Ml、M2.M3.M4.M5.M6 ・ IGFE
T、A。 B・・ 出力点、Mal、Ma2 ・・・浮遊ゲートを
有する不揮発性半導体メモリ素子、DL 、 DL・・
・・・・データ線、Xl・・・・読出し切換接続点、”
pp ・電源% VCG・・・・・・メモリ素子制御電
圧、■s・・・・ソース定電圧
Claims (1)
- 双安定回路と、前記双安定回路を選択するために双方の
出力点に接続された一対のスイッチ手段と一対の不揮発
性素子を含み、前記不揮発性素子の一万のドレイン又は
ソースを前記双安定回路の出力点の一万に接続し、前記
不揮発性素子の他方のドレイン又はソース金前記双安定
回路の出力点の他方に接続し、前記一対の不揮発性素子
のそれぞれの制御電極に共通の制御信号を供給し、前双
安定回路の出力情報を前記一対の不揮発性素子へ書込む
時、消去を同時に行なうことを特徴とする半導体メモリ
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58035325A JPS59162694A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58035325A JPS59162694A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59162694A true JPS59162694A (ja) | 1984-09-13 |
Family
ID=12438661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58035325A Pending JPS59162694A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59162694A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6273489A (ja) * | 1985-09-25 | 1987-04-04 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
US5051951A (en) * | 1989-11-06 | 1991-09-24 | Carnegie Mellon University | Static RAM memory cell using N-channel MOS transistors |
WO2004086512A1 (ja) * | 2003-03-26 | 2004-10-07 | Fujitsu Limited | 半導体記憶装置 |
-
1983
- 1983-03-04 JP JP58035325A patent/JPS59162694A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6273489A (ja) * | 1985-09-25 | 1987-04-04 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
US5051951A (en) * | 1989-11-06 | 1991-09-24 | Carnegie Mellon University | Static RAM memory cell using N-channel MOS transistors |
WO2004086512A1 (ja) * | 2003-03-26 | 2004-10-07 | Fujitsu Limited | 半導体記憶装置 |
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