JPS59162694A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS59162694A JPS59162694A JP58035325A JP3532583A JPS59162694A JP S59162694 A JPS59162694 A JP S59162694A JP 58035325 A JP58035325 A JP 58035325A JP 3532583 A JP3532583 A JP 3532583A JP S59162694 A JPS59162694 A JP S59162694A
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- JP
- Japan
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- semiconductor memory
- drain
- nonvolatile semiconductor
- ram
- vcg
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
- G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
- G11C14/0063—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is an EEPROM element, e.g. a floating gate or MNOS transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は不揮発性半導体メモリ素子を用いた半導体メモ
リに関するものである。
リに関するものである。
従来の技術の説明
従来、半導体メモリには、絶縁ゲート型電界効果トラン
ジスタ（以下ＩＧＦＥＴとする）を６素子用いる事によ
るフリップ・７０ツブ回路の如き、双安定回路により構
成されるスタティック型調（ランダム・アクセス・メモ
リ）が代表されるが、ＲＡＭに蓄えられた情報は、電源
を降下・遮断すると消えるという欠点があった。最近電
源を降下遮断しても情報が消えない不揮発性ＲＡＭが提
供され始めているが、構成に要するＩＧＦＥＴの数が多
く、更に不揮発性メモリ素子の書込み及び消去方法など
の使用方法が離しいという欠点があった。
ジスタ（以下ＩＧＦＥＴとする）を６素子用いる事によ
るフリップ・７０ツブ回路の如き、双安定回路により構
成されるスタティック型調（ランダム・アクセス・メモ
リ）が代表されるが、ＲＡＭに蓄えられた情報は、電源
を降下・遮断すると消えるという欠点があった。最近電
源を降下遮断しても情報が消えない不揮発性ＲＡＭが提
供され始めているが、構成に要するＩＧＦＥＴの数が多
く、更に不揮発性メモリ素子の書込み及び消去方法など
の使用方法が離しいという欠点があった。
発明の目的
本発明は、構成に要するＩＧＦＥＴの数が少なく不揮発
性メモリ素子への書込み及び消去を同時に行ガう事が可
能で、不揮発性メモリ素子から半導体メモリであるＲＡ
Ｍへの情報の読出しを容易に行なう事が可能で、電源を
降下・遮断しても情報が消えない不揮発性ＲＡＭ （不
揮発性半導体装置リ）を提供することにある。
性メモリ素子への書込み及び消去を同時に行ガう事が可
能で、不揮発性メモリ素子から半導体メモリであるＲＡ
Ｍへの情報の読出しを容易に行なう事が可能で、電源を
降下・遮断しても情報が消えない不揮発性ＲＡＭ （不
揮発性半導体装置リ）を提供することにある。
１個の双安定回路と、前記双安定回路を選択するために
双方の出力点に接続されたそれぞれのスイッチ手段とド
レイン・ソース・浮遊電極および書込み・消去の時、定
電圧を印加すべき制御電極を有する二個の不揮発性素子
を含み、前記二個の不揮発性素子の−１のドレインを前
記双安定回路の出力点の−１に接続し、前記二個の不揮
発性素子の他方のドレインを前記双安定回路の出力点の
他方に接続し、前記二個の不揮発性素子のそれぞれの制
御電極に共通の制御信号を接続して成シ、前双安定回路
の出力情報を前記二個の不揮発性素子へ書込む時、消去
を同時に行なう。
双方の出力点に接続されたそれぞれのスイッチ手段とド
レイン・ソース・浮遊電極および書込み・消去の時、定
電圧を印加すべき制御電極を有する二個の不揮発性素子
を含み、前記二個の不揮発性素子の−１のドレインを前
記双安定回路の出力点の−１に接続し、前記二個の不揮
発性素子の他方のドレインを前記双安定回路の出力点の
他方に接続し、前記二個の不揮発性素子のそれぞれの制
御電極に共通の制御信号を接続して成シ、前双安定回路
の出力情報を前記二個の不揮発性素子へ書込む時、消去
を同時に行なう。
本発明を図面を用いて説明する０
第１図は本発明の実施例を示す。
ＩＧＦＥＴ Ｍｌ、Ｍ２．Ｍａ、Ｍ４．Ｍ５．Ｍ６によ
シ構成されるクリップＱフロップ回路による双安定回路
のそれぞれの出力点Ａ、Ｈに、それぞれ浮遊ゲートヲ有
する不揮発性半導体メモリ素子Ｍａｌ＋？Ｊａ２ の
それぞれのドレイン端を接続する事によυなる。−万の
負荷用ＩＧＦＥＴ Ｍｌのドレイン端に電源ｖｐｐを印
加し、ソース・ゲートを共通接続し、これを−万の出力
点Ａとして、−万の駆動用ＩＧＦＥＴ Ｍａはドレイン
端をこの出力点Ａと接続し、ゲート絶縁膜の出力点Ｂと
接続し、ソースを接地する。また−万の切換用ＩＧＦＥ
Ｔ Ｍ５はドレイン端を−１のデータ線ＤＬに接続し、
ゲートを読出し切換接続点Ｘ１に接続し、ソース端は−
１の出力点Ａと接続する。同様に他方の負荷用ＩＧＦＥ
Ｔ Ｍ２ のドレイン端にＶｐｐ ｋ印加し、ソース・
ゲートを共通接続し、他方の出力点Ｂとして他方の駆動
用ＩＧＦＥＴ Ｍ４はドレイン端をこの出力点Ｂと接続
し、ゲートを出力点Ａと接続し、ソースを接地する。ま
た他方の切換用ＩＧＦＥＴ Ｍ６は、ドレイン端を前記
データ線ＤＬと逆論理信号である他方のデータ線ＤＬに
接続し、ゲートを前記Ｘ１に接続しソース端は他方の出
力点Ｂと接続する。
シ構成されるクリップＱフロップ回路による双安定回路
のそれぞれの出力点Ａ、Ｈに、それぞれ浮遊ゲートヲ有
する不揮発性半導体メモリ素子Ｍａｌ＋？Ｊａ２ の
それぞれのドレイン端を接続する事によυなる。−万の
負荷用ＩＧＦＥＴ Ｍｌのドレイン端に電源ｖｐｐを印
加し、ソース・ゲートを共通接続し、これを−万の出力
点Ａとして、−万の駆動用ＩＧＦＥＴ Ｍａはドレイン
端をこの出力点Ａと接続し、ゲート絶縁膜の出力点Ｂと
接続し、ソースを接地する。また−万の切換用ＩＧＦＥ
Ｔ Ｍ５はドレイン端を−１のデータ線ＤＬに接続し、
ゲートを読出し切換接続点Ｘ１に接続し、ソース端は−
１の出力点Ａと接続する。同様に他方の負荷用ＩＧＦＥ
Ｔ Ｍ２ のドレイン端にＶｐｐ ｋ印加し、ソース・
ゲートを共通接続し、他方の出力点Ｂとして他方の駆動
用ＩＧＦＥＴ Ｍ４はドレイン端をこの出力点Ｂと接続
し、ゲートを出力点Ａと接続し、ソースを接地する。ま
た他方の切換用ＩＧＦＥＴ Ｍ６は、ドレイン端を前記
データ線ＤＬと逆論理信号である他方のデータ線ＤＬに
接続し、ゲートを前記Ｘ１に接続しソース端は他方の出
力点Ｂと接続する。
このＭｌ 、Ｍ２ 、Ｍａ 、Ｍ４ 、Ｍ５ 、Ｍ６
による回路構成は公知となっているクリップ・７０ツ
ブ回路による双安定回路である。
による回路構成は公知となっているクリップ・７０ツ
ブ回路による双安定回路である。
この回路に２個の浮遊ケートを有する不揮発性半導体メ
モリ素子を内蔵する事によシネ揮発性ＲＡＭが実現する
。前記不揮発性半導体メモリ素子の−１はドレイン端を
前記出力点Ａに接続し、ゲートにメモリ素子制御電圧Ｖ
ｃｃ ｋ印加し・ソース端にソース定電圧Ｖｓｉ印加す
るＯ 前記不揮発性半導体メモリ素子の他方は、ドレイン端を
前記出力点Ｂに接続し、ゲートに前記ＶＣＧ ｆ：印加
し、ソース端に前記Ｖｓを印加して成る。ここで前記浮
遊ゲートを有する不揮発性半導体メモリ素子の構造及び
動作を説明する。
モリ素子を内蔵する事によシネ揮発性ＲＡＭが実現する
。前記不揮発性半導体メモリ素子の−１はドレイン端を
前記出力点Ａに接続し、ゲートにメモリ素子制御電圧Ｖ
ｃｃ ｋ印加し・ソース端にソース定電圧Ｖｓｉ印加す
るＯ 前記不揮発性半導体メモリ素子の他方は、ドレイン端を
前記出力点Ｂに接続し、ゲートに前記ＶＣＧ ｆ：印加
し、ソース端に前記Ｖｓを印加して成る。ここで前記浮
遊ゲートを有する不揮発性半導体メモリ素子の構造及び
動作を説明する。
第２図にその構造を示す。Ｎチャンネル型浮遊ゲートを
有する不揮発性半導体メモリ素子を例にとって説明する
と、ドレイン１．ソース２はＮ＋型拡散領域、半導体基
板５はＰ型基板ドレイン拡散領域上に設ける薄い絶縁膜
６は、たとえば２００Ａの膜厚をもつシリコン酸化膜、
ゲート絶縁膜７は１０００Ａの膜厚をもつシリコン酸化
膜による構造になる。なおこの浮遊ケートを有する不揮
発性メモリ素子はＦ−Ｎ ）ンネル電流現象を利用した
公知の素子である。
有する不揮発性半導体メモリ素子を例にとって説明する
と、ドレイン１．ソース２はＮ＋型拡散領域、半導体基
板５はＰ型基板ドレイン拡散領域上に設ける薄い絶縁膜
６は、たとえば２００Ａの膜厚をもつシリコン酸化膜、
ゲート絶縁膜７は１０００Ａの膜厚をもつシリコン酸化
膜による構造になる。なおこの浮遊ケートを有する不揮
発性メモリ素子はＦ−Ｎ ）ンネル電流現象を利用した
公知の素子である。
次に動作原理を説明する。
ます賓込み動作について説明する。
制御ゲート４の電位を接地し、ドレインに書込み電圧Ｖ
ｗ（＋１５ｖ）’ｅ印加すると浮遊ゲート３と十゛レイ
ン１との間の薄い酸化膜６にドレインから見て負の強電
界が印加されＦ−Ｎ）ンネル電流により浮遊ゲート３に
正孔が注入きれ、注入された正孔は３に蓄えられ、浮遊
ゲート３は正電位に保たれる。これによシ制御ゲートか
らみたしきい電圧（以下ＶＴとする）は低くなる。書込
み後のＶＴは一５ｖ程度になる。なお制御ゲート４の電
位〃玉楼地電位で、ドレインの電位も接地電位の場合、
浮遊ゲートとドレインとの間には電界が生じないため、
電荷の移動はない。この状態ではＶＴの変イしは生じな
い。
ｗ（＋１５ｖ）’ｅ印加すると浮遊ゲート３と十゛レイ
ン１との間の薄い酸化膜６にドレインから見て負の強電
界が印加されＦ−Ｎ）ンネル電流により浮遊ゲート３に
正孔が注入きれ、注入された正孔は３に蓄えられ、浮遊
ゲート３は正電位に保たれる。これによシ制御ゲートか
らみたしきい電圧（以下ＶＴとする）は低くなる。書込
み後のＶＴは一５ｖ程度になる。なお制御ゲート４の電
位〃玉楼地電位で、ドレインの電位も接地電位の場合、
浮遊ゲートとドレインとの間には電界が生じないため、
電荷の移動はない。この状態ではＶＴの変イしは生じな
い。
次に消去動作について説明する０
制御ゲートに消去電圧■Ｅを印加して・ ドレイン１の
電位を接地電位にする。■Ｅとして＋１５ｖを印加する
と書込み動作と逆方向の電界が印加され薄い酸化膜を通
して電子が浮遊ゲートに注入され、浮遊ゲートの電位が
負電位になりＶＴが高くなる。
電位を接地電位にする。■Ｅとして＋１５ｖを印加する
と書込み動作と逆方向の電界が印加され薄い酸化膜を通
して電子が浮遊ゲートに注入され、浮遊ゲートの電位が
負電位になりＶＴが高くなる。
初期及び書込み後、消去稜のＶＴの変化を示したのが第
３図である。ンースの電位を接地し、ドレインに一定電
圧を印加した時の制御ゲート電圧■ｃＧとドレインとン
ースとの間に流れる電流■Ｄｓとの特性を示す。
３図である。ンースの電位を接地し、ドレインに一定電
圧を印加した時の制御ゲート電圧■ｃＧとドレインとン
ースとの間に流れる電流■Ｄｓとの特性を示す。
初期のＶＴであるＶＴＯは２ｖ％ 書込み後のＶＴであ
る７１ｗは一５ｖ消去後のＶＴである■ＴＥは１０ｖで
ある。
る７１ｗは一５ｖ消去後のＶＴである■ＴＥは１０ｖで
ある。
次に、このような特性をもつ浮遊ゲートを有する不揮発
性半導体メモリ素子を用いた本発明である不揮発性ＲＡ
Ｍについて説明する。
性半導体メモリ素子を用いた本発明である不揮発性ＲＡ
Ｍについて説明する。
まずＲＡＭの読出し・書込みはＶｐｐを５ｖに設定して
Ｖｓをｏｐｅｎ （開放状態）にしてＶＣＧを接地電位
にする事によｆｉＭａｌ＋Ｍａ２が接続されていないと
同じ状態になシ、通常のＲＡＭと同様に読出し・書込み
が行なう事が可能にこの時の読出し・書込み動作の説明
は公知なので省略する。
Ｖｓをｏｐｅｎ （開放状態）にしてＶＣＧを接地電位
にする事によｆｉＭａｌ＋Ｍａ２が接続されていないと
同じ状態になシ、通常のＲＡＭと同様に読出し・書込み
が行なう事が可能にこの時の読出し・書込み動作の説明
は公知なので省略する。
次にＲＡＭの出力情報を不揮発性半導体メモリ素子に誉
込み動作はＶｓは°’ｏｐｅｎ”、ＸＩの電位を接地電
位にして、Ｖｃｃ ｋ １５ｖＫ 設定り、、Ｖｐｐｅ
５ｖから３０ｖに変化させる事にょシ可能になる。たと
えば読出し状態での出方点Ａの情報が′０”（接地電位
）で、出方点Ｂの情報が’１”（電源電位）の場合では
Ｖ、、’に５ｖがら３ｏＶＶＣ変化させるとＡ点の電位
は変らず接地電位であるがＢ点の電位は５ｖから３ｏｖ
に変化する。この状態で不揮発性半導体メモリ素子につ
いて考える。
込み動作はＶｓは°’ｏｐｅｎ”、ＸＩの電位を接地電
位にして、Ｖｃｃ ｋ １５ｖＫ 設定り、、Ｖｐｐｅ
５ｖから３０ｖに変化させる事にょシ可能になる。たと
えば読出し状態での出方点Ａの情報が′０”（接地電位
）で、出方点Ｂの情報が’１”（電源電位）の場合では
Ｖ、、’に５ｖがら３ｏＶＶＣ変化させるとＡ点の電位
は変らず接地電位であるがＢ点の電位は５ｖから３ｏｖ
に変化する。この状態で不揮発性半導体メモリ素子につ
いて考える。
まずＭａ２ テｔｊ： トレイン３ｏｖ、 Ｖｃｃに１
５ｖが印加され１ ドレインと制御電極との間に１５ｖ
の電位差が生じ、書込み動作が行なわれる。これにょシ
Ｍａ２のＶＴは一５ｖになる。またＭａｌではドレイン
がＯｖ、ＶＣＧが１５Ｖになり、トレインと制御電極と
の間に１５ｖの電位差が生じ、Ｍａ２と逆方向の電界で
あるため、浮遊ゲートに電子が注入されＭａｌのＶＴは
高くなシ＋１ｏｖになる。っ−！、シ消去動作が行なわ
れる。このように、２個の不揮発性半導体メモリ素子の
−１に書込みが行なわれると同時に他方のメモリ素子に
消去が行なわれる。
５ｖが印加され１ ドレインと制御電極との間に１５ｖ
の電位差が生じ、書込み動作が行なわれる。これにょシ
Ｍａ２のＶＴは一５ｖになる。またＭａｌではドレイン
がＯｖ、ＶＣＧが１５Ｖになり、トレインと制御電極と
の間に１５ｖの電位差が生じ、Ｍａ２と逆方向の電界で
あるため、浮遊ゲートに電子が注入されＭａｌのＶＴは
高くなシ＋１ｏｖになる。っ−！、シ消去動作が行なわ
れる。このように、２個の不揮発性半導体メモリ素子の
−１に書込みが行なわれると同時に他方のメモリ素子に
消去が行なわれる。
これＫよりｓ込みと消去動作を別々に行なう必要がなく
なシ、使用方法が非常に簡単にｋる。またＶＣＯをＶ、
ｐのｉ電圧にする事によシ、書込み・消去に必要な電源
はＶｐｐだけでよいといり事も可能になる。
なシ、使用方法が非常に簡単にｋる。またＶＣＯをＶ、
ｐのｉ電圧にする事によシ、書込み・消去に必要な電源
はＶｐｐだけでよいといり事も可能になる。
このようにして出力状態を不揮発性半導体メモリ素子に
書込む。との状態で電源を遮断しても、出力情報は不揮
発性半導体メモリ素子に書込まれていて、半永久的に保
持している。
書込む。との状態で電源を遮断しても、出力情報は不揮
発性半導体メモリ素子に書込まれていて、半永久的に保
持している。
次に不揮発性半導体メモリ素子に書込まれている情報ｋ
ＲＡＭに読みもどす動作について説明する。Ｖｐｐと■
、をＯｖから読出し電圧５ｖまで上昇させる事により、
情報のＲＡＭへの読みもとしが可能になる。この時ＶＣ
ＣはＯｖに設定する。
ＲＡＭに読みもどす動作について説明する。Ｖｐｐと■
、をＯｖから読出し電圧５ｖまで上昇させる事により、
情報のＲＡＭへの読みもとしが可能になる。この時ＶＣ
ＣはＯｖに設定する。
先程の例で、Ｍ ａ ２に書込み、Ｍａｌに消去が行な
われた場合を考えると、ＶｃｃがＯｖであるからＭａｔ
は”ＯＦＦ”、Ｍａ２は”ＯＮ”この状態でＶｐｐと■
、をＯｖから５ｖｔで上昇させると、出力点Ａの電位は
Ｍ１全通して充電し、またＢの電位はＭ２及びＭ ａ
２を通して充電するため、ＭｌとＭ２のトランジスタの
ティメ〉′ジョンが同じ場合、ＡとＢとの電位を較べた
時、Ｂのほうが上昇する速度が速く、Ｂの電位がＭ３の
しきい値電圧以上になるとＭ３が”ＯＮ”になりＡの電
位の上昇は停止し、更に接地電位に近すき、Ｂ点のｉｈ
位は読出し電圧に近ずく。このように出力点Ａの電位は
接地電位（情報は頓０″ ）出力点Ｂの電位は読出し電
圧（情報は′１”）になる。この場合Ｍｌ。
われた場合を考えると、ＶｃｃがＯｖであるからＭａｔ
は”ＯＦＦ”、Ｍａ２は”ＯＮ”この状態でＶｐｐと■
、をＯｖから５ｖｔで上昇させると、出力点Ａの電位は
Ｍ１全通して充電し、またＢの電位はＭ２及びＭ ａ
２を通して充電するため、ＭｌとＭ２のトランジスタの
ティメ〉′ジョンが同じ場合、ＡとＢとの電位を較べた
時、Ｂのほうが上昇する速度が速く、Ｂの電位がＭ３の
しきい値電圧以上になるとＭ３が”ＯＮ”になりＡの電
位の上昇は停止し、更に接地電位に近すき、Ｂ点のｉｈ
位は読出し電圧に近ずく。このように出力点Ａの電位は
接地電位（情報は頓０″ ）出力点Ｂの電位は読出し電
圧（情報は′１”）になる。この場合Ｍｌ。
Ｍ２のトランジスタのティメンジ田ン及びＡ点。
Ｂ点の負荷容量の大きさは同一である必要がある。
このようにしてＲＡＭの読出し・書込み及びＲＡＭから
不揮発性半導体メモリ素子への書込み・消去及び不揮発
性半導体メモリ素子からＲＡＭへの情報の読出しが実現
する。
不揮発性半導体メモリ素子への書込み・消去及び不揮発
性半導体メモリ素子からＲＡＭへの情報の読出しが実現
する。
上記実施例では６素子によシ構成されるフリップ会７０
ツブ回路＠Ｒ，ＡＭに用いたが他の双安定回路を用いて
も、同様である。またｎチャネル型ＩＧＦＥＴで本発明
を説明したが、Ｐチャネル型Ｉ（）ＰＥＴにより構成さ
れても同様である。以上説明（〜たように双安定回路に
浮遊ゲートを有する不押発性半嗜体メモリ素子を２個用
いる事によシ、電源を降下・遮断しても、情報内容を不
揮発性半導体メモリ素子に蓄える事によシ、情報を保存
する事が可能になる。更に双安定回路に不揮発性半梼体
メモリ素子を２個増設するだけであるから・構成に必要
なトランジスタ数も少なく、大容量化に適する。またＲ
ＡＭの読出し・書込み及び不揮発性半導体メモリ素子へ
の書込みφ消去及び不揮発性半導体メモリ素子からＲＡ
Ｍへの読出しという動作が容易に行なう事が可能になる
。更に不揮発性半導体メモリ素子への書込み及び消去を
同時に行なうため使用方法が簡便になり及び操作時間が
短くできる。以上のような利点がある。
ツブ回路＠Ｒ，ＡＭに用いたが他の双安定回路を用いて
も、同様である。またｎチャネル型ＩＧＦＥＴで本発明
を説明したが、Ｐチャネル型Ｉ（）ＰＥＴにより構成さ
れても同様である。以上説明（〜たように双安定回路に
浮遊ゲートを有する不押発性半嗜体メモリ素子を２個用
いる事によシ、電源を降下・遮断しても、情報内容を不
揮発性半導体メモリ素子に蓄える事によシ、情報を保存
する事が可能になる。更に双安定回路に不揮発性半梼体
メモリ素子を２個増設するだけであるから・構成に必要
なトランジスタ数も少なく、大容量化に適する。またＲ
ＡＭの読出し・書込み及び不揮発性半導体メモリ素子へ
の書込みφ消去及び不揮発性半導体メモリ素子からＲＡ
Ｍへの読出しという動作が容易に行なう事が可能になる
。更に不揮発性半導体メモリ素子への書込み及び消去を
同時に行なうため使用方法が簡便になり及び操作時間が
短くできる。以上のような利点がある。
第１図は本発明の実施例を示す回路図、第２図は浮遊ケ
ートヲ有する不揮発性半導体メモリ素子の構造図、第３
図は浮遊ケートヲ有する不揮発性半導体メモリ素子の初
期、書込み後、消去後の制御ゲート電圧ＶＣＣとドレイ
ンとンースとの間の電流ＩＤＳを示す図面である。 Ｍｌ、Ｍ２．Ｍ３．Ｍ４．Ｍ５．Ｍ６ ・ ＩＧＦＥ
Ｔ、Ａ。 Ｂ・・ 出力点、Ｍａｌ、Ｍａ２ ・・・浮遊ゲートを
有する不揮発性半導体メモリ素子、ＤＬ 、 ＤＬ・・
・・・・データ線、Ｘｌ・・・・読出し切換接続点、”
ｐｐ ・電源％ ＶＣＧ・・・・・・メモリ素子制御電
圧、■ｓ・・・・ソース定電圧
ートヲ有する不揮発性半導体メモリ素子の構造図、第３
図は浮遊ケートヲ有する不揮発性半導体メモリ素子の初
期、書込み後、消去後の制御ゲート電圧ＶＣＣとドレイ
ンとンースとの間の電流ＩＤＳを示す図面である。 Ｍｌ、Ｍ２．Ｍ３．Ｍ４．Ｍ５．Ｍ６ ・ ＩＧＦＥ
Ｔ、Ａ。 Ｂ・・ 出力点、Ｍａｌ、Ｍａ２ ・・・浮遊ゲートを
有する不揮発性半導体メモリ素子、ＤＬ 、 ＤＬ・・
・・・・データ線、Ｘｌ・・・・読出し切換接続点、”
ｐｐ ・電源％ ＶＣＧ・・・・・・メモリ素子制御電
圧、■ｓ・・・・ソース定電圧
Claims (1)
- 双安定回路と、前記双安定回路を選択するために双方の
出力点に接続された一対のスイッチ手段と一対の不揮発
性素子を含み、前記不揮発性素子の一万のドレイン又は
ソースを前記双安定回路の出力点の一万に接続し、前記
不揮発性素子の他方のドレイン又はソース金前記双安定
回路の出力点の他方に接続し、前記一対の不揮発性素子
のそれぞれの制御電極に共通の制御信号を供給し、前双
安定回路の出力情報を前記一対の不揮発性素子へ書込む
時、消去を同時に行なうことを特徴とする半導体メモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035325A JPS59162694A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035325A JPS59162694A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59162694A true JPS59162694A (ja) | 1984-09-13 |
Family
ID=12438661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035325A Pending JPS59162694A (ja) | 1983-03-04 | 1983-03-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59162694A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273489A (ja) * | 1985-09-25 | 1987-04-04 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5051951A (en) * | 1989-11-06 | 1991-09-24 | Carnegie Mellon University | Static RAM memory cell using N-channel MOS transistors |
| WO2004086512A1 (ja) * | 2003-03-26 | 2004-10-07 | Fujitsu Limited | 半導体記憶装置 |
-
1983
- 1983-03-04 JP JP58035325A patent/JPS59162694A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273489A (ja) * | 1985-09-25 | 1987-04-04 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US5051951A (en) * | 1989-11-06 | 1991-09-24 | Carnegie Mellon University | Static RAM memory cell using N-channel MOS transistors |
| WO2004086512A1 (ja) * | 2003-03-26 | 2004-10-07 | Fujitsu Limited | 半導体記憶装置 |
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