JPS5960797A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
- Publication number
- JPS5960797A JPS5960797A JP57171381A JP17138182A JPS5960797A JP S5960797 A JPS5960797 A JP S5960797A JP 57171381 A JP57171381 A JP 57171381A JP 17138182 A JP17138182 A JP 17138182A JP S5960797 A JPS5960797 A JP S5960797A
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- JP
- Japan
- Prior art keywords
- memory cell
- rewrite
- control
- memory cells
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
- G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、浮遊ダートと制御ダートを有するメモリセル
をマトリクス状に集積形成して構成され、電気的かつ選
択的な書替えを可能とした不揮発性半導体メモリ装置灯
、に関する。
をマトリクス状に集積形成して構成され、電気的かつ選
択的な書替えを可能とした不揮発性半導体メモリ装置灯
、に関する。
浮遊ケ゛−トと制御ダートをもつMOS FET構造の
メモリセルであって、マトリクス配列して電気的かつ選
択的な書替えを可能としたものとして1第1図に等価回
路で示すものが知られている0このメモリセルは、半導
体基板に形成されたターフ8,1フ4フ0間のチャネル
領域上に浮遊グー)FC,更にこれに容量納会する第1
および@20制御グー)CGs、およびCG2が払層形
成されている。またチャネル領域と別に通常ソースSと
共通接続される書替え電極EGが設けられ、浮遊グー)
FGはこの書替え電極EGに対してトンネル電流が流れ
得る極γlJ7絶縁膜を介して対向させている。
メモリセルであって、マトリクス配列して電気的かつ選
択的な書替えを可能としたものとして1第1図に等価回
路で示すものが知られている0このメモリセルは、半導
体基板に形成されたターフ8,1フ4フ0間のチャネル
領域上に浮遊グー)FC,更にこれに容量納会する第1
および@20制御グー)CGs、およびCG2が払層形
成されている。またチャネル領域と別に通常ソースSと
共通接続される書替え電極EGが設けられ、浮遊グー)
FGはこの書替え電極EGに対してトンネル電流が流れ
得る極γlJ7絶縁膜を介して対向させている。
このメモリセル全マトリクス配列する場合、4ビツトを
例Vことって示すと第2図のように接続される。)+1
1ぢメモリセルM1%M4は、ドレインD五 、D2お
よび第1のlIjり御ダートcG1!。
例Vことって示すと第2図のように接続される。)+1
1ぢメモリセルM1%M4は、ドレインD五 、D2お
よび第1のlIjり御ダートcG1!。
CGIz 全それぞれY方向に共通接続し、第2の制御
り゛ ) CG21 * CG22全X方向に共通接
続セルにつき共通接続してマ) IJクス配列される。
り゛ ) CG21 * CG22全X方向に共通接
続セルにつき共通接続してマ) IJクス配列される。
この不揮発性メモリの選択的読出しおよび1″替えの動
作は、例えばnチャネルを例にとって説明すると次のと
おりである。メモリセルM1を読出す場合には、ドレイ
ンD!および第2の制御グー)CG21を高電位とし、
他の電極を全て低電位とする。これによシ、メモリセル
Mlが60#(浮遊グー)FGK電荷が書込まれていす
、しきい値Vtoが正の小さい値の状態)のときこれに
チャネル電流が流れ、“1#(浮遊ケ゛−)FGに電子
が注入されたしきい値■、1が正の大きな値の状態)の
ときこれにチャネル′亀流が流f’Lない。メモリセル
M1の記憶内容を1替えるには、第1.第2の制御ダー
トCG、l 。
作は、例えばnチャネルを例にとって説明すると次のと
おりである。メモリセルM1を読出す場合には、ドレイ
ンD!および第2の制御グー)CG21を高電位とし、
他の電極を全て低電位とする。これによシ、メモリセル
Mlが60#(浮遊グー)FGK電荷が書込まれていす
、しきい値Vtoが正の小さい値の状態)のときこれに
チャネル電流が流れ、“1#(浮遊ケ゛−)FGに電子
が注入されたしきい値■、1が正の大きな値の状態)の
ときこれにチャネル′亀流が流f’Lない。メモリセル
M1の記憶内容を1替えるには、第1.第2の制御ダー
トCG、l 。
CG21 k高電位、他の端子全全て低電位とするか1
または第1.第2の制御ケ゛−)CGlK。
または第1.第2の制御ケ゛−)CGlK。
CG21を低′電位、他の端子を全て尚電位とする。
これによシ、メモリセルM1においてのみ、浮遊グー)
FCが1替え電極EGに対して十分な高電位または十分
な低′畦位となシ、浮遊ダートFGと祝替え電、i=
E Gとの間でトンネル電流による′l!、荷の授受が
な?れて、書替えが行われる。
FCが1替え電極EGに対して十分な高電位または十分
な低′畦位となシ、浮遊ダートFGと祝替え電、i=
E Gとの間でトンネル電流による′l!、荷の授受が
な?れて、書替えが行われる。
第3図は也替えしシ1始時点toで第1.第2の制御ケ
゛−トCG1.CG2 および有替え電極EGの14位
が同時に変化する様子を示している。
゛−トCG1.CG2 および有替え電極EGの14位
が同時に変化する様子を示している。
こうして第1図のメモリセルを配列して、電気的かつ選
択的なj(替えを可能とした不揮発性メモリ装置が実現
できるが、従来のものには次のような問題があった。即
ちメモリセルの各電極、ケ゛−トの電位は外部から制御
されるが、時間遅れがあるために第3図に示すように理
想的に電位が変化することは実μAには難しい。そうす
ると、書替えようとするメモリセル以外のメモリセルに
おいで、第1 、 gi42の制御ダートCG 1
s CG 2が同時に高電位で書替え電極EGが低電位
、または第1.第2の制御ケ9−トCG1 s CG
2が同時に低電位で1.替え電泳EGが篩醒位という
状態が発生して、ネジな記憶V1谷の変更がな笛れてし
まうことがある。
択的なj(替えを可能とした不揮発性メモリ装置が実現
できるが、従来のものには次のような問題があった。即
ちメモリセルの各電極、ケ゛−トの電位は外部から制御
されるが、時間遅れがあるために第3図に示すように理
想的に電位が変化することは実μAには難しい。そうす
ると、書替えようとするメモリセル以外のメモリセルに
おいで、第1 、 gi42の制御ダートCG 1
s CG 2が同時に高電位で書替え電極EGが低電位
、または第1.第2の制御ケ9−トCG1 s CG
2が同時に低電位で1.替え電泳EGが篩醒位という
状態が発生して、ネジな記憶V1谷の変更がな笛れてし
まうことがある。
本発明は上記の点に錆み、選択さtl−たメモリセル以
外のメモリセルの記憶内容が変更されることのないよう
にした、電気的かつ選択的書替えの可能な不揮発性半導
体メモリ装置を提供すること全目的とする。
外のメモリセルの記憶内容が変更されることのないよう
にした、電気的かつ選択的書替えの可能な不揮発性半導
体メモリ装置を提供すること全目的とする。
本発明は、第1図および第2図で説明したメモリ装置に
おいて、選択されたメモリセルについて記憶内容の書替
えを行うべき時点の前後にわたって全メモリセルについ
て第1.第2の制御ケ゛−トの一方を烏電位、他方を低
電位に保持する書替え禁止期間を設けたことを%徴とす
る。
おいて、選択されたメモリセルについて記憶内容の書替
えを行うべき時点の前後にわたって全メモリセルについ
て第1.第2の制御ケ゛−トの一方を烏電位、他方を低
電位に保持する書替え禁止期間を設けたことを%徴とす
る。
〔発明の効果〕
本発明によれば、書替えをすべきメモリセルの電極、ダ
ートの電位設定にタイミング上のずれが多少中じたとし
ても、所望のメモリセルの記憶内容のみを変更して他の
メモリセルでの誤まった内容変更を防止することができ
、信頼性の高い不揮発性半導体メモリ装置を実現するこ
とができる。
ートの電位設定にタイミング上のずれが多少中じたとし
ても、所望のメモリセルの記憶内容のみを変更して他の
メモリセルでの誤まった内容変更を防止することができ
、信頼性の高い不揮発性半導体メモリ装置を実現するこ
とができる。
以下本兄明の実施例to明する。メモリセルの基本構成
は第1図の等価回路で説明したとおシである。具体的な
メモリセルの恢部構造全εB4図(a) 〜(d)に示
す。(a)が平面図、(b) 、 (C)および(d)
はそれぞれ(−)のA−A’、l3−B’およびc −
c’耘而面である。P型St基版1にn1型のソース2
およびドレイン3全設け、これら周領域間のチャイ・ル
領域上にゲート絶縁膜4夏を介して浮遊ケ9−ト5ゲ設
け、更にこの上にゲート1敞緑j嘆4z*4z’s:介
してそれぞれ浮遊ケ゛−ト5に容抽結合する第1の制御
ゲート6および第2のH;1]御グー) 726けてい
る。チャネル領域に隣接した位f(iにはソース2と連
続的(C形成された1゜ちえ′電極としてのn+層8を
設け、前記?T遊ゲート5を、この17% ll上まで
延在させトンネル電流がDjLれ倚る擾れり絶縁膜43
ケ介して1層8に対向させている。第1の匍]I4Iゲ
ート6は舊替え1111制御用であってY方向に連続的
Vこ配設し、第2のSti制御ケ゛−トロは書替え制御
用であると共に読出しケ゛−トであって、浮遊ケ゛−ト
5と共にチャネル領域をおおいX方向に連続的に配設す
る。
は第1図の等価回路で説明したとおシである。具体的な
メモリセルの恢部構造全εB4図(a) 〜(d)に示
す。(a)が平面図、(b) 、 (C)および(d)
はそれぞれ(−)のA−A’、l3−B’およびc −
c’耘而面である。P型St基版1にn1型のソース2
およびドレイン3全設け、これら周領域間のチャイ・ル
領域上にゲート絶縁膜4夏を介して浮遊ケ9−ト5ゲ設
け、更にこの上にゲート1敞緑j嘆4z*4z’s:介
してそれぞれ浮遊ケ゛−ト5に容抽結合する第1の制御
ゲート6および第2のH;1]御グー) 726けてい
る。チャネル領域に隣接した位f(iにはソース2と連
続的(C形成された1゜ちえ′電極としてのn+層8を
設け、前記?T遊ゲート5を、この17% ll上まで
延在させトンネル電流がDjLれ倚る擾れり絶縁膜43
ケ介して1層8に対向させている。第1の匍]I4Iゲ
ート6は舊替え1111制御用であってY方向に連続的
Vこ配設し、第2のSti制御ケ゛−トロは書替え制御
用であると共に読出しケ゛−トであって、浮遊ケ゛−ト
5と共にチャネル領域をおおいX方向に連続的に配設す
る。
才だソース2はX方向に連続的に配設し、ドレイン3は
Y方向に例えば金属配線により接続して、メモリセルア
レイを構成する。
Y方向に例えば金属配線により接続して、メモリセルア
レイを構成する。
このように構成されるメモリセルアレイ1ノ奮用いて不
揮発性メモリの全体lI′i第5図の如く朴゛i成され
る。λデコーダ12.Yデコーダ13はそれぞれ第1.
第2の制御ダート6.7の電位を制御する回路・1替え
制御回路14は全メモリセルのnrrjliに共通に尚
電位(例えば20■)または低電位(例えばOv)を与
える回路であゃ、これらの回路出力の電位関係を制御す
るためにタイミング回路15を設けている・このメモリ
装置において、記憶内容の■替えを行う場合を第6図の
タイミング図を用いて説明する。第6図のt2が本来、
書替えすべき時点(即ち第3図のtoに和尚する)であ
り、その前後にわたりて時刻t1〜t3の11¥7え鋲
止期間Ti設けている。即ち、タイミング回路15から
のifi’! 1Iil信号により、時刻1.において
・Xデコーダ12の出力全全て低霜;位(L)、Yおい
て・第1の制御ケ゛−トロが低’rQ−位、第2の制(
1111ケ゛−ドアが高電位の状態となる。この状態で
時刻t2で、倒茗え制御回路I4から例えば高1に缶の
書替え制御信号が全メモリセルの0層8VC力えられる
。このとき、全メモリセルは、身t1.第2の副側1ダ
ート6.7が共に高電位または共に低電位という条件を
満たさないから記憶内容の変更はない。そして時刻t3
でX7′コーダ12.Xデコーダ13から所望のメモリ
セルアレイ釈する出力が出され、ここでそのメモリセル
の選択的な記憶内容の鵜・替えが行われる。
揮発性メモリの全体lI′i第5図の如く朴゛i成され
る。λデコーダ12.Yデコーダ13はそれぞれ第1.
第2の制御ダート6.7の電位を制御する回路・1替え
制御回路14は全メモリセルのnrrjliに共通に尚
電位(例えば20■)または低電位(例えばOv)を与
える回路であゃ、これらの回路出力の電位関係を制御す
るためにタイミング回路15を設けている・このメモリ
装置において、記憶内容の■替えを行う場合を第6図の
タイミング図を用いて説明する。第6図のt2が本来、
書替えすべき時点(即ち第3図のtoに和尚する)であ
り、その前後にわたりて時刻t1〜t3の11¥7え鋲
止期間Ti設けている。即ち、タイミング回路15から
のifi’! 1Iil信号により、時刻1.において
・Xデコーダ12の出力全全て低霜;位(L)、Yおい
て・第1の制御ケ゛−トロが低’rQ−位、第2の制(
1111ケ゛−ドアが高電位の状態となる。この状態で
時刻t2で、倒茗え制御回路I4から例えば高1に缶の
書替え制御信号が全メモリセルの0層8VC力えられる
。このとき、全メモリセルは、身t1.第2の副側1ダ
ート6.7が共に高電位または共に低電位という条件を
満たさないから記憶内容の変更はない。そして時刻t3
でX7′コーダ12.Xデコーダ13から所望のメモリ
セルアレイ釈する出力が出され、ここでそのメモリセル
の選択的な記憶内容の鵜・替えが行われる。
例えり1ア;替え電険のパルス印加時間を10m、se
c。
c。
低電6°rから、%:、電位への立ち土が9時」i(百
魚〜11t、9ecとして、前記*替え禁止JuI t
ut T Ll 数μ、secあれシ:l:良い。
魚〜11t、9ecとして、前記*替え禁止JuI t
ut T Ll 数μ、secあれシ:l:良い。
なお第6図では、書替え禁止期間TにおいてXデコーダ
12の出力全全て低電位・Xデコーダ13の出力を全て
高電位としたが、逆にXデコーダ12の出力を全て高電
位、Xデコーダ13の出力金全て低電位としてもよい・
また第7図に示すように・書替え禁止期間Tの前後にX
、Yデコーダ12.13の出力を中間レベルに設定する
期間を設けてもよい。
12の出力全全て低電位・Xデコーダ13の出力を全て
高電位としたが、逆にXデコーダ12の出力を全て高電
位、Xデコーダ13の出力金全て低電位としてもよい・
また第7図に示すように・書替え禁止期間Tの前後にX
、Yデコーダ12.13の出力を中間レベルに設定する
期間を設けてもよい。
以上のように、書替えに当って第1.第2の制御ダート
および1替え電極を同時に変化させず、第1.第2の制
御f−)を全メモリセルについて一方が高電位で他方が
低電位とした書替え禁止期間全設定して、その中間時点
で1:徊え電極の電位設定を行うことによって、タイミ
ングのずれにより他のメモリセルの記憶内容が誤まって
書替えられることなく所望のメモリセルのみ記憶内容を
変更することができる。
および1替え電極を同時に変化させず、第1.第2の制
御f−)を全メモリセルについて一方が高電位で他方が
低電位とした書替え禁止期間全設定して、その中間時点
で1:徊え電極の電位設定を行うことによって、タイミ
ングのずれにより他のメモリセルの記憶内容が誤まって
書替えられることなく所望のメモリセルのみ記憶内容を
変更することができる。
第1図は電気的書替え可能な不揮発性半導体メモリセル
の記号を示す図、第2図はこのメモリセルのマトリクス
アレイの一例を示す図、第3図はその選択的書替え動作
全説明するだめのタイミング図、第4図(=)〜(d)
は本発明の一実施例のメモリセル要部構造を示す図1第
5図は同じくメモリ装置の全体構成を示すブロック図、
第6図は同じく岩替え動作を説明するためのタイミング
図、第7図は他の実施例のタイミング図である。 1・・・P型St基板、2・・・ソース、3・・・ドレ
イン、41〜43・・・ダート絶縁膜、44・・・極薄
絶縁膜、5・・・浮遊ダート、6・・・第1の制御ダー
ト、7・・・第2の制御ダート、8・・・n層(書替え
電極〕、1ノ・・・メモリセルアレイ、12・・・Xデ
コーダ、13・・・Yデコーダ、14・・・書替え制御
回路、15・・・タイミング回路。 出願人代理人 弁理士 鈴 江 武 彦第1図
第2図 第3図 第4図 @4図 第6図 植7図 =615
の記号を示す図、第2図はこのメモリセルのマトリクス
アレイの一例を示す図、第3図はその選択的書替え動作
全説明するだめのタイミング図、第4図(=)〜(d)
は本発明の一実施例のメモリセル要部構造を示す図1第
5図は同じくメモリ装置の全体構成を示すブロック図、
第6図は同じく岩替え動作を説明するためのタイミング
図、第7図は他の実施例のタイミング図である。 1・・・P型St基板、2・・・ソース、3・・・ドレ
イン、41〜43・・・ダート絶縁膜、44・・・極薄
絶縁膜、5・・・浮遊ダート、6・・・第1の制御ダー
ト、7・・・第2の制御ダート、8・・・n層(書替え
電極〕、1ノ・・・メモリセルアレイ、12・・・Xデ
コーダ、13・・・Yデコーダ、14・・・書替え制御
回路、15・・・タイミング回路。 出願人代理人 弁理士 鈴 江 武 彦第1図
第2図 第3図 第4図 @4図 第6図 植7図 =615
Claims (2)
- (1)浮遊ダートを有するメモリセルを半導体基板上に
マトリクス状に集積形成してなる不揮発性半導体メモリ
装置であって、各メモリセルは、半導体基板に互いに離
隔して形成されたソースおよびドレインと、これらソー
ス、ドレイン間のチャネル領域上に絶縁膜ヲ介して形成
された浮遊ケ°−トと、この浮遊ダートに対して極薄絶
り膜を介して対向しマ)IJクスの全メモリセルについ
て共通接続された書替え電極と、前記浮遊ダートに容量
結合してマトリクスの一方向のメモリセルについて共通
接続されfc第1の制御ゲートと、前記浮遊り゛−トに
容量結合してマトリクスの他の方向のメモリセルについ
て共通接続された第2の制御ダートとを備え、前記書替
え電極と第1および第2の制御ダートの電位量保全設定
して、選択されたメモリセルのみ前記書替え電極と前記
浮遊ダートの間で前記極薄絶縁膜を介してなされる電荷
の授受によシ記憶内容の書替えを行うようにした不揮発
生半導体メモリ装置において、選択されたメモリセルに
ついて記憶内容の書替えを行うべき時点の前後にわたっ
て全メモリセルについて第1.第2の制御ダートの一方
を高電位・他方を低電位に保持する書替え禁止期間を設
けたこと全特徴とする不揮発性半導体メモリ装置。 - (2)誓替え電極は、半導体基板のチャネル領域に@接
する位置にソースと連続的に形成されたソースと同導電
型の高不純物譲度層である特許請求の範囲第1項記載の
不4Hj発性半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57171381A JPS5960797A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
EP83304916A EP0107290B1 (en) | 1982-09-30 | 1983-08-25 | Nonvolatile semiconductor memory device with electrically selectable, erasable and programmable function |
DE8383304916T DE3380998D1 (de) | 1982-09-30 | 1983-08-25 | Nichtfluechtige halbleiterspeicheranordnung mit funktionen fuer elektrische wahl, loeschung und programmierung. |
US06/527,483 US4571705A (en) | 1982-09-30 | 1983-08-29 | Nonvolatile semiconductor memory device with electrically selectable, erasable and programmable function |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57171381A JPS5960797A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5960797A true JPS5960797A (ja) | 1984-04-06 |
Family
ID=15922119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57171381A Pending JPS5960797A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4571705A (ja) |
EP (1) | EP0107290B1 (ja) |
JP (1) | JPS5960797A (ja) |
DE (1) | DE3380998D1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2138230B (en) * | 1983-04-12 | 1986-12-03 | Sony Corp | Dynamic random access memory arrangements |
US4780750A (en) * | 1986-01-03 | 1988-10-25 | Sierra Semiconductor Corporation | Electrically alterable non-volatile memory device |
USRE37308E1 (en) * | 1986-12-22 | 2001-08-07 | Stmicroelectronics S.R.L. | EEPROM memory cell with a single level of polysilicon programmable and erasable bit by bit |
IT1199828B (it) * | 1986-12-22 | 1989-01-05 | Sgs Microelettronica Spa | Cella di memoria eeprom a singolo livello di polisilicio scrivibile e cancellabile bit a bit |
JPH0810728B2 (ja) * | 1990-02-01 | 1996-01-31 | 株式会社東芝 | 半導体記憶装置 |
US5097449A (en) * | 1990-03-15 | 1992-03-17 | Vlsi Technology, Inc. | Non-volatile memory structure |
US5818082A (en) * | 1996-03-04 | 1998-10-06 | Advanced Micro Devices, Inc. | E2 PROM device having erase gate in oxide isolation region in shallow trench and method of manufacture thereof |
US6788614B2 (en) | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
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US4110842A (en) * | 1976-11-15 | 1978-08-29 | Advanced Micro Devices, Inc. | Random access memory with memory status for improved access and cycle times |
JPS594790B2 (ja) * | 1978-05-18 | 1984-01-31 | 株式会社東芝 | メモリ−回路 |
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