JPH0234120B2 - - Google Patents
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- JPH0234120B2 JPH0234120B2 JP58045265A JP4526583A JPH0234120B2 JP H0234120 B2 JPH0234120 B2 JP H0234120B2 JP 58045265 A JP58045265 A JP 58045265A JP 4526583 A JP4526583 A JP 4526583A JP H0234120 B2 JPH0234120 B2 JP H0234120B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
〔発明の技術分野〕
本発明は、電気的に消去することが可能なメモ
リマトリツクスに関する。 〔発明の技術的背景〕 1980年IEEEインターナシヨナル・ソリツド・
ステート・サーキツツ・コンフアレンス・ダイジ
エスト・オブ・テクニカル・ペーパーズ第152頁
および第153頁にはn行m列に配列された蓄積セ
ルを使用した電気的に消去することが可能なメモ
リマトリツクス(EEPROM)が記載されてい
る。各蓄積セルは電子が充分に薄い酸化物層をト
ンネル効果で電気的浮遊電位ゲート電極に対して
両方向に通り抜けることのできるトンネル注入装
置を備えている。各蓄積セルの注入装置は、一方
ではメモリトランジスタのソース・ドレイン路を
経て第1のビツト線に接続され、また他方では選
択トランジスタ(電界効果トランジスタ)のソー
ス・ドレイン路を経て第2のビツト線に接続され
る。一方メモリトランジスタの制御ゲートはプロ
グラム線に接続される。選択FETのゲートは行
選択線に接続され、それを経由して行単位で各行
のn個の蓄積セルを選択することができる。 そのような型式の蓄積セルを使用するメモリマ
トリツクスの通常の型式のものの1つにおいて
は、これらはそれぞれb個の蓄積セルよりなるグ
ループで配置されている。蓄積グループはそれぞ
れb列よりなるグループがw個並んだものがn行
に配置されて組織されている。各行のm個(w・
b=m)の選択トランジスタのゲートは共通の行
選択線を経てそれぞれ行デコーダのn個の出力端
子の1つに接続されている。一方各グループのb
個のメモリトランジスタの制御ゲートは共通のプ
ログラム線に接続され、グループ選択トランジス
タのソース・ドレイン路を経由して1つの共通ブ
ロツク線にブロツクとして接続されている。グル
ープ選択トランジスタのゲートは対応する行選択
線に接続される。このようにして各ブロツクのグ
ループのブロツク単位の選択が可能になる。 もちろんm/b=wは整数である。 さらに、通常の電気的に消去可能なマトリツク
スにおいては、蓄積セルは列単位でそれぞれ第1
および第2のビツト線に接続され、ブロツク線は
ブロツク選択トランジスタのソース・ドレイン路
を経由してブロツク信号源に接続され、ブロツク
選択トランジスタのゲートはブロツク毎にブロツ
クデコーダのwの出力端子の1つに接続されてい
る。さらにブロツクデコーダの出力端子はb個の
列選択トランジスタのゲートに接続され、それら
トランジスタのソース・ドレイン路はそれぞれデ
ータ線の1つと各ブロツクの第2のビツト線の1
つを接続している。 「読取り」、「消去」および「書込み」の機能を
実現することは、対応するデコーダにより行選択
線、ブロツク線およびビツト線を適当な電位に接
続することにより、また選択されるべきメモリ、
蓄積グループおよびブロツクのアドレスにより通
常の形式の電気的に消去可能なメモリマトリツク
スにおいて可能である。前述の機能はアドレス特
徴「選択」および「非選択」に応じて2倍に拡大
されることになる。本発明のメモリマトリツクス
によればこのような6つの機能の外に前述の6つ
の機能のどれも実行されない期間中第7の機能
「不活動」が与えられる。 そのようなメモリマトリツクスにおいて、選択
されたメモリセルまたはグループの再プログラミ
ング中にも障害は同様に発生し、それは選択され
ないグループの情報内容に影響を与える。 それ故、本発明の目的は、小量の回路装置によ
つて再プログラミング中の包含されていないグル
ープのそのような障害を避けることである。 本発明は第1ビツト線を相互に電気的に分離す
るアイデイアに基づくものである。 本発明によれば上記目的は特許請求の範囲に記
載された構成によつて達成される。 この目的を達成するためにエンフアンメント型
トランジスタとデプレシヨン型トランジスタのソ
ース・ドレイン路の並列配置で構成されたクラン
ピングゲートが使用される。これはXクランピン
グ信号源Kxの信号に従つて第1のビツト線を低
オーミツク或は高オーミツクの何れかの状態で自
由に接地することを可能にする。書込み中に、X
クランピング信号源の出力端子は接地電位V0に
等しいか、或は略々等しい第1の電位V1に接続
される。この方法において書込み中第1のビツト
線が高抵抗状態で接地されることが保証され、そ
れ故書込みプロセスの終りにおける過剰な電流お
よび選択されないグループにおける再プログラミ
ング中それによつて生じる如何なる障害も簡単に
回避することができる。 〔発明の実施例〕 以下添付図面を参照に実施例で説明する。本発
明のメモリマトリツクスにおいては、例えば雑誌
「Electronics」1980年2月28日号第113頁ないし
第117頁に記載されたような型式の蓄積セルを使
用することが可能である。この蓄積セルは浮遊電
位電位ゲート電極Fgを備えたメモリトランジス
タTsを具備し、200Å以下の厚さのトンネル酸化
膜区域によつてメモリトランジスタTsのドレイ
ン領域上にインジエクタIが構成されている。ト
ンネル酸化膜区域を通つて電子は浮遊電位ゲート
電極Fg中へ或はFg中から反対方向へ注入するこ
とができる。電荷キヤリアの注入方向はメモリト
ランジスタTsの制御ゲートGsとドレイン電極の
両者の電位による。200Åの厚さの酸化膜による
電子のFowler−Nordheimトンネルは20V以下の
電位で容易に達成できる。 使用される蓄積セル中にはさらにゲートが行選
択線Zに接続されている選択トランジスタTaが
設けられている。一方、メモリトランジスタTs
の制御ゲートGsはプログラム線Pに接続されて
いる。メモリトランジスタTsのソース・ドレイ
ン路はインジエクタIと第1のビツト線Xとの間
に配置され、一方インジエクタIは選択トランジ
スタTaのソース・ドレイン路を経て第2のビツ
ト線Yに接続されている。 第2図は蓄積セルM11ないしMnoならびにブ
ロツクで示す周辺回路との接続を示している。周
辺回路は行デコーダDz、ブロツク信号源Bs、ブ
ロツクデコーダDb、Xクランプ信号源Kx、Yク
ランプ信号源Kyおよびデータ回路E/A(I/
O)からなる。蓄積セルはそれぞれb個の蓄積セ
ルのグループで構成され、それぞれメモリトラン
ジスタの制御ゲートが接続される共通プログラム
線P11…Pwoが設けられている。各グループは
それぞれ共通のブロツク線B1…Bwを有し、そ
れはグループ選択トランジスタT11…Twoのソ
ース・ドレイン路を経てそれぞれプログラム線P
11…Pwoに接続されている。グループ選択トラ
ンジスタはブロツク選択トランジスタTb1…Tbw
と同様にデプレシヨン型の絶縁ゲート電界効果ト
ランジスタとして設計されていることが好まし
い。これらブロツク選択トランジスタはブロツク
毎にブロツク線B1…Bwをブロツク信号源Bsに
接続している。行の1つの選択は、グループ選択
トランジスタT11…Twoのゲートならびに関係
する行の選択トランジスタTaのゲートに接続さ
れた行選択線Z1…Zoのそれぞれ1つを介して行
デコーダDzによつて行なわれる。 しかしながら、ブロツクはブロツクデコーダ
Dbにより選択され、その出力端子S1…Swは関
係するブロツク選択トランジスタTb1…Tbwのゲ
ートならびにブロツク中のb個の列選択トランジ
スタT1s…Tn sのゲートに接続されている。最後
に挙げた列選択トランジスタのソース・ドレイン
路を経てデータが供給され読み出されるデータ回
路EA(I/O)のデータ線L1…Lbに第2のビ
ツト線Y1…Ynを任意に接続することが可能で
ある。選択されたグループアドレスおよび「書込
み」または「読取り」の機能に応じて書込み動作
のために使用されるような電位Vp−Vt(Vtはしき
い値電圧)がデータ線上に得られる。読取りの場
合にはデータ線は第2図に〜2Vの端子だけが示
されている約2Vの一定の電圧を与えられている
読取り(感知)増幅器に接続される。データ回路
E/A(I/O)はさらにデータ入力端子Edとデ
ータ出力端子Adを備えている。 本発明によれば、m本の第1のビツト線X1…
Xnのそれぞれと接地点との間にm個のクランピ
ングゲートG1…Gnのそれぞれ1つのスイツチ
区間が配置されている。各クランピングゲートは
デプレシヨン型電界効果トランジスタとエンフア
ンスメント電界効果トランジスタとのソース・ド
レイン路の並列配置を備えている。そのようなク
ランピングゲートはそれぞれ接地点に対して高オ
ーミンクまたは低オーミツクの何れか任意の態様
を個々の第1のビツト線X1…Xnに与えること
を可能にする。この端部に必要とされる接地電位
V0に等しいか、或は略々等しい電位V1、また
は動作電位Vccに等しいか或いは略々等しい電位
V2はXクランピング信号源Kxによつて供給さ
れる。 消去の場合には第2のビツト線Y1…Ynは接
地電位を与えられなければならないから、クラン
ピングトランジスタTk1…Tknがそれぞれ第2の
ビツト線Y1…Ynに接続され、クランピングト
ランジスタのゲートはV3V0或はV4Vccに
従つてYクランピング信号源Kyによつて制御さ
れる。 本発明により、選択された動作モードに応じて
メモリマトリツクスの周辺回路により入手できる
ようにされた電位は次の表に示すとおりである。
リマトリツクスに関する。 〔発明の技術的背景〕 1980年IEEEインターナシヨナル・ソリツド・
ステート・サーキツツ・コンフアレンス・ダイジ
エスト・オブ・テクニカル・ペーパーズ第152頁
および第153頁にはn行m列に配列された蓄積セ
ルを使用した電気的に消去することが可能なメモ
リマトリツクス(EEPROM)が記載されてい
る。各蓄積セルは電子が充分に薄い酸化物層をト
ンネル効果で電気的浮遊電位ゲート電極に対して
両方向に通り抜けることのできるトンネル注入装
置を備えている。各蓄積セルの注入装置は、一方
ではメモリトランジスタのソース・ドレイン路を
経て第1のビツト線に接続され、また他方では選
択トランジスタ(電界効果トランジスタ)のソー
ス・ドレイン路を経て第2のビツト線に接続され
る。一方メモリトランジスタの制御ゲートはプロ
グラム線に接続される。選択FETのゲートは行
選択線に接続され、それを経由して行単位で各行
のn個の蓄積セルを選択することができる。 そのような型式の蓄積セルを使用するメモリマ
トリツクスの通常の型式のものの1つにおいて
は、これらはそれぞれb個の蓄積セルよりなるグ
ループで配置されている。蓄積グループはそれぞ
れb列よりなるグループがw個並んだものがn行
に配置されて組織されている。各行のm個(w・
b=m)の選択トランジスタのゲートは共通の行
選択線を経てそれぞれ行デコーダのn個の出力端
子の1つに接続されている。一方各グループのb
個のメモリトランジスタの制御ゲートは共通のプ
ログラム線に接続され、グループ選択トランジス
タのソース・ドレイン路を経由して1つの共通ブ
ロツク線にブロツクとして接続されている。グル
ープ選択トランジスタのゲートは対応する行選択
線に接続される。このようにして各ブロツクのグ
ループのブロツク単位の選択が可能になる。 もちろんm/b=wは整数である。 さらに、通常の電気的に消去可能なマトリツク
スにおいては、蓄積セルは列単位でそれぞれ第1
および第2のビツト線に接続され、ブロツク線は
ブロツク選択トランジスタのソース・ドレイン路
を経由してブロツク信号源に接続され、ブロツク
選択トランジスタのゲートはブロツク毎にブロツ
クデコーダのwの出力端子の1つに接続されてい
る。さらにブロツクデコーダの出力端子はb個の
列選択トランジスタのゲートに接続され、それら
トランジスタのソース・ドレイン路はそれぞれデ
ータ線の1つと各ブロツクの第2のビツト線の1
つを接続している。 「読取り」、「消去」および「書込み」の機能を
実現することは、対応するデコーダにより行選択
線、ブロツク線およびビツト線を適当な電位に接
続することにより、また選択されるべきメモリ、
蓄積グループおよびブロツクのアドレスにより通
常の形式の電気的に消去可能なメモリマトリツク
スにおいて可能である。前述の機能はアドレス特
徴「選択」および「非選択」に応じて2倍に拡大
されることになる。本発明のメモリマトリツクス
によればこのような6つの機能の外に前述の6つ
の機能のどれも実行されない期間中第7の機能
「不活動」が与えられる。 そのようなメモリマトリツクスにおいて、選択
されたメモリセルまたはグループの再プログラミ
ング中にも障害は同様に発生し、それは選択され
ないグループの情報内容に影響を与える。 それ故、本発明の目的は、小量の回路装置によ
つて再プログラミング中の包含されていないグル
ープのそのような障害を避けることである。 本発明は第1ビツト線を相互に電気的に分離す
るアイデイアに基づくものである。 本発明によれば上記目的は特許請求の範囲に記
載された構成によつて達成される。 この目的を達成するためにエンフアンメント型
トランジスタとデプレシヨン型トランジスタのソ
ース・ドレイン路の並列配置で構成されたクラン
ピングゲートが使用される。これはXクランピン
グ信号源Kxの信号に従つて第1のビツト線を低
オーミツク或は高オーミツクの何れかの状態で自
由に接地することを可能にする。書込み中に、X
クランピング信号源の出力端子は接地電位V0に
等しいか、或は略々等しい第1の電位V1に接続
される。この方法において書込み中第1のビツト
線が高抵抗状態で接地されることが保証され、そ
れ故書込みプロセスの終りにおける過剰な電流お
よび選択されないグループにおける再プログラミ
ング中それによつて生じる如何なる障害も簡単に
回避することができる。 〔発明の実施例〕 以下添付図面を参照に実施例で説明する。本発
明のメモリマトリツクスにおいては、例えば雑誌
「Electronics」1980年2月28日号第113頁ないし
第117頁に記載されたような型式の蓄積セルを使
用することが可能である。この蓄積セルは浮遊電
位電位ゲート電極Fgを備えたメモリトランジス
タTsを具備し、200Å以下の厚さのトンネル酸化
膜区域によつてメモリトランジスタTsのドレイ
ン領域上にインジエクタIが構成されている。ト
ンネル酸化膜区域を通つて電子は浮遊電位ゲート
電極Fg中へ或はFg中から反対方向へ注入するこ
とができる。電荷キヤリアの注入方向はメモリト
ランジスタTsの制御ゲートGsとドレイン電極の
両者の電位による。200Åの厚さの酸化膜による
電子のFowler−Nordheimトンネルは20V以下の
電位で容易に達成できる。 使用される蓄積セル中にはさらにゲートが行選
択線Zに接続されている選択トランジスタTaが
設けられている。一方、メモリトランジスタTs
の制御ゲートGsはプログラム線Pに接続されて
いる。メモリトランジスタTsのソース・ドレイ
ン路はインジエクタIと第1のビツト線Xとの間
に配置され、一方インジエクタIは選択トランジ
スタTaのソース・ドレイン路を経て第2のビツ
ト線Yに接続されている。 第2図は蓄積セルM11ないしMnoならびにブ
ロツクで示す周辺回路との接続を示している。周
辺回路は行デコーダDz、ブロツク信号源Bs、ブ
ロツクデコーダDb、Xクランプ信号源Kx、Yク
ランプ信号源Kyおよびデータ回路E/A(I/
O)からなる。蓄積セルはそれぞれb個の蓄積セ
ルのグループで構成され、それぞれメモリトラン
ジスタの制御ゲートが接続される共通プログラム
線P11…Pwoが設けられている。各グループは
それぞれ共通のブロツク線B1…Bwを有し、そ
れはグループ選択トランジスタT11…Twoのソ
ース・ドレイン路を経てそれぞれプログラム線P
11…Pwoに接続されている。グループ選択トラ
ンジスタはブロツク選択トランジスタTb1…Tbw
と同様にデプレシヨン型の絶縁ゲート電界効果ト
ランジスタとして設計されていることが好まし
い。これらブロツク選択トランジスタはブロツク
毎にブロツク線B1…Bwをブロツク信号源Bsに
接続している。行の1つの選択は、グループ選択
トランジスタT11…Twoのゲートならびに関係
する行の選択トランジスタTaのゲートに接続さ
れた行選択線Z1…Zoのそれぞれ1つを介して行
デコーダDzによつて行なわれる。 しかしながら、ブロツクはブロツクデコーダ
Dbにより選択され、その出力端子S1…Swは関
係するブロツク選択トランジスタTb1…Tbwのゲ
ートならびにブロツク中のb個の列選択トランジ
スタT1s…Tn sのゲートに接続されている。最後
に挙げた列選択トランジスタのソース・ドレイン
路を経てデータが供給され読み出されるデータ回
路EA(I/O)のデータ線L1…Lbに第2のビ
ツト線Y1…Ynを任意に接続することが可能で
ある。選択されたグループアドレスおよび「書込
み」または「読取り」の機能に応じて書込み動作
のために使用されるような電位Vp−Vt(Vtはしき
い値電圧)がデータ線上に得られる。読取りの場
合にはデータ線は第2図に〜2Vの端子だけが示
されている約2Vの一定の電圧を与えられている
読取り(感知)増幅器に接続される。データ回路
E/A(I/O)はさらにデータ入力端子Edとデ
ータ出力端子Adを備えている。 本発明によれば、m本の第1のビツト線X1…
Xnのそれぞれと接地点との間にm個のクランピ
ングゲートG1…Gnのそれぞれ1つのスイツチ
区間が配置されている。各クランピングゲートは
デプレシヨン型電界効果トランジスタとエンフア
ンスメント電界効果トランジスタとのソース・ド
レイン路の並列配置を備えている。そのようなク
ランピングゲートはそれぞれ接地点に対して高オ
ーミンクまたは低オーミツクの何れか任意の態様
を個々の第1のビツト線X1…Xnに与えること
を可能にする。この端部に必要とされる接地電位
V0に等しいか、或は略々等しい電位V1、また
は動作電位Vccに等しいか或いは略々等しい電位
V2はXクランピング信号源Kxによつて供給さ
れる。 消去の場合には第2のビツト線Y1…Ynは接
地電位を与えられなければならないから、クラン
ピングトランジスタTk1…Tknがそれぞれ第2の
ビツト線Y1…Ynに接続され、クランピングト
ランジスタのゲートはV3V0或はV4Vccに
従つてYクランピング信号源Kyによつて制御さ
れる。 本発明により、選択された動作モードに応じて
メモリマトリツクスの周辺回路により入手できる
ようにされた電位は次の表に示すとおりである。
【表】
この表においてM(1)の下に示した電位は選
択されたセルの場合において一番左側の欄に記載
された回路素子或はラインに現われる値であり、
M(0)の下に示した値は選択されないセルの値
である。したがつて、書込み時中にプログラミン
グ電源の電位Vpに等しい電位V7が行選択線Z
ならびに各セルのブロツク選択線Sに供給され、
電位Vp−Vtが各データ線に供給される。関係す
るブロツク線Bにおいてはプログラミング電源の
電位Vpが現われる。一方Xクランピング信号源
KxならびにYクランピング信号源Kyは接地電位
に近い電位を供給し、それ故関係するクランピン
グトランジスタは阻止され、各クランピングゲー
トはデプレシヨン型電界効果トランジスタの高オ
ーミツク抵抗に対応するソース・ドレイン抵抗を
与える。 ブロツクデコーダDbはw個のノアデコーダ回
路素子を備え、それらの出力端子はそれぞれのブ
ロツク選択線S1…Swに接続されている。ここ
において、すでに第2図に示したように前記の表
の機能に応じて接地電位V0と同一或は殆ど同一
の電位V5、作動電位Vccと同一或は略々同一の
電位V6、またはプログラミング電源の電位Vp
に対応する電位V7が現われ、同じものが行デコ
ーダDzに供給される。ブロツク信号源Bsはその
出力端子B0において所望に応じて3つの電位、
例えば接地電位と同一または略略同一の電位V
8、読取り電圧VLと同一の電位V9、またはプ
ログラミング電源の電位Vpと同一の電位V10
のうちの得られた1つを作成する。 できるだけ長いデータ保持時間を保証するため
に蓄積セルの端子における電位は読取りプロセス
中および動作期間中できるだけV0に近い値に保
持すべきである。本発明によるメモリマトリツク
スの別の実施例では、読取り電圧VLは接地電位
V0に等しく選定することができる。その場合に
は制御ゲートの下の基本表面上のメモリトランジ
スタTsはソースまたはドレイン領域の導電型の
ドープ不純物濃度はセルの最初のプログラミング
に先立つてプログラミング線および第1のビツト
線が接地電位に接続され、第2のビツト線に接地
電位に対抗する電位が供給された時に電流が個々
のセルのソース−ドレイン路を通つてそれぞれ流
れるような濃度にされている。 本発明による第2図に示されたようなメモリマ
トリツクスの広範囲の障害に対する免疫性は再プ
ログラミングプロセス中非選択グループのプログ
ラミング線P上の電位が約3Vのグループ選択ト
ランジスタT11…Twoの印加電圧の量に最大限
対応する電位であり、第1のビツト線Xにおいて
約7Vの「書込み」印加電圧、すなわち論理ゼロ
に設定されたメモリトランジスタの電圧に最大限
対応する電位が現われるという事実から生じるも
のである。さらに行選択線Z1…Zoにおいて電源
電圧Vpに達する再プログラミング電位が現われ、
第2のビツト線Y1…Ynにおいてデプレシヨン
型の電界効果トランジスタの約3Vのすなわち電
源から取出す電流の最小な場合の印加電圧だけ減
少された電源電圧Vpの大きさの再プログラミン
グ電位が現われることが保証される。
択されたセルの場合において一番左側の欄に記載
された回路素子或はラインに現われる値であり、
M(0)の下に示した値は選択されないセルの値
である。したがつて、書込み時中にプログラミン
グ電源の電位Vpに等しい電位V7が行選択線Z
ならびに各セルのブロツク選択線Sに供給され、
電位Vp−Vtが各データ線に供給される。関係す
るブロツク線Bにおいてはプログラミング電源の
電位Vpが現われる。一方Xクランピング信号源
KxならびにYクランピング信号源Kyは接地電位
に近い電位を供給し、それ故関係するクランピン
グトランジスタは阻止され、各クランピングゲー
トはデプレシヨン型電界効果トランジスタの高オ
ーミツク抵抗に対応するソース・ドレイン抵抗を
与える。 ブロツクデコーダDbはw個のノアデコーダ回
路素子を備え、それらの出力端子はそれぞれのブ
ロツク選択線S1…Swに接続されている。ここ
において、すでに第2図に示したように前記の表
の機能に応じて接地電位V0と同一或は殆ど同一
の電位V5、作動電位Vccと同一或は略々同一の
電位V6、またはプログラミング電源の電位Vp
に対応する電位V7が現われ、同じものが行デコ
ーダDzに供給される。ブロツク信号源Bsはその
出力端子B0において所望に応じて3つの電位、
例えば接地電位と同一または略略同一の電位V
8、読取り電圧VLと同一の電位V9、またはプ
ログラミング電源の電位Vpと同一の電位V10
のうちの得られた1つを作成する。 できるだけ長いデータ保持時間を保証するため
に蓄積セルの端子における電位は読取りプロセス
中および動作期間中できるだけV0に近い値に保
持すべきである。本発明によるメモリマトリツク
スの別の実施例では、読取り電圧VLは接地電位
V0に等しく選定することができる。その場合に
は制御ゲートの下の基本表面上のメモリトランジ
スタTsはソースまたはドレイン領域の導電型の
ドープ不純物濃度はセルの最初のプログラミング
に先立つてプログラミング線および第1のビツト
線が接地電位に接続され、第2のビツト線に接地
電位に対抗する電位が供給された時に電流が個々
のセルのソース−ドレイン路を通つてそれぞれ流
れるような濃度にされている。 本発明による第2図に示されたようなメモリマ
トリツクスの広範囲の障害に対する免疫性は再プ
ログラミングプロセス中非選択グループのプログ
ラミング線P上の電位が約3Vのグループ選択ト
ランジスタT11…Twoの印加電圧の量に最大限
対応する電位であり、第1のビツト線Xにおいて
約7Vの「書込み」印加電圧、すなわち論理ゼロ
に設定されたメモリトランジスタの電圧に最大限
対応する電位が現われるという事実から生じるも
のである。さらに行選択線Z1…Zoにおいて電源
電圧Vpに達する再プログラミング電位が現われ、
第2のビツト線Y1…Ynにおいてデプレシヨン
型の電界効果トランジスタの約3Vのすなわち電
源から取出す電流の最小な場合の印加電圧だけ減
少された電源電圧Vpの大きさの再プログラミン
グ電位が現われることが保証される。
第1図は本発明のメモリマトリツクスに使用さ
れる蓄積セルの1実施例の概略図であり、第2図
は本発明のメモリマトリツクスの1実施例の基本
的な回路図である。 Ts……メモリトランジスタ、Fg……浮遊電位
ゲート電極、I……インジエクタ、Gs……制御
ゲート、Ta……選択トランジスタ、Z……行選
択線、P……プログラミング線、X……第1のビ
ツト線、Y……第2のビツト線、M11…Mno…
…蓄積セル、Dz……行デコーダ、Db……ブロツ
クデコーダ、Bs……ブロツク信号源、E/A…
…データ回路(I/O)、Kx……Xクランプ信号
源、Ky……Yクランプ信号源、G1…Gn……ク
ランピングゲート。
れる蓄積セルの1実施例の概略図であり、第2図
は本発明のメモリマトリツクスの1実施例の基本
的な回路図である。 Ts……メモリトランジスタ、Fg……浮遊電位
ゲート電極、I……インジエクタ、Gs……制御
ゲート、Ta……選択トランジスタ、Z……行選
択線、P……プログラミング線、X……第1のビ
ツト線、Y……第2のビツト線、M11…Mno…
…蓄積セル、Dz……行デコーダ、Db……ブロツ
クデコーダ、Bs……ブロツク信号源、E/A…
…データ回路(I/O)、Kx……Xクランプ信号
源、Ky……Yクランプ信号源、G1…Gn……ク
ランピングゲート。
Claims (1)
- 【特許請求の範囲】 1 それぞれb列を有するw個のブロツクに配列
されてn行に配置されたそれぞれb個の電気的に
再プログラミング可能な蓄積セルを有する蓄積グ
ループを具備し、各蓄積セルはそれぞれ1個の浮
遊電位ゲート電極Fgに対して両方向に作用する
トンネル注入装置Iを備え、それは一方ではメモ
リトランジスタTsのソース・ドレイン路を経て
第1のビツト線に接続されると共に他方では選択
トランジスタTaのソース・ドレイン路を経て第
2のビツト線に接続され、メモリトランジスタ
Tsの制御ゲートはプログラミング線Pに接続さ
れ、選択トランジスタTaのゲートは行選択線Z
に接続されている電気的に消去可能なメモリマト
リツクスであつて w・b=m個の各列の選択トランジスタTaの
ゲートは1つの共通の行選択線Z1…Zoを経て行
デコーダDzのn個の出力端子のそれぞれ1つに
接続され、 各グループのb個のメモリトランジスタTsの
制御ゲートは1本の共通のプログラミング線P1
1…Pwoに接続され、グループ選択トランジスタ
T11…Twoのソース・ドレイン路を介して共通
のブロツク線B1…Bwにブロツクで接続され、
前記グループ選択トランジスタT11…Twoのゲ
ートは対応する共通の行選択線Z1…Zoに接続さ
れ、 蓄積セルは列毎にそれぞれ連続する共通の第1
および第2のビツト線X1…Xn;Y1…Ynに接
続され、 ブロツク線B1…Bwはブロツク毎のブロツク
選択トランジスタTb1…Tbwのソース・ドレイン
路を経由してブロツク信号源Bsに接続され、そ
れらトランジスタのゲートはブロツクデコーダ
Dbのw個の出力端子S1…Swの1つにそれぞれ
接続され、 前記ブロツクデコーダDbの出力端子S1…Sw
はそれぞれb個の列選択トランジスタT1s…Tb
s,Tn-b s…Tn s)のゲートにブロツクとして接続
され、それら列選択トランジスタのソース・ドレ
イン路はそれぞれデータ線L1…Lbの1つに各
ブロツクの第2のビツト線Y1…Yb;…;Yn-b
…Ynのそれぞれ1つを接続し、 行選択線Z1…Zo、ブロツク線B1…Bw、第
1のビツト線X1…Xnおよび第2のビツト線Y
1…Ynは第1の機能「選択読取り」、第2の機能
「非選択読取り」、第3の機能「選択消去」、第4
の機能「非選択消去」、第5の機能「選択書込
み」、第6の機能「非選択書込み」または第7の
機能「不活性」に応じた適当な電位に接続される
ことができるメモリマトリツクスにおいて、 前記m本の第1のビツト線X1…Xnと接地点
との間にm個のクランピングゲートG1…Gnの
それぞれ1つのスイツチング区間が配置され、こ
れらクランピングゲートはエンフアンスメント型
トランジスタとデプレシヨン型トランジスタのソ
ース・ドレイン路の並列配置により構成され、 前記クランピングゲートG1…Gnの全部のゲ
ートは第5の機能或は第6の機能に対応して接地
電位V0に等しいか略々等しい第1の電位V1に、
また第1乃至第4の機能または第7の機能に対応
して動作電位Vccに等しいか殆ど等しい第2の電
位V2が任意に設定可能な如くXクランピング信
号源Kxによつて一体的に制御される如く構成さ
れていることを特徴とするメモリマトリツクス。 2 制御ゲートの下の基体表面上の前記メモリト
ランジスタは、このメモリトランジスタの最初の
プログラミングに先立つてプログラミング線P1
1…Pwoおよび第1のビツト線X1…Xnが接地電
位に接続された場合において前記第2のビツト線
Y1…Ynに接地電位に対抗する電位が供給され
た時に電流が前記メモリトランジスタを通つて流
れる如きソース・ドレイン領域の導電型不純物の
不純物濃度を有していることを特徴とする特許請
求の範囲第1項記載のメモリマトリツクス。 3 前記第1または第2の機能の何れかに対応し
て前記ブロツク信号線Bsによつて接地電位に等
しいかそれに近い電位が与えられることを特徴と
する特許請求の範囲第2項記載のメモリマトリツ
クス。 4 デプレシヨン型ブロツク選択トランジスタ
Tb1…Tbwのゲートおよびエンフアンスメント型
列選択トランジスタT1s…Tn sのゲートに接続さ
れている前記個々のブロツク選択線S1…Swは
それぞれ前記ブロツクデコーダDbの1つのノア
デコーダ回路によつて制御されることができ、前
記グループ選択トランジスタT11…Twoのゲー
トおよび前記選択トランジスタTaのゲートに接
続された各行選択線Z1…Znは前記行デコーダ
Dzのそれぞれ1つのノアデコーダ回路によつて
制御されることができ、それにおいて、 前記第2、第4、または第6の機能に応じて接
地電位V0に等しいか略々等しい第5の電位V5
によつて、 前記第1または第7の機能に応じて動作電位
Vccに等しいか略々等しい第6の電位V6によつ
て 第3または第5の機能に応じてプログラミング
電圧Vbに等しいか略々等しい第7の電位V7に
より制御されることを特徴とする特許請求の範囲
第1項乃至第3項の何れか記載のメモリマトリツ
クス。 5 前記第2のビツト線Y1…Ynと接地点との
間にそれぞれm個のクランピングトランジスタ
Tk1…Tknの1つのソース・ドレイン路が配置さ
れ、 前記クランピングトランジスタTk1…Tknの全
てのゲートはYクランピング信号源Kyによつて
前記第1、第2、第5、または第6の機能に応じ
て接地電位V0に等しいか略略等しい電位V3か、
或は前記第3、第4、または第7の機能に応じて
作動電位Vccに等しいか略々等しい第4の電位V
4かの何れかを接続されることができる特許請求
の範囲第2項乃至第4項の何れか記載のメモリマ
トリツクス。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP82102142A EP0088815B1 (de) | 1982-03-17 | 1982-03-17 | Elektrisch löschbare Speichermatrix (EEPROM) |
EP82102142.5 | 1982-03-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58171799A JPS58171799A (ja) | 1983-10-08 |
JPH0234120B2 true JPH0234120B2 (ja) | 1990-08-01 |
Family
ID=8188920
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58045265A Granted JPS58171799A (ja) | 1982-03-17 | 1983-03-17 | 電気的に消去可能なメモリマトリツクス |
Country Status (4)
Country | Link |
---|---|
US (1) | US4527256A (ja) |
EP (1) | EP0088815B1 (ja) |
JP (1) | JPS58171799A (ja) |
DE (1) | DE3267974D1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0085260B1 (en) * | 1981-12-29 | 1989-08-02 | Fujitsu Limited | Nonvolatile semiconductor memory circuit |
DE3277715D1 (en) * | 1982-08-06 | 1987-12-23 | Itt Ind Gmbh Deutsche | Electrically programmable memory array |
DE3480443D1 (en) * | 1984-05-14 | 1989-12-14 | Ibm Deutschland | Semiconductor memory |
JPS6240698A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | 半導体記憶装置 |
JPH0743948B2 (ja) * | 1985-08-16 | 1995-05-15 | 三菱電機株式会社 | 半導体記憶装置 |
JPS62298997A (ja) * | 1986-06-18 | 1987-12-26 | Seiko Instr & Electronics Ltd | 不揮発性ram |
IT1214246B (it) * | 1987-05-27 | 1990-01-10 | Sgs Microelettronica Spa | Dispositivo di memoria non volatile ad elevato numero di cicli di modifica. |
US5229963A (en) * | 1988-09-21 | 1993-07-20 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory device for controlling the potentials on bit lines |
JPH0334198A (ja) * | 1989-06-30 | 1991-02-14 | Fujitsu Ltd | 書き換え可能な不揮発性メモリ |
KR930000869B1 (ko) * | 1989-11-30 | 1993-02-08 | 삼성전자 주식회사 | 페이지 소거 가능한 플래쉬형 이이피롬 장치 |
DE69121503T2 (de) * | 1990-09-29 | 1997-02-13 | Nippon Electric Co | Halbleiterspeicheranordnung mit einer rauscharmen Abfühlstruktur |
US5719806A (en) * | 1991-02-18 | 1998-02-17 | Yamane; Masatoshi | Memory cell array |
US5291439A (en) * | 1991-09-12 | 1994-03-01 | International Business Machines Corporation | Semiconductor memory cell and memory array with inversion layer |
JP2590744B2 (ja) * | 1994-07-28 | 1997-03-12 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JP2006048749A (ja) * | 2004-07-30 | 2006-02-16 | Seiko Epson Corp | 不揮発性記憶装置及び不揮発性記憶装置のデータ書き込み方法 |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
US20090307140A1 (en) | 2008-06-06 | 2009-12-10 | Upendra Mardikar | Mobile device over-the-air (ota) registration and point-of-sale (pos) payment |
US8862767B2 (en) | 2011-09-02 | 2014-10-14 | Ebay Inc. | Secure elements broker (SEB) for application communication channel selector optimization |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4266283A (en) * | 1979-02-16 | 1981-05-05 | Intel Corporation | Electrically alterable read-mostly memory |
DE3153700C2 (ja) * | 1980-02-04 | 1993-01-28 | Texas Instruments Inc., Dallas, Tex., Us | |
US4317110A (en) * | 1980-06-30 | 1982-02-23 | Rca Corporation | Multi-mode circuit |
JPS57141097A (en) * | 1981-02-25 | 1982-09-01 | Toshiba Corp | Storage circuit |
US4441168A (en) * | 1982-01-13 | 1984-04-03 | Sperry Corporation | Storage logic/array (SLA) circuit |
-
1982
- 1982-03-17 DE DE8282102142T patent/DE3267974D1/de not_active Expired
- 1982-03-17 EP EP82102142A patent/EP0088815B1/de not_active Expired
-
1983
- 1983-02-28 US US06/470,759 patent/US4527256A/en not_active Expired - Fee Related
- 1983-03-17 JP JP58045265A patent/JPS58171799A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
EP0088815A1 (de) | 1983-09-21 |
EP0088815B1 (de) | 1985-12-18 |
US4527256A (en) | 1985-07-02 |
JPS58171799A (ja) | 1983-10-08 |
DE3267974D1 (en) | 1986-01-30 |
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