JPH0234120B2 - - Google Patents

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JPH0234120B2
JPH0234120B2 JP58045265A JP4526583A JPH0234120B2 JP H0234120 B2 JPH0234120 B2 JP H0234120B2 JP 58045265 A JP58045265 A JP 58045265A JP 4526583 A JP4526583 A JP 4526583A JP H0234120 B2 JPH0234120 B2 JP H0234120B2
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JP
Japan
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potential
function
gates
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line
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JP58045265A
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Giiberu Burukuharuto
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TDK Micronas GmbH
Original Assignee
Deutsche ITT Industries GmbH
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Publication date
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Publication of JPS58171799A publication Critical patent/JPS58171799A/ja
Publication of JPH0234120B2 publication Critical patent/JPH0234120B2/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
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    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
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    • G11C16/24—Bit-line control circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

【発明の詳細な説明】
〔発明の技術分野〕 本発明は、電気的に消去することが可能なメモ
リマトリツクスに関する。 〔発明の技術的背景〕 1980年IEEEインターナシヨナル・ソリツド・
ステート・サーキツツ・コンフアレンス・ダイジ
エスト・オブ・テクニカル・ペーパーズ第152頁
および第153頁にはｎ行ｍ列に配列された蓄積セ
ルを使用した電気的に消去することが可能なメモ
リマトリツクス（EEPROM）が記載されてい
る。各蓄積セルは電子が充分に薄い酸化物層をト
ンネル効果で電気的浮遊電位ゲート電極に対して
両方向に通り抜けることのできるトンネル注入装
置を備えている。各蓄積セルの注入装置は、一方
ではメモリトランジスタのソース・ドレイン路を
経て第１のビツト線に接続され、また他方では選
択トランジスタ（電界効果トランジスタ）のソー
ス・ドレイン路を経て第２のビツト線に接続され
る。一方メモリトランジスタの制御ゲートはプロ
グラム線に接続される。選択FETのゲートは行
選択線に接続され、それを経由して行単位で各行
のｎ個の蓄積セルを選択することができる。 そのような型式の蓄積セルを使用するメモリマ
トリツクスの通常の型式のものの１つにおいて
は、これらはそれぞれｂ個の蓄積セルよりなるグ
ループで配置されている。蓄積グループはそれぞ
れｂ列よりなるグループがｗ個並んだものがｎ行
に配置されて組織されている。各行のｍ個（ｗ・
ｂ＝ｍ）の選択トランジスタのゲートは共通の行
選択線を経てそれぞれ行デコーダのｎ個の出力端
子の１つに接続されている。一方各グループのｂ
個のメモリトランジスタの制御ゲートは共通のプ
ログラム線に接続され、グループ選択トランジス
タのソース・ドレイン路を経由して１つの共通ブ
ロツク線にブロツクとして接続されている。グル
ープ選択トランジスタのゲートは対応する行選択
線に接続される。このようにして各ブロツクのグ
ループのブロツク単位の選択が可能になる。 もちろんｍ／ｂ＝ｗは整数である。 さらに、通常の電気的に消去可能なマトリツク
スにおいては、蓄積セルは列単位でそれぞれ第１
および第２のビツト線に接続され、ブロツク線は
ブロツク選択トランジスタのソース・ドレイン路
を経由してブロツク信号源に接続され、ブロツク
選択トランジスタのゲートはブロツク毎にブロツ
クデコーダのｗの出力端子の１つに接続されてい
る。さらにブロツクデコーダの出力端子はｂ個の
列選択トランジスタのゲートに接続され、それら
トランジスタのソース・ドレイン路はそれぞれデ
ータ線の１つと各ブロツクの第２のビツト線の１
つを接続している。 「読取り」、「消去」および「書込み」の機能を
実現することは、対応するデコーダにより行選択
線、ブロツク線およびビツト線を適当な電位に接
続することにより、また選択されるべきメモリ、
蓄積グループおよびブロツクのアドレスにより通
常の形式の電気的に消去可能なメモリマトリツク
スにおいて可能である。前述の機能はアドレス特
徴「選択」および「非選択」に応じて２倍に拡大
されることになる。本発明のメモリマトリツクス
によればこのような６つの機能の外に前述の６つ
の機能のどれも実行されない期間中第７の機能
「不活動」が与えられる。 そのようなメモリマトリツクスにおいて、選択
されたメモリセルまたはグループの再プログラミ
ング中にも障害は同様に発生し、それは選択され
ないグループの情報内容に影響を与える。 それ故、本発明の目的は、小量の回路装置によ
つて再プログラミング中の包含されていないグル
ープのそのような障害を避けることである。 本発明は第１ビツト線を相互に電気的に分離す
るアイデイアに基づくものである。 本発明によれば上記目的は特許請求の範囲に記
載された構成によつて達成される。 この目的を達成するためにエンフアンメント型
トランジスタとデプレシヨン型トランジスタのソ
ース・ドレイン路の並列配置で構成されたクラン
ピングゲートが使用される。これはＸクランピン
グ信号源Kxの信号に従つて第１のビツト線を低
オーミツク或は高オーミツクの何れかの状態で自
由に接地することを可能にする。書込み中に、Ｘ
クランピング信号源の出力端子は接地電位V0に
等しいか、或は略々等しい第１の電位Ｖ１に接続
される。この方法において書込み中第１のビツト
線が高抵抗状態で接地されることが保証され、そ
れ故書込みプロセスの終りにおける過剰な電流お
よび選択されないグループにおける再プログラミ
ング中それによつて生じる如何なる障害も簡単に
回避することができる。 〔発明の実施例〕 以下添付図面を参照に実施例で説明する。本発
明のメモリマトリツクスにおいては、例えば雑誌
「Electronics」1980年２月28日号第113頁ないし
第117頁に記載されたような型式の蓄積セルを使
用することが可能である。この蓄積セルは浮遊電
位電位ゲート電極Fgを備えたメモリトランジス
タTsを具備し、200Å以下の厚さのトンネル酸化
膜区域によつてメモリトランジスタTsのドレイ
ン領域上にインジエクタＩが構成されている。ト
ンネル酸化膜区域を通つて電子は浮遊電位ゲート
電極Fg中へ或はFg中から反対方向へ注入するこ
とができる。電荷キヤリアの注入方向はメモリト
ランジスタTsの制御ゲートGsとドレイン電極の
両者の電位による。200Åの厚さの酸化膜による
電子のFowler−Nordheimトンネルは20V以下の
電位で容易に達成できる。 使用される蓄積セル中にはさらにゲートが行選
択線Ｚに接続されている選択トランジスタTaが
設けられている。一方、メモリトランジスタTs
の制御ゲートGsはプログラム線Ｐに接続されて
いる。メモリトランジスタTsのソース・ドレイ
ン路はインジエクタＩと第１のビツト線Ｘとの間
に配置され、一方インジエクタＩは選択トランジ
スタTaのソース・ドレイン路を経て第２のビツ
ト線Ｙに接続されている。 第２図は蓄積セルＭ１１ないしMnoならびにブ
ロツクで示す周辺回路との接続を示している。周
辺回路は行デコーダDz、ブロツク信号源Bs、ブ
ロツクデコーダDb、Ｘクランプ信号源Kx、Ｙク
ランプ信号源Kyおよびデータ回路Ｅ／Ａ（Ｉ／
Ｏ）からなる。蓄積セルはそれぞれｂ個の蓄積セ
ルのグループで構成され、それぞれメモリトラン
ジスタの制御ゲートが接続される共通プログラム
線Ｐ１１…Pwoが設けられている。各グループは
それぞれ共通のブロツク線Ｂ１…Bwを有し、そ
れはグループ選択トランジスタＴ１１…Twoのソ
ース・ドレイン路を経てそれぞれプログラム線Ｐ
１１…Pwoに接続されている。グループ選択トラ
ンジスタはブロツク選択トランジスタTb１…Tbw
と同様にデプレシヨン型の絶縁ゲート電界効果ト
ランジスタとして設計されていることが好まし
い。これらブロツク選択トランジスタはブロツク
毎にブロツク線Ｂ１…Bwをブロツク信号源Bsに
接続している。行の１つの選択は、グループ選択
トランジスタＴ１１…Twoのゲートならびに関係
する行の選択トランジスタTaのゲートに接続さ
れた行選択線Ｚ１…Zoのそれぞれ１つを介して行
デコーダDzによつて行なわれる。 しかしながら、ブロツクはブロツクデコーダ
Dbにより選択され、その出力端子Ｓ１…Swは関
係するブロツク選択トランジスタTb１…Tbwのゲ
ートならびにブロツク中のｂ個の列選択トランジ
スタＴ１s…Tn sのゲートに接続されている。最後
に挙げた列選択トランジスタのソース・ドレイン
路を経てデータが供給され読み出されるデータ回
路EA（Ｉ／Ｏ）のデータ線Ｌ１…Lbに第２のビ
ツト線Ｙ１…Ynを任意に接続することが可能で
ある。選択されたグループアドレスおよび「書込
み」または「読取り」の機能に応じて書込み動作
のために使用されるような電位Vp−Vt（Vtはしき
い値電圧）がデータ線上に得られる。読取りの場
合にはデータ線は第２図に〜2Vの端子だけが示
されている約2Vの一定の電圧を与えられている
読取り（感知）増幅器に接続される。データ回路
Ｅ／Ａ（Ｉ／Ｏ）はさらにデータ入力端子Edとデ
ータ出力端子Adを備えている。 本発明によれば、ｍ本の第１のビツト線Ｘ１…
Xnのそれぞれと接地点との間にｍ個のクランピ
ングゲートＧ１…Gnのそれぞれ１つのスイツチ
区間が配置されている。各クランピングゲートは
デプレシヨン型電界効果トランジスタとエンフア
ンスメント電界効果トランジスタとのソース・ド
レイン路の並列配置を備えている。そのようなク
ランピングゲートはそれぞれ接地点に対して高オ
ーミンクまたは低オーミツクの何れか任意の態様
を個々の第１のビツト線Ｘ１…Xnに与えること
を可能にする。この端部に必要とされる接地電位
V0に等しいか、或は略々等しい電位Ｖ１、また
は動作電位Vccに等しいか或いは略々等しい電位
Ｖ２はＸクランピング信号源Kxによつて供給さ
れる。 消去の場合には第２のビツト線Ｙ１…Ynは接
地電位を与えられなければならないから、クラン
ピングトランジスタTk１…Tknがそれぞれ第２の
ビツト線Ｙ１…Ynに接続され、クランピングト
ランジスタのゲートはＶ３V0或はＶ４Vccに
従つてＹクランピング信号源Kyによつて制御さ
れる。 本発明により、選択された動作モードに応じて
メモリマトリツクスの周辺回路により入手できる
ようにされた電位は次の表に示すとおりである。
【表】 この表においてＭ（１）の下に示した電位は選
択されたセルの場合において一番左側の欄に記載
された回路素子或はラインに現われる値であり、
Ｍ（０）の下に示した値は選択されないセルの値
である。したがつて、書込み時中にプログラミン
グ電源の電位Vpに等しい電位Ｖ７が行選択線Ｚ
ならびに各セルのブロツク選択線Ｓに供給され、
電位Vp−Vtが各データ線に供給される。関係す
るブロツク線Ｂにおいてはプログラミング電源の
電位Vpが現われる。一方Ｘクランピング信号源
KxならびにＹクランピング信号源Kyは接地電位
に近い電位を供給し、それ故関係するクランピン
グトランジスタは阻止され、各クランピングゲー
トはデプレシヨン型電界効果トランジスタの高オ
ーミツク抵抗に対応するソース・ドレイン抵抗を
与える。 ブロツクデコーダDbはｗ個のノアデコーダ回
路素子を備え、それらの出力端子はそれぞれのブ
ロツク選択線Ｓ１…Swに接続されている。ここ
において、すでに第２図に示したように前記の表
の機能に応じて接地電位V0と同一或は殆ど同一
の電位Ｖ５、作動電位Vccと同一或は略々同一の
電位Ｖ６、またはプログラミング電源の電位Vp
に対応する電位Ｖ７が現われ、同じものが行デコ
ーダDzに供給される。ブロツク信号源Bsはその
出力端子B0において所望に応じて３つの電位、
例えば接地電位と同一または略略同一の電位Ｖ
８、読取り電圧VLと同一の電位Ｖ９、またはプ
ログラミング電源の電位Vpと同一の電位Ｖ１０
のうちの得られた１つを作成する。 できるだけ長いデータ保持時間を保証するため
に蓄積セルの端子における電位は読取りプロセス
中および動作期間中できるだけV0に近い値に保
持すべきである。本発明によるメモリマトリツク
スの別の実施例では、読取り電圧VLは接地電位
V0に等しく選定することができる。その場合に
は制御ゲートの下の基本表面上のメモリトランジ
スタTsはソースまたはドレイン領域の導電型の
ドープ不純物濃度はセルの最初のプログラミング
に先立つてプログラミング線および第１のビツト
線が接地電位に接続され、第２のビツト線に接地
電位に対抗する電位が供給された時に電流が個々
のセルのソース−ドレイン路を通つてそれぞれ流
れるような濃度にされている。 本発明による第２図に示されたようなメモリマ
トリツクスの広範囲の障害に対する免疫性は再プ
ログラミングプロセス中非選択グループのプログ
ラミング線Ｐ上の電位が約3Vのグループ選択ト
ランジスタＴ１１…Twoの印加電圧の量に最大限
対応する電位であり、第１のビツト線Ｘにおいて
約7Vの「書込み」印加電圧、すなわち論理ゼロ
に設定されたメモリトランジスタの電圧に最大限
対応する電位が現われるという事実から生じるも
のである。さらに行選択線Ｚ１…Zoにおいて電源
電圧Vpに達する再プログラミング電位が現われ、
第２のビツト線Ｙ１…Ynにおいてデプレシヨン
型の電界効果トランジスタの約3Vのすなわち電
源から取出す電流の最小な場合の印加電圧だけ減
少された電源電圧Vpの大きさの再プログラミン
グ電位が現われることが保証される。
【図面の簡単な説明】
第１図は本発明のメモリマトリツクスに使用さ
れる蓄積セルの１実施例の概略図であり、第２図
は本発明のメモリマトリツクスの１実施例の基本
的な回路図である。 Ts……メモリトランジスタ、Fg……浮遊電位
ゲート電極、Ｉ……インジエクタ、Gs……制御
ゲート、Ta……選択トランジスタ、Ｚ……行選
択線、Ｐ……プログラミング線、Ｘ……第１のビ
ツト線、Ｙ……第２のビツト線、Ｍ１１…Mno…
…蓄積セル、Dz……行デコーダ、Db……ブロツ
クデコーダ、Bs……ブロツク信号源、Ｅ／Ａ…
…データ回路（Ｉ／Ｏ）、Kx……Ｘクランプ信号
源、Ky……Ｙクランプ信号源、Ｇ１…Gn……ク
ランピングゲート。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれｂ列を有するｗ個のブロツクに配列
    されてｎ行に配置されたそれぞれｂ個の電気的に
    再プログラミング可能な蓄積セルを有する蓄積グ
    ループを具備し、各蓄積セルはそれぞれ１個の浮
    遊電位ゲート電極Fgに対して両方向に作用する
    トンネル注入装置Ｉを備え、それは一方ではメモ
    リトランジスタTsのソース・ドレイン路を経て
    第１のビツト線に接続されると共に他方では選択
    トランジスタTaのソース・ドレイン路を経て第
    ２のビツト線に接続され、メモリトランジスタ
    Tsの制御ゲートはプログラミング線Ｐに接続さ
    れ、選択トランジスタTaのゲートは行選択線Ｚ
    に接続されている電気的に消去可能なメモリマト
    リツクスであつて ｗ・ｂ＝ｍ個の各列の選択トランジスタTaの
    ゲートは１つの共通の行選択線Ｚ１…Zoを経て行
    デコーダDzのｎ個の出力端子のそれぞれ１つに
    接続され、 各グループのｂ個のメモリトランジスタTsの
    制御ゲートは１本の共通のプログラミング線Ｐ１
    １…Pwoに接続され、グループ選択トランジスタ
    Ｔ１１…Twoのソース・ドレイン路を介して共通
    のブロツク線Ｂ１…Bwにブロツクで接続され、
    前記グループ選択トランジスタＴ１１…Twoのゲ
    ートは対応する共通の行選択線Ｚ１…Zoに接続さ
    れ、 蓄積セルは列毎にそれぞれ連続する共通の第１
    および第２のビツト線Ｘ１…Xn；Ｙ１…Ynに接
    続され、 ブロツク線Ｂ１…Bwはブロツク毎のブロツク
    選択トランジスタTb１…Tbwのソース・ドレイン
    路を経由してブロツク信号源Bsに接続され、そ
    れらトランジスタのゲートはブロツクデコーダ
    Dbのｗ個の出力端子Ｓ１…Swの１つにそれぞれ
    接続され、 前記ブロツクデコーダDbの出力端子Ｓ１…Sw
    はそれぞれｂ個の列選択トランジスタＴ１s…Tb
    ｓ，Tn-b s…Tn s）のゲートにブロツクとして接続
    され、それら列選択トランジスタのソース・ドレ
    イン路はそれぞれデータ線Ｌ１…Lbの１つに各
    ブロツクの第２のビツト線Ｙ１…Yb；…；Yn-b
    …Ynのそれぞれ１つを接続し、 行選択線Ｚ１…Zo、ブロツク線Ｂ１…Bw、第
    １のビツト線Ｘ１…Xnおよび第２のビツト線Ｙ
    １…Ynは第１の機能「選択読取り」、第２の機能
    「非選択読取り」、第３の機能「選択消去」、第４
    の機能「非選択消去」、第５の機能「選択書込
    み」、第６の機能「非選択書込み」または第７の
    機能「不活性」に応じた適当な電位に接続される
    ことができるメモリマトリツクスにおいて、 前記ｍ本の第１のビツト線Ｘ１…Xnと接地点
    との間にｍ個のクランピングゲートＧ１…Gnの
    それぞれ１つのスイツチング区間が配置され、こ
    れらクランピングゲートはエンフアンスメント型
    トランジスタとデプレシヨン型トランジスタのソ
    ース・ドレイン路の並列配置により構成され、 前記クランピングゲートＧ１…Gnの全部のゲ
    ートは第５の機能或は第６の機能に対応して接地
    電位V0に等しいか略々等しい第１の電位Ｖ１に、
    また第１乃至第４の機能または第７の機能に対応
    して動作電位Vccに等しいか殆ど等しい第２の電
    位Ｖ２が任意に設定可能な如くＸクランピング信
    号源Kxによつて一体的に制御される如く構成さ
    れていることを特徴とするメモリマトリツクス。 ２ 制御ゲートの下の基体表面上の前記メモリト
    ランジスタは、このメモリトランジスタの最初の
    プログラミングに先立つてプログラミング線Ｐ１
    １…Pwoおよび第１のビツト線Ｘ１…Xnが接地電
    位に接続された場合において前記第２のビツト線
    Ｙ１…Ynに接地電位に対抗する電位が供給され
    た時に電流が前記メモリトランジスタを通つて流
    れる如きソース・ドレイン領域の導電型不純物の
    不純物濃度を有していることを特徴とする特許請
    求の範囲第１項記載のメモリマトリツクス。 ３ 前記第１または第２の機能の何れかに対応し
    て前記ブロツク信号線Bsによつて接地電位に等
    しいかそれに近い電位が与えられることを特徴と
    する特許請求の範囲第２項記載のメモリマトリツ
    クス。 ４ デプレシヨン型ブロツク選択トランジスタ
    Tb１…Tbwのゲートおよびエンフアンスメント型
    列選択トランジスタＴ１s…Tn sのゲートに接続さ
    れている前記個々のブロツク選択線Ｓ１…Swは
    それぞれ前記ブロツクデコーダDbの１つのノア
    デコーダ回路によつて制御されることができ、前
    記グループ選択トランジスタＴ１１…Twoのゲー
    トおよび前記選択トランジスタTaのゲートに接
    続された各行選択線Ｚ１…Znは前記行デコーダ
    Dzのそれぞれ１つのノアデコーダ回路によつて
    制御されることができ、それにおいて、 前記第２、第４、または第６の機能に応じて接
    地電位V0に等しいか略々等しい第５の電位Ｖ５
    によつて、 前記第１または第７の機能に応じて動作電位
    Vccに等しいか略々等しい第６の電位Ｖ６によつ
    て 第３または第５の機能に応じてプログラミング
    電圧Vbに等しいか略々等しい第７の電位Ｖ７に
    より制御されることを特徴とする特許請求の範囲
    第１項乃至第３項の何れか記載のメモリマトリツ
    クス。 ５ 前記第２のビツト線Ｙ１…Ynと接地点との
    間にそれぞれｍ個のクランピングトランジスタ
    Tk１…Tknの１つのソース・ドレイン路が配置さ
    れ、 前記クランピングトランジスタTk１…Tknの全
    てのゲートはＹクランピング信号源Kyによつて
    前記第１、第２、第５、または第６の機能に応じ
    て接地電位V0に等しいか略略等しい電位Ｖ３か、
    或は前記第３、第４、または第７の機能に応じて
    作動電位Vccに等しいか略々等しい第４の電位Ｖ
    ４かの何れかを接続されることができる特許請求
    の範囲第２項乃至第４項の何れか記載のメモリマ
    トリツクス。
JP58045265A 1982-03-17 1983-03-17 電気的に消去可能なメモリマトリツクス Granted JPS58171799A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP82102142A EP0088815B1 (de) 1982-03-17 1982-03-17 Elektrisch löschbare Speichermatrix (EEPROM)
EP82102142.5 1982-03-17

Publications (2)

Publication Number Publication Date
JPS58171799A JPS58171799A (ja) 1983-10-08
JPH0234120B2 true JPH0234120B2 (ja) 1990-08-01

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ID=8188920

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US (1) US4527256A (ja)
EP (1) EP0088815B1 (ja)
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DE (1) DE3267974D1 (ja)

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