JPS5947394B2 - 可変長二次元シストレジスタ - Google Patents
可変長二次元シストレジスタInfo
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- JPS5947394B2 JPS5947394B2 JP51143637A JP14363776A JPS5947394B2 JP S5947394 B2 JPS5947394 B2 JP S5947394B2 JP 51143637 A JP51143637 A JP 51143637A JP 14363776 A JP14363776 A JP 14363776A JP S5947394 B2 JPS5947394 B2 JP S5947394B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル的なシフトレジスタ、持に可変長二
次元シフトレジスタに関するものである。
次元シフトレジスタに関するものである。
従来、任意のシフト量を指定できるシフトレジスタ、す
なわち可変長シフトレジスタを構成するためには、シフ
ト量の異なる何種類かのシフトレジスタを組合せて構成
していた。例えば、２進数でシフト量の指定を０〜１０
２３の範囲で任意に指定できる可変長シフトレジスタを
構成するためには、５１２、２５６、１２８、６４、３
２、１６、８、４、２、１Ｂｉｔシフトレジスタの１０
種類のシフトレジスタと１０回路のマルチプレクサが最
低必要である。また、更に画像処理等の前処理回路に用
いられる二次元シフトレジスタをこれ等可変長シフトレ
ジスタにて構成し、例えば、入力データ信号が８Ｂｉｔ
であり、４行からなる二次元シフトレジスタとする。単
純な計算によると、８組の可変長シフトレジスタが４行
分必要となり、ＩＣの数にすると、前記のようにｌ組が
約２０個のＩＣにて構成されているから２０個×８組×
４行■６４０個となり、このように６４…回以上ものＩ
Ｃを必要とし、それをシフト量の異なる何種類ものシフ
トレジスタを大量に必要とするばかりか、これ等の組立
配線工数は多大なものとなり、経済的な損失は大きなも
のとなる。
なわち可変長シフトレジスタを構成するためには、シフ
ト量の異なる何種類かのシフトレジスタを組合せて構成
していた。例えば、２進数でシフト量の指定を０〜１０
２３の範囲で任意に指定できる可変長シフトレジスタを
構成するためには、５１２、２５６、１２８、６４、３
２、１６、８、４、２、１Ｂｉｔシフトレジスタの１０
種類のシフトレジスタと１０回路のマルチプレクサが最
低必要である。また、更に画像処理等の前処理回路に用
いられる二次元シフトレジスタをこれ等可変長シフトレ
ジスタにて構成し、例えば、入力データ信号が８Ｂｉｔ
であり、４行からなる二次元シフトレジスタとする。単
純な計算によると、８組の可変長シフトレジスタが４行
分必要となり、ＩＣの数にすると、前記のようにｌ組が
約２０個のＩＣにて構成されているから２０個×８組×
４行■６４０個となり、このように６４…回以上ものＩ
Ｃを必要とし、それをシフト量の異なる何種類ものシフ
トレジスタを大量に必要とするばかりか、これ等の組立
配線工数は多大なものとなり、経済的な損失は大きなも
のとなる。
本発明の目的は、シフト量の異なる何種類もの”シフト
レジスタを使用することなく簡単な回路構成により可変
長２次元シフトレジスタを提供することにある。
レジスタを使用することなく簡単な回路構成により可変
長２次元シフトレジスタを提供することにある。
本発明によれば、指定されたシフト量ＭによりＭ個の値
を有するリングアドレス信号を周期的に発生するリング
カウンタと、ブロックアドレス信号を発生するブロック
カウンタと、前記リングアドレス信号と前記ブロックア
ドレス信号にて指定された番地に後記マルチプレクサの
出力を書込むメモリと、前記メモリの読出信号をラツチ
する複数のレジスタと、前記レジスタの出力を前記ブロ
ツクアドレス信号により選択出力するマルチプレクサと
、前記プロツクアドレス信号により前記複数のレジスタ
にラツチ信号を出力するデコーダ及びゲート回路と、タ
イミング信号を発生するタイミング発生器とを含む可変
長シフトレジスタが得られる。
を有するリングアドレス信号を周期的に発生するリング
カウンタと、ブロックアドレス信号を発生するブロック
カウンタと、前記リングアドレス信号と前記ブロックア
ドレス信号にて指定された番地に後記マルチプレクサの
出力を書込むメモリと、前記メモリの読出信号をラツチ
する複数のレジスタと、前記レジスタの出力を前記ブロ
ツクアドレス信号により選択出力するマルチプレクサと
、前記プロツクアドレス信号により前記複数のレジスタ
にラツチ信号を出力するデコーダ及びゲート回路と、タ
イミング信号を発生するタイミング発生器とを含む可変
長シフトレジスタが得られる。
この発明の可変長二次元シフトレジスタは、近年のＩＣ
ＲＡＭの急速な進歩により大容量、高速、低価格、高信
頼性のメモリを使用でき、回路構成が簡単であるためＩ
Ｃの個数を少なくすることばかりでなく、高速、高信頼
性を得ることができる。
ＲＡＭの急速な進歩により大容量、高速、低価格、高信
頼性のメモリを使用でき、回路構成が簡単であるためＩ
Ｃの個数を少なくすることばかりでなく、高速、高信頼
性を得ることができる。
第２図の回路と同じ可変長二次元シフトレジスタを本発
明により構成するならばたかだか２２個のＩＣが必要で
あり、従来の方法の１／１５以下となり、二次元の大き
さが大きくなる程本発明の効果が発揮できる。次に本発
明について図面を参照して説明しよう。
明により構成するならばたかだか２２個のＩＣが必要で
あり、従来の方法の１／１５以下となり、二次元の大き
さが大きくなる程本発明の効果が発揮できる。次に本発
明について図面を参照して説明しよう。
第１図は、従来の方法による入力データ１Ｂｉｔシフト
量の指定がＯ〜１０２３の１０Ｂｉｔの可、変長シフト
レジスタの回路例である。シフトクロツク信号２０４は
、各シフトレジスタ２０〜２９に入力する。マルチプレ
クサ（以下ＭＵＸとする）１９は、指定され，たシフト
量Ｍ信号１０５の１０Ｂｉｔ目のＭ９信号３０９により
入力データ信号１００か５１２Ｂｉｔシフトレジスタ２
９の出力を選択出力し、ＭＵＸｌ８は、シフト量Ｍ信号
１０５の９Ｂｉｔ目のＭ８信号３０８によりＭＵＸｌ９
の出力か２５６Ｂｉｔシフトレジスタ２８の出力を選択
出力．する。以下同様にＭＵＸｌ７，ｌ６・・・，１１
，１０は、シフト量Ｍ信号１０５の８，７，・・・，２
，１Ｂｉｔ目のＭ７，Ｍ６，・・・，Ｍｌ，ＭＯ信号３
０７，３０６，・・・，３０１，３００によりＭＵＸｌ
８，ｌ７，・・・，１２，１１の出力か１２８Ｂｉｔシ
フトレジスタ２７，６４Ｂｉｔシフトレジスタ２６，・
・・， ２Ｂｉｔシフトレジスタ２１，１Ｂｉｔシフト
レジスタ２０の出力を選択出力する。かくしてＭＵＸｌ
Ｏから入力データ信号１００をシフト量Ｍ信号１０５に
より指定されたシフト量だけシフトした出力データ信号
１０１が得られる。第２図は、画像処理等の前処理回路
に多用されている二次元シフトレジスタを可変長シフト
レジスタを用い、４行の可変長二次元シフトレジスタを
構成した例である。
量の指定がＯ〜１０２３の１０Ｂｉｔの可、変長シフト
レジスタの回路例である。シフトクロツク信号２０４は
、各シフトレジスタ２０〜２９に入力する。マルチプレ
クサ（以下ＭＵＸとする）１９は、指定され，たシフト
量Ｍ信号１０５の１０Ｂｉｔ目のＭ９信号３０９により
入力データ信号１００か５１２Ｂｉｔシフトレジスタ２
９の出力を選択出力し、ＭＵＸｌ８は、シフト量Ｍ信号
１０５の９Ｂｉｔ目のＭ８信号３０８によりＭＵＸｌ９
の出力か２５６Ｂｉｔシフトレジスタ２８の出力を選択
出力．する。以下同様にＭＵＸｌ７，ｌ６・・・，１１
，１０は、シフト量Ｍ信号１０５の８，７，・・・，２
，１Ｂｉｔ目のＭ７，Ｍ６，・・・，Ｍｌ，ＭＯ信号３
０７，３０６，・・・，３０１，３００によりＭＵＸｌ
８，ｌ７，・・・，１２，１１の出力か１２８Ｂｉｔシ
フトレジスタ２７，６４Ｂｉｔシフトレジスタ２６，・
・・， ２Ｂｉｔシフトレジスタ２１，１Ｂｉｔシフト
レジスタ２０の出力を選択出力する。かくしてＭＵＸｌ
Ｏから入力データ信号１００をシフト量Ｍ信号１０５に
より指定されたシフト量だけシフトした出力データ信号
１０１が得られる。第２図は、画像処理等の前処理回路
に多用されている二次元シフトレジスタを可変長シフト
レジスタを用い、４行の可変長二次元シフトレジスタを
構成した例である。
シフト量Ｍ信号１０５、シフトクロツク信号２０４は各
可変長シフトレジスタ３０，３１，３２，３３に入力す
る入力データ信号１００は、可変長シフトレジスタ３０
に入力する。可変長シフトレジスタ３０の出力は、可変
長シフトレジスタ３１に入力すると共に、外部装置（図
示せず）に出力データＡ信号１０１を出力する。同様に
可変長シフトレジスタ３１，３２の出力は、可変長シフ
トレジスタ３２，３３に入力すると共に、外部装置に出
力データＢ信号１０２、出力データＣ信号１０３を出力
する。可変長シフトレジスタ３３は、外部装置に出力デ
ータＤ信号１０４を出力する。可変長シフトレジスタ３
０，３１，３２，３３を第１図に示す回路で構成すると
、入力データ信号１００が複数Ｂｉｔ、例えば８Ｂｉｔ
の場合、各可変長シフトレジスタ３０，３１，３２，３
３は第１図に示す回路が８組から構成され、全部で８組
×４行＝３２組が必要である。第１図の回路構成に必要
なＩＣの個数は単純計算で２１固以上であり、第２図の
回路構成に必要なＩＣの個数は２０４固×８組×４行＝
６４０個以上が必要となる。
可変長シフトレジスタ３０，３１，３２，３３に入力す
る入力データ信号１００は、可変長シフトレジスタ３０
に入力する。可変長シフトレジスタ３０の出力は、可変
長シフトレジスタ３１に入力すると共に、外部装置（図
示せず）に出力データＡ信号１０１を出力する。同様に
可変長シフトレジスタ３１，３２の出力は、可変長シフ
トレジスタ３２，３３に入力すると共に、外部装置に出
力データＢ信号１０２、出力データＣ信号１０３を出力
する。可変長シフトレジスタ３３は、外部装置に出力デ
ータＤ信号１０４を出力する。可変長シフトレジスタ３
０，３１，３２，３３を第１図に示す回路で構成すると
、入力データ信号１００が複数Ｂｉｔ、例えば８Ｂｉｔ
の場合、各可変長シフトレジスタ３０，３１，３２，３
３は第１図に示す回路が８組から構成され、全部で８組
×４行＝３２組が必要である。第１図の回路構成に必要
なＩＣの個数は単純計算で２１固以上であり、第２図の
回路構成に必要なＩＣの個数は２０４固×８組×４行＝
６４０個以上が必要となる。
ただ単に入力データをシフトするという機能に比べて余
りにも多くのＩＣを必要とする。この様に多量のＩＣを
必要とする主なる欠点は、シフト量の異なる何種類もの
シフトレジスタを使用するｆとにある。第３図は、この
発明の一実施例を示したもので可変長二次元シフトレジ
スタの大きさが最大１０２４Ｗ０ｒｄ×４行でメモリと
して４ＫＷ０ｒｄを用いた場合について説明する。
りにも多くのＩＣを必要とする。この様に多量のＩＣを
必要とする主なる欠点は、シフト量の異なる何種類もの
シフトレジスタを使用するｆとにある。第３図は、この
発明の一実施例を示したもので可変長二次元シフトレジ
スタの大きさが最大１０２４Ｗ０ｒｄ×４行でメモリと
して４ＫＷ０ｒｄを用いた場合について説明する。
細線は１本の信号線を示し、太線は複数本の信号線を示
し、シフト量Ｍ信号１０５およびリングアドレス信号１
０６は１０Ｂｉｔ１プロツクアドレス信号１０７は２Ｂ
ｉｔで構成されている。ブカツクカウンタ４３は入力さ
れたスタート要求信号４００により各種信号を発生する
タイミング発生器４０からのクロツク信号２００により
動作しプロツクアドレス信号１０７を出力し、クロツク
信号２００の４倍の周期のリングクロツク信号２０４を
出力する。リングカウンタ４２、外部装置（図示せず）
からの指定されたシフト量Ｍ信号１０５、前記リングク
ロツク信号２０４により、０，１，２，・・・，（Ｍ−
２），（Ｍ−１），０，１，２・・・とＯ〜（Ｍ−１）
のＭ個の値を有するリングアドレス信号１０６をＭ刻時
分を周期として出力するもので、デジタル回路技術とし
て良く知られたいわゆるリングカウンタである。メモリ
４１は、タイミング発生器４０からのメモリ４１の読出
し及び書込みを可能にするタイミング信号（以下ＣＥ信
号−チツプ・イネーブル信号とする）２０２により前記
プロツクアドレス信号１０７、リングアドレス信号１０
６にて指定された番地の内容を読出信号１０９として出
力し、タイミング発生器４０からのＣＥ信号２０２及び
書込むことを指定するタイミング信号（以下ＷＥ信号一
ライト・イネーブル信号とする）２０３により、前記プ
ロツクアドレス信号１０７、リングアドレス信号１０６
にて指定された番地に後記マルチプレタサ４５からの書
込信号１０８を書込む。デコ一 −ダ４４は、前記プロ
ツクアドレス信号１０７を入力してプロツク０信号２０
５、プロツク１信号２０６、プロツク２信号２０７、プ
ロツク３信号２０８を出力するもので、通常のデコーダ
と同じである。ゲート回路５０は、タイミング発生器４
０からのデータラツチ信号２０１を前記プロツク０信号
２０５によりゲートにラツチ０信号２０９を出力する。
同様にゲート回路５１，５２，５３は、前記データラツ
チ信号２０１を前記プロツク１，２，３信号２０６，２
０７，２０８によりゲートしてラツチ１，２，３信号２
１０，２１１，２１２を出力する。レジスタ４６は、前
記メモリ４１の読出信号１０９を前記ラツチ０信号２０
９によりラツチし、出力データＡ信号１０１を外部装置
に出力する。同様にレジスタ４７，４８，４９は、読出
信号１０９を前記ラツチｌ、２、３信号２１０，２１１
，２１２によりラツチし、出力データＢ，Ｃ，Ｄ信号１
０２，１０３，１０４を外部装置に出力する。マルチプ
レクサ４５は、外部装置からの入カデータ信号１００、
前記出力データＡ，Ｂ，Ｃ信号１０１，１０２，１０３
を前記プロツクアドレス信号１０７により選択出力し書
込信号１０８としてメモリ４１に出力する。すなわちマ
ルチプレクサ４５は、プロツクアドレス信号１０７によ
り４組のデータからｌ組のデータを選択出力するマルチ
プレクサである。メモリ４１に関連するタイミング信号
、すなわちＣＥ信号２０２、ＷＥ信号２０３及びラツチ
０，１，２，３信号２０９，２１０，２１１，２１２に
関してはメモリを使用するデジタル回路技術として良く
知られている。又同様にタイミング発生器４０に関して
もデジタル回路技術により容易に実現できるため詳しく
述べない。第４図は、第３図の一実施例の主要な動作を
示すタイムチヤートである。
し、シフト量Ｍ信号１０５およびリングアドレス信号１
０６は１０Ｂｉｔ１プロツクアドレス信号１０７は２Ｂ
ｉｔで構成されている。ブカツクカウンタ４３は入力さ
れたスタート要求信号４００により各種信号を発生する
タイミング発生器４０からのクロツク信号２００により
動作しプロツクアドレス信号１０７を出力し、クロツク
信号２００の４倍の周期のリングクロツク信号２０４を
出力する。リングカウンタ４２、外部装置（図示せず）
からの指定されたシフト量Ｍ信号１０５、前記リングク
ロツク信号２０４により、０，１，２，・・・，（Ｍ−
２），（Ｍ−１），０，１，２・・・とＯ〜（Ｍ−１）
のＭ個の値を有するリングアドレス信号１０６をＭ刻時
分を周期として出力するもので、デジタル回路技術とし
て良く知られたいわゆるリングカウンタである。メモリ
４１は、タイミング発生器４０からのメモリ４１の読出
し及び書込みを可能にするタイミング信号（以下ＣＥ信
号−チツプ・イネーブル信号とする）２０２により前記
プロツクアドレス信号１０７、リングアドレス信号１０
６にて指定された番地の内容を読出信号１０９として出
力し、タイミング発生器４０からのＣＥ信号２０２及び
書込むことを指定するタイミング信号（以下ＷＥ信号一
ライト・イネーブル信号とする）２０３により、前記プ
ロツクアドレス信号１０７、リングアドレス信号１０６
にて指定された番地に後記マルチプレタサ４５からの書
込信号１０８を書込む。デコ一 −ダ４４は、前記プロ
ツクアドレス信号１０７を入力してプロツク０信号２０
５、プロツク１信号２０６、プロツク２信号２０７、プ
ロツク３信号２０８を出力するもので、通常のデコーダ
と同じである。ゲート回路５０は、タイミング発生器４
０からのデータラツチ信号２０１を前記プロツク０信号
２０５によりゲートにラツチ０信号２０９を出力する。
同様にゲート回路５１，５２，５３は、前記データラツ
チ信号２０１を前記プロツク１，２，３信号２０６，２
０７，２０８によりゲートしてラツチ１，２，３信号２
１０，２１１，２１２を出力する。レジスタ４６は、前
記メモリ４１の読出信号１０９を前記ラツチ０信号２０
９によりラツチし、出力データＡ信号１０１を外部装置
に出力する。同様にレジスタ４７，４８，４９は、読出
信号１０９を前記ラツチｌ、２、３信号２１０，２１１
，２１２によりラツチし、出力データＢ，Ｃ，Ｄ信号１
０２，１０３，１０４を外部装置に出力する。マルチプ
レクサ４５は、外部装置からの入カデータ信号１００、
前記出力データＡ，Ｂ，Ｃ信号１０１，１０２，１０３
を前記プロツクアドレス信号１０７により選択出力し書
込信号１０８としてメモリ４１に出力する。すなわちマ
ルチプレクサ４５は、プロツクアドレス信号１０７によ
り４組のデータからｌ組のデータを選択出力するマルチ
プレクサである。メモリ４１に関連するタイミング信号
、すなわちＣＥ信号２０２、ＷＥ信号２０３及びラツチ
０，１，２，３信号２０９，２１０，２１１，２１２に
関してはメモリを使用するデジタル回路技術として良く
知られている。又同様にタイミング発生器４０に関して
もデジタル回路技術により容易に実現できるため詳しく
述べない。第４図は、第３図の一実施例の主要な動作を
示すタイムチヤートである。
クロツク信号２００によりプロツクアドレス信号１０７
の内容は、０，１，２，３，０，１，・・・と４刻時分
で周期し、プロツクアドレス信号１０７の内容が’“３
’’の刻時でリングクロツク信号２０４が発生する。す
なわちリングクロツク信号２０４は、クロツク信号２０
０の４倍の周期であるからクロツク信号２００の４刻時
分の間リングアドレス信号１０６の内容は同じである。
プロツク０信号２０５は、プロツクアドレス信号１０７
の内容が““０’’の刻時に発生する。同様にプロツク
１，２，３信号２０６，２０７，２０８は、プロツクア
ドレス信号１０７の内容が“１，，，“２，，，“３，
，の刻時に発生する。ラツチ０信号２０９はデータラツ
チ信号２０１とプロツク０信号２０５の論理積であるか
ら、プロツクアドレス信号１０７の内容が““０’’の
刻時で発生すると同様にラツチ１，２，３信号２１０，
２１１，２１２は、プロツクァドレス信号１０７の内容
が““１’’，’’２−“’３’’の刻時で発生する。
さて、メモリ４１に対するアドレスは、前記プロツクア
ドレス１０７，リングアドレス信号１０６により生成さ
れるが、この実施例の説明の場合にはプロツクアドレス
信号１０７は２Ｂｉｔ）リングアドレス信号１０６は１
０Ｂｉｔの構成で合計１２Ｂｉｔのアドレスとなりプロ
ツクアドレス信号１０７を上位２Ｂｉｔに、リングアド
レス信号１０６を下位１０Ｂｉｔに割当てる。リングア
ドレス信号１０６が““ｉ’’の時点のプロツクアドレ
ス信号１０７が““０’’の刻時において、メモリに対
するアドレスはｉ＋０番地となり、Ｒ印で示すＣＥ信号
２０２によりメモリ４１の内容が読出信号１０９として
出力されラツチ０信号２０９によりレジスタ４６にラツ
チされ出力データＡ信号１０１が出力され、その後Ｗ印
で示すＣＥ信号２０２およびＷＥ信号２０３によりマル
チプレクサ４５から選択出力された書込信号１０８（こ
の場合入カデータ信号１００である）がｉ＋０番地に書
込まれる。プロツクアドレス信号１０７が““ｌ’’の
刻時になると、メモリに対するアドレスはｉ＋ １０２
４番地となり、Ｒ印で示すＣＥ信号２０２によりメモリ
４１の内容が読出信号１０９として出力されラツチｌ信
号２１０によりレジスタ４７にラツチされ出力データＢ
信号１０２が出力され、その後Ｗ印で示すＣＥ信号２０
２およびＷＥ信号２０３によりマルチプレクサ４５から
選択出力された書込信号１０８（この場合前の刻時でレ
ジスタ４６’にラツチされた出力データＡ信号１０１で
ある）がｉ＋１０２４番地に書込まれる。プロツクアド
レス信号１０７が’“２’’の刻時になると、メモリに
対するアドレスはｉ＋２０４８番地となり、Ｒ印で示す
ＣＥ信号２０２によりメモリ４１の内容が読出信号１０
９として出力され、ラツチ２信号２１１によりレジスタ
４８にラツチされ出力データＣ信号１０３が出力され、
その後Ｗ印で示すＣＥ信号２０２およびＷＥ信号２０３
によりマルチプレクサ４５から選択出力された書込信号
１０８（この場合前の刻時でレジスタ４７にラツチされ
た出力データＢ信号１０２である）がｉ＋２０４８番地
に書込まれる。プロツクアドレス信号１０７が“３゛の
刻時になると、メモリに対するアドレスはｉ＋３０７２
番地となり、Ｒ印で示すＣＥ信号２０２によりメモリ４
１の内容が読出信号１０９として出力され、ラツチ３信
号２１２によりレジスタ４９にラツチされ出力データＤ
信号１０４が出力され、その後Ｗ印で示すＣＥ信号２０
２およびＷＥ信号２０３によりマルチプレクサ４５から
選択出力された書込信号１０８にの場合前の刻時でレジ
スタ４８にラツチされた出力データＣ信号１０２である
）がｉ＋３０７２番地に書込まれる。リングアドレス信
号１０６が゛゜ｉ”の時点における書込信号１０８は、
プロツクアドレス信号１０７が゜“Ｏ゛の刻時では入力
データ信号１００が選択されるから“１―次の刻時では
出力データＡ信号１０１が選，択されるから“゜０―次
の刻時では出力データＢ信号１０２が選択されるから“
１―次の刻時では出力データＣ信号１０３が選択され゛
０゛となる。又、リングアドレス信号１０６が“ｉ゛の
時点のプロツクアドレス信号１０７が゜゜３゛の刻時に
おける出力データ，Ａ，Ｂ，Ｃ，Ｄ信号１０１，１０２
，１０３，１０４は各々゜゛１゜”、６６０−４≦１−
６６０９ラが得られる。第５図は、第３図、第４図の機
能をメモリを中心に模式的に示したものである。
の内容は、０，１，２，３，０，１，・・・と４刻時分
で周期し、プロツクアドレス信号１０７の内容が’“３
’’の刻時でリングクロツク信号２０４が発生する。す
なわちリングクロツク信号２０４は、クロツク信号２０
０の４倍の周期であるからクロツク信号２００の４刻時
分の間リングアドレス信号１０６の内容は同じである。
プロツク０信号２０５は、プロツクアドレス信号１０７
の内容が““０’’の刻時に発生する。同様にプロツク
１，２，３信号２０６，２０７，２０８は、プロツクア
ドレス信号１０７の内容が“１，，，“２，，，“３，
，の刻時に発生する。ラツチ０信号２０９はデータラツ
チ信号２０１とプロツク０信号２０５の論理積であるか
ら、プロツクアドレス信号１０７の内容が““０’’の
刻時で発生すると同様にラツチ１，２，３信号２１０，
２１１，２１２は、プロツクァドレス信号１０７の内容
が““１’’，’’２−“’３’’の刻時で発生する。
さて、メモリ４１に対するアドレスは、前記プロツクア
ドレス１０７，リングアドレス信号１０６により生成さ
れるが、この実施例の説明の場合にはプロツクアドレス
信号１０７は２Ｂｉｔ）リングアドレス信号１０６は１
０Ｂｉｔの構成で合計１２Ｂｉｔのアドレスとなりプロ
ツクアドレス信号１０７を上位２Ｂｉｔに、リングアド
レス信号１０６を下位１０Ｂｉｔに割当てる。リングア
ドレス信号１０６が““ｉ’’の時点のプロツクアドレ
ス信号１０７が““０’’の刻時において、メモリに対
するアドレスはｉ＋０番地となり、Ｒ印で示すＣＥ信号
２０２によりメモリ４１の内容が読出信号１０９として
出力されラツチ０信号２０９によりレジスタ４６にラツ
チされ出力データＡ信号１０１が出力され、その後Ｗ印
で示すＣＥ信号２０２およびＷＥ信号２０３によりマル
チプレクサ４５から選択出力された書込信号１０８（こ
の場合入カデータ信号１００である）がｉ＋０番地に書
込まれる。プロツクアドレス信号１０７が““ｌ’’の
刻時になると、メモリに対するアドレスはｉ＋ １０２
４番地となり、Ｒ印で示すＣＥ信号２０２によりメモリ
４１の内容が読出信号１０９として出力されラツチｌ信
号２１０によりレジスタ４７にラツチされ出力データＢ
信号１０２が出力され、その後Ｗ印で示すＣＥ信号２０
２およびＷＥ信号２０３によりマルチプレクサ４５から
選択出力された書込信号１０８（この場合前の刻時でレ
ジスタ４６’にラツチされた出力データＡ信号１０１で
ある）がｉ＋１０２４番地に書込まれる。プロツクアド
レス信号１０７が’“２’’の刻時になると、メモリに
対するアドレスはｉ＋２０４８番地となり、Ｒ印で示す
ＣＥ信号２０２によりメモリ４１の内容が読出信号１０
９として出力され、ラツチ２信号２１１によりレジスタ
４８にラツチされ出力データＣ信号１０３が出力され、
その後Ｗ印で示すＣＥ信号２０２およびＷＥ信号２０３
によりマルチプレクサ４５から選択出力された書込信号
１０８（この場合前の刻時でレジスタ４７にラツチされ
た出力データＢ信号１０２である）がｉ＋２０４８番地
に書込まれる。プロツクアドレス信号１０７が“３゛の
刻時になると、メモリに対するアドレスはｉ＋３０７２
番地となり、Ｒ印で示すＣＥ信号２０２によりメモリ４
１の内容が読出信号１０９として出力され、ラツチ３信
号２１２によりレジスタ４９にラツチされ出力データＤ
信号１０４が出力され、その後Ｗ印で示すＣＥ信号２０
２およびＷＥ信号２０３によりマルチプレクサ４５から
選択出力された書込信号１０８にの場合前の刻時でレジ
スタ４８にラツチされた出力データＣ信号１０２である
）がｉ＋３０７２番地に書込まれる。リングアドレス信
号１０６が゛゜ｉ”の時点における書込信号１０８は、
プロツクアドレス信号１０７が゜“Ｏ゛の刻時では入力
データ信号１００が選択されるから“１―次の刻時では
出力データＡ信号１０１が選，択されるから“゜０―次
の刻時では出力データＢ信号１０２が選択されるから“
１―次の刻時では出力データＣ信号１０３が選択され゛
０゛となる。又、リングアドレス信号１０６が“ｉ゛の
時点のプロツクアドレス信号１０７が゜゜３゛の刻時に
おける出力データ，Ａ，Ｂ，Ｃ，Ｄ信号１０１，１０２
，１０３，１０４は各々゜゛１゜”、６６０−４≦１−
６６０９ラが得られる。第５図は、第３図、第４図の機
能をメモリを中心に模式的に示したものである。
リングアドレス信号１０６が゛ｉ゛の時点において、プ
ロツクアドレス信号１０７が“０゛の刻時において太線
で示すメモリ４１のｉ＋Ｏ番地の内容がレジスタ４６に
ラツチされ、その後入力データ信号１００がｉ＋０番地
に書込まれる。プロツクアドレス信号１０７が“１゛の
刻時において太線で示すｉ＋１０２４番地の内容がレジ
，スタ４７にラツチされ、その後レジスタ４６にラツチ
された出力データＡ信号１０１がｉ＋１０２４番地に書
込まれる。プロツクアドレス信号１０７が“゜２゛の刻
時において太線で示すｉ＋２０４８番地の内容がレジス
タ４８にラツチされ、その後レジスタ４７にラツチされ
た出力データＢ信号１０２がｉ＋２０４８番地に書込ま
れる。プロツクアドレス信号１０７が゜“３゛の刻時に
おいて太線で示すｉ＋３０７２番地の内容がレジスタ４
９にラツチされ、その後、レジスタ４８にラツチされた
出力データＣ信号１０３がｉ＋３０７２番地に書込まれ
る。シフト量Ｍを指定された場合、プロツクアドレス信
号１０７が゜゜０゛の刻時では斜線で示すＯ〜（Ｍ−１
）番地がアドレスされ、プロツクアドレス信号１０７が
゜“ｌ゛の刻時では斜線で示す１０２４〜（Ｍ−１）＋
１０２４番地がアドレスされ、プロツクアドレス信号１
０７が゜゜２゛の刻時では斜線で示す２０４８〜（Ｍ−
１）＋２０４８番地がアドレスされ、プロツクアドレス
信号１０７が“３゛の刻時では斜線で示す３０７２〜（
Ｍ−１）＋３０７２番地がアドレスされる。すなわち４
ＫＷ０ｒｄのメモリ４１は、プロツクアドレス信号１０
７により１ＫＷ０ｒｄづつに４プロツクに分割され、各
プロツクはプロツク内のＯ〜（Ｍ−１）ポジシヨンのＭ
個の番地をリングアドレス信号１０６により周期的にア
ドレスされ時分割にデータの読出し書込みが行なわれる
。以後プロツクアドレス信号１０７が“０゜゛の時にア
ドレスされるメモリ４１のエリアをプロツクＯと呼び、
同時にプロツクアドレス信号１０７が“１−゜゜２−゜
“３゛の時にアドレスされるメモリ４１のエリアを各々
プロツク１、２、３と呼ぶ。今リングアドレス信号１０
６が゜“０゛の時点でブカツク０１１、２、３の“０゛
ポジシヨンに“０―“１−“Ｏ−“１゛が書込まれたと
する。
ロツクアドレス信号１０７が“０゛の刻時において太線
で示すメモリ４１のｉ＋Ｏ番地の内容がレジスタ４６に
ラツチされ、その後入力データ信号１００がｉ＋０番地
に書込まれる。プロツクアドレス信号１０７が“１゛の
刻時において太線で示すｉ＋１０２４番地の内容がレジ
，スタ４７にラツチされ、その後レジスタ４６にラツチ
された出力データＡ信号１０１がｉ＋１０２４番地に書
込まれる。プロツクアドレス信号１０７が“゜２゛の刻
時において太線で示すｉ＋２０４８番地の内容がレジス
タ４８にラツチされ、その後レジスタ４７にラツチされ
た出力データＢ信号１０２がｉ＋２０４８番地に書込ま
れる。プロツクアドレス信号１０７が゜“３゛の刻時に
おいて太線で示すｉ＋３０７２番地の内容がレジスタ４
９にラツチされ、その後、レジスタ４８にラツチされた
出力データＣ信号１０３がｉ＋３０７２番地に書込まれ
る。シフト量Ｍを指定された場合、プロツクアドレス信
号１０７が゜゜０゛の刻時では斜線で示すＯ〜（Ｍ−１
）番地がアドレスされ、プロツクアドレス信号１０７が
゜“ｌ゛の刻時では斜線で示す１０２４〜（Ｍ−１）＋
１０２４番地がアドレスされ、プロツクアドレス信号１
０７が゜゜２゛の刻時では斜線で示す２０４８〜（Ｍ−
１）＋２０４８番地がアドレスされ、プロツクアドレス
信号１０７が“３゛の刻時では斜線で示す３０７２〜（
Ｍ−１）＋３０７２番地がアドレスされる。すなわち４
ＫＷ０ｒｄのメモリ４１は、プロツクアドレス信号１０
７により１ＫＷ０ｒｄづつに４プロツクに分割され、各
プロツクはプロツク内のＯ〜（Ｍ−１）ポジシヨンのＭ
個の番地をリングアドレス信号１０６により周期的にア
ドレスされ時分割にデータの読出し書込みが行なわれる
。以後プロツクアドレス信号１０７が“０゜゛の時にア
ドレスされるメモリ４１のエリアをプロツクＯと呼び、
同時にプロツクアドレス信号１０７が“１−゜゜２−゜
“３゛の時にアドレスされるメモリ４１のエリアを各々
プロツク１、２、３と呼ぶ。今リングアドレス信号１０
６が゜“０゛の時点でブカツク０１１、２、３の“０゛
ポジシヨンに“０―“１−“Ｏ−“１゛が書込まれたと
する。
リングアドレス信号１０６の１周期後の時点で各プロツ
クは“０゛ポジシヨンがアドレスされ、まず最初に読出
され後書込まれるから、出力データＡ，Ｂ，Ｃ，Ｄ信号
１０１，１０２，１０３，１０４は各々“０−“′１−
“０―“１゛となり、プロツクＯには次の入力データ信
号１（１）例えば゜“ｌ゛が書込まれ、プロツク１、２
、３にはプロツクＯ、１、２に書込まれていた内容、す
なわち出力データＡ，Ｂ，Ｃ信号１０１，１０２，１０
３であるから“０−“ｌ−゜“０−が書込まれる。次の
１周期後において、出力データＡ，Ｂ，Ｃ，Ｄ信号１０
１，１０２，１０３，１０４は各々“１−゛Ｏ−“１―
“Ｏ”が得られる。同様にリングアドレス信号１０６が
゜“ｉ゛の時点でも各プロツクの“ｉ”゜ポジシヨンに
おいて同じ動作が行なわれる。これは第２図に示す一般
的な可変長二次元シフトレジスタと同じ機能であり、各
プロツクは、各可変長シフトレジスタに対応する。プロ
ツク０は可変長シフトレジスタ３０に対応し、プロツク
１、２、３は可変長シフトレジスタ３１，３２，３３に
対応する。第２図のシフトクロツク信号２０４に対応す
るものは第３図のリングクロツク信号２０４である。こ
の実施例においては、メモリ４１に対するアドレスとし
てプロツクアドレス信号１０７を上位の２Ｂｉｔに、リ
ングアドレス信号１０６を下位の１０Ｂｉｔに割当てた
が、アドレスにより指定されるメモリ４１の番地は１つ
しかないからどのような割当の方法をしても良いことは
明白である。
クは“０゛ポジシヨンがアドレスされ、まず最初に読出
され後書込まれるから、出力データＡ，Ｂ，Ｃ，Ｄ信号
１０１，１０２，１０３，１０４は各々“０−“′１−
“０―“１゛となり、プロツクＯには次の入力データ信
号１（１）例えば゜“ｌ゛が書込まれ、プロツク１、２
、３にはプロツクＯ、１、２に書込まれていた内容、す
なわち出力データＡ，Ｂ，Ｃ信号１０１，１０２，１０
３であるから“０−“ｌ−゜“０−が書込まれる。次の
１周期後において、出力データＡ，Ｂ，Ｃ，Ｄ信号１０
１，１０２，１０３，１０４は各々“１−゛Ｏ−“１―
“Ｏ”が得られる。同様にリングアドレス信号１０６が
゜“ｉ゛の時点でも各プロツクの“ｉ”゜ポジシヨンに
おいて同じ動作が行なわれる。これは第２図に示す一般
的な可変長二次元シフトレジスタと同じ機能であり、各
プロツクは、各可変長シフトレジスタに対応する。プロ
ツク０は可変長シフトレジスタ３０に対応し、プロツク
１、２、３は可変長シフトレジスタ３１，３２，３３に
対応する。第２図のシフトクロツク信号２０４に対応す
るものは第３図のリングクロツク信号２０４である。こ
の実施例においては、メモリ４１に対するアドレスとし
てプロツクアドレス信号１０７を上位の２Ｂｉｔに、リ
ングアドレス信号１０６を下位の１０Ｂｉｔに割当てた
が、アドレスにより指定されるメモリ４１の番地は１つ
しかないからどのような割当の方法をしても良いことは
明白である。
又任意のプロツクに分割することも容易である。
近年のＩＣＲＡＭは、特に大容量、高速性に大きな成果
があり、大容量メモリを分割使用することは、ＩＣの個
数を節約することによりコスト的に大きなメリツトがあ
り、又高速性により時分割して使用することは大きなデ
メリツトとならない。
があり、大容量メモリを分割使用することは、ＩＣの個
数を節約することによりコスト的に大きなメリツトがあ
り、又高速性により時分割して使用することは大きなデ
メリツトとならない。
第１図は、従来の一般的に使用された可変長一次元シフ
トレジスタの構成図、第２図は一般的な４行の可変長二
次元シフトレジスタの構成図、第３図は本発明の一実施
例の構成図、第４図は第３図の構成図における主要な部
分のタイムチヤートを示す図、第５図は第３図の動作機
能の模式図である。
トレジスタの構成図、第２図は一般的な４行の可変長二
次元シフトレジスタの構成図、第３図は本発明の一実施
例の構成図、第４図は第３図の構成図における主要な部
分のタイムチヤートを示す図、第５図は第３図の動作機
能の模式図である。
Claims (1)
- １ デジタル的な可変長シフトレジスタにおいて、第１
のクロック信号により第１のアドレス信号および第２の
クロック信号を発生するブロックカウンタと、指定され
たシフト量Ｍおよび前記第２のクロック信号によりＭ個
の値を有する第２のアドレス信号を周期的に発生するリ
ングカウンタと、前記ブロックカウンタに接続され前記
第１のアドレス信号をデコードするデコーダと、前記デ
コーダに接続され前記デコーダの出力により入力される
第１のタイミング信号をゲートし、複数のラッチ信号を
発生する複数のゲート回路と、前記ブロックカウンタと
前記リングカウンタに接続され、前記第１のアドレス信
号と前記第２のアドレス信号にて指定された番地の内容
を入力される第２のタイミング信号により読出信号を出
力した後、同じ番地に後記マルチプレクサからの後記書
込信号を前記第２のタイミング信号と入力される第３の
タイミング信号により書込むメモリと、前記メモリおよ
び前記ゲート回路に接続され、前記メモリから出力され
た前記読出信号を前記ラッチ信号によりラッチし出力デ
ータ信号を得る複数のレジスタと、前記ブロックカウン
タ、前記レジスタに接続され、入力される入力データ信
号および前記出力データ信号を前記第１のアドレス信号
により選択し、前記メモリに書込信号として出力するマ
ルチプレクサとを含む可変長二次元シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51143637A JPS5947394B2 (ja) | 1976-11-29 | 1976-11-29 | 可変長二次元シストレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51143637A JPS5947394B2 (ja) | 1976-11-29 | 1976-11-29 | 可変長二次元シストレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5368045A JPS5368045A (en) | 1978-06-17 |
| JPS5947394B2 true JPS5947394B2 (ja) | 1984-11-19 |
Family
ID=15343387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51143637A Expired JPS5947394B2 (ja) | 1976-11-29 | 1976-11-29 | 可変長二次元シストレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947394B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043592B2 (ja) * | 1978-09-12 | 1985-09-28 | 三菱電機株式会社 | 大容量スタテイツクシフトレジスタ |
| JPS55132157A (en) * | 1979-03-31 | 1980-10-14 | Nec Corp | Frame-synchronous pattern detecting circuit |
| JPS56166625A (en) * | 1980-05-26 | 1981-12-21 | Graphtec Corp | Multichannel shift register |
| JPS57206981A (en) * | 1981-06-12 | 1982-12-18 | Toyo Commun Equip Co Ltd | Data storing system |
-
1976
- 1976-11-29 JP JP51143637A patent/JPS5947394B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5368045A (en) | 1978-06-17 |
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