JPS59132479A - デ−タ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はワード構成の記憶装置に対し、複数の番地に渡
ってデータｋＲＥＡＤ／ＷＲＩＴＥするデータ処理回路
に関する。

〔発明の技術的背景とその問題点〕

通常、画像記憶装置（ワード構成のメモリ上にビット単
位のデータを取扱うシステム）へのデータのＲＥＡＤ／
ＷＲＩＴＥはワード単位（）くイト）でなされる。この
画像記憶装置への任意の記憶位置に、あるブータラ惚込
む際、例えば１バイトのデータを２つの番地に渡って書
込むとき、所定量のシフト操作が必要となる。このシフ
ト操作は従来、マイクロプロセッサが持つシフト機能（
両省）を使用して処理していた。従がって処理速度に難
があって、高速化を目指すシステムには不向きであった
。

〔発明の目的〕　　　□ 本発明は上記欠点に鑑みてなされたものであリ、上記シ
フト操作を八−ドウエアロジックにて処理する構成とす
ることにより、画像記憶データを高速に生成するデータ
処理回路を提供することを目的とする。

〔発明の概要〕

本発明は、ワード単位で構成される画像記憶装置上でビ
ット単位のデータを取扱うシステムにおいて、１ワード
データを２つの番地に渡ってＲＥＡＤ／ＷＲＩＴＥする
際、所定のビットシフトを行なうデータ処理回路を提供
するものである。このため、上記データ処理回路は例え
ば連続する２バイトデータのうち、２バイト目のデータ
が設定される２個のデータレジスタと、１バイト目のデ
ータが設定される１個のデータレジスタと両レジスタに
設定された連続する２バイトデータを入力し、シフトコ
ントロールレジスタ出力により連続する８ビットデータ
ｔ−選択出力する選択回路（マルチプレクサ群と、デー
タのシフト量が設定されるシフトコントロールレジスタ
により構成される。

上記マルチプレクサ出力により、ワードデータを取り出
し、シフトデータを得るものである。

このことにより画像メモリデータを作成するにあたり、
ビット単位での処理が高速に行なえる。

〔発明の実施例〕

以下、図面を使用して本発明に関し詳述する。

第１図は本発明の実施例を示すブロック図である。図に
おいて、１１・１２・１３はデータレジスタでめる。デ
ータレジスタ１１・１２には８ビツトデータライン１０
ノを介し連続して到来する２バイトデータのうち２バイ
ト目のデータが設定され、データレジスタ１３には１バ
イト目のデータが設定される。

データレジスタ１３に設定された１バイトデータとデー
タレジスタ１２に設定された１バイトデータとで、連続
する２バイトデータが構成される。コントロールライン
１０３はデータライン１０１・１０２ｆ伝播するデータ
を上記各レジスタ１１・１２−　Ｉ　Ｊヘラッチするこ
とを指示する信号線である。

Ｌヱは選択回路である。選択回路１４は８個のマルチプ
レクサ１４１−１４２・１４３・・・１４８により構成
され、データライン１０４・１０５を介して２バイトデ
ータを入力としデータライン１ｏ６を介して１バイトず
つデータを選択出力する。選択回路１４を構成するマル
チプレクサ１４１にはデータレジ２夕１３の６ビツト目
〜０ビツト目出力ならびにデータレジスタ１２の７ピツ
ト目出力の合計８ビツトが入力とじて供給されている。

又、マルチプレクサ１４２にはデータレジスタ１３の５
ビツト目〜０ビツト目出力ならびにデータレジスタ１２
の７・６ビツト目出力の合計８ビツトが、更にマルチプ
レクサ１４３にはデータレジスタ１３の４ビツト目〜Ｏ
ビツト目出カならびにデータレジスタ１２の７ビツト目
〜５ビツト目出カの合計８ビツトがそれぞれの入力とじ
て供給されている。

以下、図示はしていないがマルチプレクサ１４４・１４
５・１４６・１４７には上述した組合せで順に１ビツト
ずつずれた８ピントデータが入力として供給され、マル
チプレクサ１４８にはデータレジスタ１２の全ビット出
力（７〜０）が入力データとして供給されている。

上記マルチプレクサ１４１出力はビット７゜マルチプレ
クサ１４２出力はビット６、マルチプレクサ１４３出力
はビット５・・・マルチプレクサ１４８出力はビット０
として取り出され、データライン１０６ｆ介して１バイ
トデータとして取り出される。

１５はシフトコントロールレジスタである。

シフトコントロールレジスタ１５へはデータライン１０
７を介して３ピツトデータが供給されており、コントロ
ールライン１０ｇを介して到来する信号に従かい上記デ
ータライン１０７上を伝播する３ビツト情報がセットさ
れる。このシフトコントロールレジスタ１５の出力はラ
イン１０９を介して上記選択回路±１を構成する各マル
チプレクサ１４１〜１４８の選択条件入力信号（Ｓ）と
なる。第２図にシフトコントロールレジスタ１５に設定
された値とシフト量の関係が概念的に示されている。

第３図は本発明実施例の動作をメモリマツプ上に展開し
て示した動作概念図である。

以下、本発明の動作につき詳細に説明する。

まず、連続して到来する２バイトデータのうち、１バイ
ト目のデータをデータレジスタ１３にセットし、そして
データレジスタ１１・Ｉ２に対し、次に到来する２バイ
ト目のデータをセットする。尚、データレジスタ１１に
対するデータセットは、データレジスタ１３にデータセ
ットされた次のタイミングで行なわれる様、コントロー
ルライン１０２ｆ：介して制御する必要がある。このタ
イミングコントロールについては従来より周知の手法に
て対処でき本発明の主旨ではないためここでの説明は省
略する。

このことにより、連続する２バイトデータが、それぞれ
データレジスタ１３と１２にそろうことになり、選択回
路１４により２バイト（１６ビツト）のうち連続する８
ビツトデータが選択出力される。選択条件はシフトコン
トロールレジスタ１５出力により設定されることは上述
したとおりであり、第２図に示された例に従がい、１バ
イト目と２バイト目の間で１〜８ビツトのデータシフト
が実行される。

第３図に示したメモリマツプ金使用し応用動作を説明す
る。バイトエリア１から１１までにデータバイト■〜［
相］（■〜■も同じ）ｙｋｌｆくにあたり、第２図に示
した例示した“５ビツトシフト”を使用している。ここ
では＄１バイトを■とし、第゛２バイトを■とし、これ
を５ビツトシフトして１バイトデータを取出し、バイト
エリア２に書込む。続いて■を第１バイト、■を第３バ
イトとし、これを５ビツトシフトして１バイトデータを
取り出し、バイトエリア３に書込む。

この様にして、データレジスタ１１・１２に１バイトず
つ新データを送り出す毎に所定のシフト（この例では５
ビツトシフト）ｆ：１ステツプにて実行する。バイトエ
リア２〜１０までは上記要領にて連続的にデータのシフ
ト及び瞥込みが行なわれる。

尚、上記動作は書込みに関してのみ述べたが、読出しも
同様の方法にて実行できる。又、バイトエリア１とバイ
トエリア１１のみ本発明ロジックは使用できない。この
エリアに関してのみマイクロプログラムによる端のデー
タビット処理を行なう必要がある。この処理に関しては
本発明の主旨からはずれるため、説明を省略する。

〔発明の効果〕

以上説明の如く本発明によれば、画面メモリデータの作
成にあたり、ビット単位での処理が高速に行なえると共
に連続した画面メモリデータが高速に、しかも単純な制
卸手法にて実現することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はシ
フトコントロールレジスタに設定された値とシフト量と
の関係を示すシフト動作概念図　第３図は本発明実施例
の動作をメモリマツプ上に展開して示した動作概念図で
ある。 １１−１２・１３・・嘲データレジスタ、１４・・・選
択回路、１５・・・シフトコントロールレジスタ、１４
１〜１４８・・・マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. ワード構成の記憶装置上でビット単位のデータを扱うシ
   ステムにおいて、上記記憶装置に対し複数番地に渡りデ
   ータをＲＥＡＤ／ＷＲＩＴＥするデータ処理回路であっ
   て、該データ処理回路は、連続する複数ワードデータが
   それぞれワード単位で設定される複数個のデータレジス
   タと、このデータレジスタに設定された連続する複数ワ
   ードデータを入力とし、シフトコントロールレジスタを
   介して得られる選択条件入力信号により連続するビット
   データ（１ワードを構成する）を選択出力する選択回路
   と、外部よりシフトデータ量が設定され、この値に基づ
   き上記選択回路の選択条件を生成するシフトコントロー
   ルレジスタとから成り、上記選択回路出力により記憶装
   置上にＲＥＡＤ／ＷＲＩＴＥすべきワードデータを取出
   し、逐次ＲＥＡＤ／ＷＲＩＴＥすること全特徴とするデ
   ータ処理回路。