JP3107595B2 - メモリアクセス制御装置及びメモリアクセス制御方法 - Google Patents
メモリアクセス制御装置及びメモリアクセス制御方法Info
- Publication number
- JP3107595B2 JP3107595B2 JP03146296A JP14629691A JP3107595B2 JP 3107595 B2 JP3107595 B2 JP 3107595B2 JP 03146296 A JP03146296 A JP 03146296A JP 14629691 A JP14629691 A JP 14629691A JP 3107595 B2 JP3107595 B2 JP 3107595B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- latch
- memory
- address
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプログラム方
式におけるメモリアクセス制御装置及びメモリアクセス
制御方法に関する。
式におけるメモリアクセス制御装置及びメモリアクセス
制御方法に関する。
【０００２】
【従来の技術】非同期式ＲＡＭは、１回のアクセスサイ
クルでリード又はライトの一方しか行えず、またライト
サイクル中にはＲＡＭの出力データは不定となるので、
ＲＡＭからリードしたデータに処理を施してＲＡＭにラ
イトする場合には、処理を施したデータを一旦レジスタ
等に記憶させ、その記憶させたデータをＲＡＭにライト
するようにしている。
クルでリード又はライトの一方しか行えず、またライト
サイクル中にはＲＡＭの出力データは不定となるので、
ＲＡＭからリードしたデータに処理を施してＲＡＭにラ
イトする場合には、処理を施したデータを一旦レジスタ
等に記憶させ、その記憶させたデータをＲＡＭにライト
するようにしている。
【０００３】図８は、第１の従来例のＲＡＭアクセス制
御部の構成図である。ＲＡＭアクセス制御回路は、ＲＡ
Ｍ１１と、各種演算、変換、加工等を行う処理部１２
と、処理が施されたデータを記憶するレジスタ１３とで
構成されている。なお、ＲＡＭ１１のリード、ライトの
制御、処理部１２での処理内容の指示、レジスタ１３に
データを格納する制御等は全てマイクロプログラムによ
り制御される。
御部の構成図である。ＲＡＭアクセス制御回路は、ＲＡ
Ｍ１１と、各種演算、変換、加工等を行う処理部１２
と、処理が施されたデータを記憶するレジスタ１３とで
構成されている。なお、ＲＡＭ１１のリード、ライトの
制御、処理部１２での処理内容の指示、レジスタ１３に
データを格納する制御等は全てマイクロプログラムによ
り制御される。
【０００４】ここで、ＲＡＭ１１のＸ'100' 番地の内容
（例えば、Ｘ'000A'）をＢＣＤ変換（２進／10進変換）
してＲＡＭ１１のＸ'100' 番地に格納する場合の図８の
回路の動作を、図９のタイムチャートを参照して説明す
る。
（例えば、Ｘ'000A'）をＢＣＤ変換（２進／10進変換）
してＲＡＭ１１のＸ'100' 番地に格納する場合の図８の
回路の動作を、図９のタイムチャートを参照して説明す
る。
【０００５】システムクロックの１クロック目で、ＲＡ
Ｍ１１のＸ'100' 番地の内容をＢＣＤ変換してレジスタ
１３に格納するマイクロプグラム命令が実行され、ＲＡ
Ｍ１１のセレクト信号ＣＳが「０」アクティブとなり、
アドレスとしてＸ'100' 番地が指定されＲＡＭ１１から
出力データＤOUT としてＸ'000A'が出力される。さら
に、処理部１２において２進数のＲＡＭ１１の出力デー
タＤOUT Ｘ'000A'が10進数Ｘ'0010'に変換され、その変
換された値がレジスタ１３に格納される。
Ｍ１１のＸ'100' 番地の内容をＢＣＤ変換してレジスタ
１３に格納するマイクロプグラム命令が実行され、ＲＡ
Ｍ１１のセレクト信号ＣＳが「０」アクティブとなり、
アドレスとしてＸ'100' 番地が指定されＲＡＭ１１から
出力データＤOUT としてＸ'000A'が出力される。さら
に、処理部１２において２進数のＲＡＭ１１の出力デー
タＤOUT Ｘ'000A'が10進数Ｘ'0010'に変換され、その変
換された値がレジスタ１３に格納される。
【０００６】次に、システムクロックの２クロック目
で、レジスタ１３の内容をＲＡＭ１１のＸ'100' 番地に
格納するマイクロプログラム命令が実行され、ＲＡＭセ
レクト信号ＣＳが「０」アクティブとなり、アドレスと
してＸ'100' 番地が指定される。そして、ＲＡＭライト
パルスＷＥが「０」アクティブとなったとき、レジスタ
１３の10進数Ｘ'0010'がＲＡＭ１１のＸ'100' 番地にラ
イトされる。
で、レジスタ１３の内容をＲＡＭ１１のＸ'100' 番地に
格納するマイクロプログラム命令が実行され、ＲＡＭセ
レクト信号ＣＳが「０」アクティブとなり、アドレスと
してＸ'100' 番地が指定される。そして、ＲＡＭライト
パルスＷＥが「０」アクティブとなったとき、レジスタ
１３の10進数Ｘ'0010'がＲＡＭ１１のＸ'100' 番地にラ
イトされる。
【０００７】すなわち、このＲＡＭアクセス制御回路で
は、処理部１２で処理の施されたデータをレジスタ１３
に格納し、そのレジスタ１３のデータをＲＡＭ１１にラ
イトすることにより、ライト時にＲＡＭ１１の出力デー
タが不定となってもライト動作を正常に行わせている。
は、処理部１２で処理の施されたデータをレジスタ１３
に格納し、そのレジスタ１３のデータをＲＡＭ１１にラ
イトすることにより、ライト時にＲＡＭ１１の出力デー
タが不定となってもライト動作を正常に行わせている。
【０００８】次に、図１０は、処理部１５とＲＡＭ１１
との間にラッチ１４を配置して、１クロックでＲＡＭ１
１に対するリード、ライト動作を行えるようにした第２
の従来例のＲＡＭアクセス制御回路の構成を示してい
る。同図において、ラッチ１４は、ＲＡＭ１１の出力デ
ータを一時記憶する回路である。
との間にラッチ１４を配置して、１クロックでＲＡＭ１
１に対するリード、ライト動作を行えるようにした第２
の従来例のＲＡＭアクセス制御回路の構成を示してい
る。同図において、ラッチ１４は、ＲＡＭ１１の出力デ
ータを一時記憶する回路である。
【０００９】ここで、上述した第１の従来例と同様にＲ
ＡＭ１１のＸ'100' 番地の内容をＢＤＣ変換（２進／10
進変換）してＲＡＭ１１のＸ'100' 番地に格納する場合
の図１０の回路の動作を、図１１のタイムチャートを参
照して説明する。
ＡＭ１１のＸ'100' 番地の内容をＢＤＣ変換（２進／10
進変換）してＲＡＭ１１のＸ'100' 番地に格納する場合
の図１０の回路の動作を、図１１のタイムチャートを参
照して説明する。
【００１０】クロックの前半サイクルで、ＲＡＭセレク
ト信号ＣＳが「０」アクティブとなり、アドレスとして
Ｘ'100' 番地が指定されると、ＲＡＭ１１から出力デー
タとしてＸ'000A'が出力される。このときラッチパルス
ＬＥは「１」でラッチ１４はスルーとなっており、ＲＡ
Ｍ１１の出力データはラッチ１４を経て処理部１５に入
力している。処理部１５では、そのデータに対して２進
数から10進数への変換処理が開始される。
ト信号ＣＳが「０」アクティブとなり、アドレスとして
Ｘ'100' 番地が指定されると、ＲＡＭ１１から出力デー
タとしてＸ'000A'が出力される。このときラッチパルス
ＬＥは「１」でラッチ１４はスルーとなっており、ＲＡ
Ｍ１１の出力データはラッチ１４を経て処理部１５に入
力している。処理部１５では、そのデータに対して２進
数から10進数への変換処理が開始される。
【００１１】クロックの後半サイクルでは、ＲＡＭセレ
クト信号ＣＳは「０」アクティブ、ラッチパルスＬＥ
「０」、ＲＡＭライトパルスＷＥ「０」アクティブとな
り、ライトアドレスとしてＸ'100' 番地が指定される。
このときラッチパルスＬＥは「０」でラッチ１４はホー
ルド状態になっており、ラッチ１４にはＲＡＭ１１の出
力データＸ'000A'が保持されている。処理部１５では、
ラッチ１４に保持されているデータに対して２進／10進
の変換処理が継続して行われ、ライトパルスＷＥが
「０」アクティブとなったとき、変換された10進数Ｘ'0
010'がＲＡＭ１１のＸ'100' 番地にライトされる。
クト信号ＣＳは「０」アクティブ、ラッチパルスＬＥ
「０」、ＲＡＭライトパルスＷＥ「０」アクティブとな
り、ライトアドレスとしてＸ'100' 番地が指定される。
このときラッチパルスＬＥは「０」でラッチ１４はホー
ルド状態になっており、ラッチ１４にはＲＡＭ１１の出
力データＸ'000A'が保持されている。処理部１５では、
ラッチ１４に保持されているデータに対して２進／10進
の変換処理が継続して行われ、ライトパルスＷＥが
「０」アクティブとなったとき、変換された10進数Ｘ'0
010'がＲＡＭ１１のＸ'100' 番地にライトされる。
【００１２】この第２の従来例では、クロックの後半サ
イクルもラッチ１４にＲＡＭ１１の出力データが保持さ
れているので、処理部１５での変換処理が継続して行わ
れ、クロックの後半サイクルで変換結果がＲＡＭ１１に
出力される。従って、クロック後半のライトサイクルで
ＲＡＭ１１の出力データが不定となっても、処理部１５
から出力されるデータによりライトデータが確定し、ラ
イト動作が支障なく行える。
イクルもラッチ１４にＲＡＭ１１の出力データが保持さ
れているので、処理部１５での変換処理が継続して行わ
れ、クロックの後半サイクルで変換結果がＲＡＭ１１に
出力される。従って、クロック後半のライトサイクルで
ＲＡＭ１１の出力データが不定となっても、処理部１５
から出力されるデータによりライトデータが確定し、ラ
イト動作が支障なく行える。
【００１３】次に、図１２は、従来のデュアルポートＲ
ＡＭのアクセス制御回路の構成図である。デュアルポー
トＲＡＭ１６は、Ａ系、Ｂ系の２つの出力ポートをも
ち、Ａ系アドレス入力、Ｂ系アドレス入力の２つのアド
レス入力からアドレスを指定して、それぞれのポートを
独立にアクセス可能なＲＡＭである。ＲＡＭ１６のＡ系
出力、Ｂ系出力には、それぞれラッチ１７Ａ、１７Ｂが
接続されており、それぞれのラッチ１７Ａ、１７Ｂの出
力は処理部１８に入力している。
ＡＭのアクセス制御回路の構成図である。デュアルポー
トＲＡＭ１６は、Ａ系、Ｂ系の２つの出力ポートをも
ち、Ａ系アドレス入力、Ｂ系アドレス入力の２つのアド
レス入力からアドレスを指定して、それぞれのポートを
独立にアクセス可能なＲＡＭである。ＲＡＭ１６のＡ系
出力、Ｂ系出力には、それぞれラッチ１７Ａ、１７Ｂが
接続されており、それぞれのラッチ１７Ａ、１７Ｂの出
力は処理部１８に入力している。
【００１４】図１３は、Ａ系、Ｂ系のポートからアドレ
スＸ'100' 番地のデータＸ'000A'をリードして、それら
のデータを加算し、加算結果データＸ'0014'をＢ系のア
ドレスＸ'100' 番地にライトする場合の図１２の回路の
動作タイムチャートである。
スＸ'100' 番地のデータＸ'000A'をリードして、それら
のデータを加算し、加算結果データＸ'0014'をＢ系のア
ドレスＸ'100' 番地にライトする場合の図１２の回路の
動作タイムチャートである。
【００１５】基本的な動作は前述した従来例と同一であ
り、クロックの前半サイクルでＡ系、Ｂ系のポートから
リードしたデータがそれぞれラッチ１７Ａ、１７Ｂにラ
ッチされ、それらのデータが処理部１８で加算され、ク
ロックの後半サイクルで加算結果がＢ系ＲＡＭにライト
される。
り、クロックの前半サイクルでＡ系、Ｂ系のポートから
リードしたデータがそれぞれラッチ１７Ａ、１７Ｂにラ
ッチされ、それらのデータが処理部１８で加算され、ク
ロックの後半サイクルで加算結果がＢ系ＲＡＭにライト
される。
【００１６】この場合、両系のアドレスが同一であるの
で、Ｂ系ＲＡＭがライトモードとなったとき、Ａ系ＲＡ
Ｍがセレクト状態であると、同一アドレスにリード、ラ
イトが行われ、Ｘ'100' 番地のデータが不定となる。そ
こで、従来、図１２に示すようにＢ系のＲＡＭライトパ
ルスＢＷＥが「０」アクティブとなる一定時間Ｔ
OFF （ライト時のチップセレクトセットアップ時間）前
にＡ系ＲＡＭセレクト信号ＡＣＳを非アクティブにし
て、ライトデータを保証するようにしていた。
で、Ｂ系ＲＡＭがライトモードとなったとき、Ａ系ＲＡ
Ｍがセレクト状態であると、同一アドレスにリード、ラ
イトが行われ、Ｘ'100' 番地のデータが不定となる。そ
こで、従来、図１２に示すようにＢ系のＲＡＭライトパ
ルスＢＷＥが「０」アクティブとなる一定時間Ｔ
OFF （ライト時のチップセレクトセットアップ時間）前
にＡ系ＲＡＭセレクト信号ＡＣＳを非アクティブにし
て、ライトデータを保証するようにしていた。
【００１７】
【発明が解決しようとする課題】図１０に示した第２の
従来例のアクセス制御方式は、ラッチパルスがクロック
の前半で「１」、後半で「０」となるように制御されて
いるので、１クロックで終了する処理には適用できる
が、複数クロックかかる処理には適用できないという問
題点があった。
従来例のアクセス制御方式は、ラッチパルスがクロック
の前半で「１」、後半で「０」となるように制御されて
いるので、１クロックで終了する処理には適用できる
が、複数クロックかかる処理には適用できないという問
題点があった。
【００１８】また、従来のメモリアクセス制御方式で
は、キャッシュメモリ等の１つのＲＡＭに対して各種の
演算等を行う場合に、シリアルな処理動作となるので、
個々の演算の処理時間×演算の数分の処理時間がかか
り、処理時間が長くなるという問題点もあった。
は、キャッシュメモリ等の１つのＲＡＭに対して各種の
演算等を行う場合に、シリアルな処理動作となるので、
個々の演算の処理時間×演算の数分の処理時間がかか
り、処理時間が長くなるという問題点もあった。
【００１９】また、デュアルポートＲＡＭにおいては、
両系のアドレスが同一で、かつ片系がライト動作である
ときにライトデータを保証する為に、ライトパルスＴW
がアクティブとなるＴOFF 時間前にリードモードである
他系のＲＡＭセレクト信号を非アクティブにする必要が
あった。このチップセレクトセットアップ時間ＴOFF を
確保する為にライトサイクル時間が長くなり、システム
クロックの周波数が制限されるという問題点があった。
両系のアドレスが同一で、かつ片系がライト動作である
ときにライトデータを保証する為に、ライトパルスＴW
がアクティブとなるＴOFF 時間前にリードモードである
他系のＲＡＭセレクト信号を非アクティブにする必要が
あった。このチップセレクトセットアップ時間ＴOFF を
確保する為にライトサイクル時間が長くなり、システム
クロックの周波数が制限されるという問題点があった。
【００２０】本発明の目的は、１クロックで終了する処
理に対しても、複数クロックかかる処理に対しても、そ
れぞれの処理のクロック数内でＲＡＭに対するリード、
ライト動作を終了させ、処理を高速化することである。
また、複数の処理を並行に動作させることで、処理時間
を短縮することである。さらに、デュアルポートＲＡＭ
で同一アドレスに対して片系がライト動作を行う場合
に、ライトデータを保証し、かつ高速なアクセスを実現
することである。
理に対しても、複数クロックかかる処理に対しても、そ
れぞれの処理のクロック数内でＲＡＭに対するリード、
ライト動作を終了させ、処理を高速化することである。
また、複数の処理を並行に動作させることで、処理時間
を短縮することである。さらに、デュアルポートＲＡＭ
で同一アドレスに対して片系がライト動作を行う場合
に、ライトデータを保証し、かつ高速なアクセスを実現
することである。
【００２１】
【課題を解決するための手段】図２は、請求項１及び２
記載の発明に対応する原理説明図である。請求項１記載
の発明は、マイクロプログラム命令に基づいてメモリの
出力データをラッチに保持し、ラッチに保持されたデー
タに対して処理を行い処理結果をメモリに格納するメモ
リアクセス制御装置であって、複数の処理群１〜ｎに対
応させた複数のラッチ２−１〜２−ｎと、マイクロプロ
グラム命令に複数の処理群１〜ｎの中の任意の処理群を
指定する処理群制御情報と、ラッチ２−１〜２−ｎのス
ルー及びホールドを制御するラッチ制御情報とを設け、
マイクロプログラム命令の処理群制御情報とラッチ制御
情報とで１または複数の処理群と処理群に対応するラッ
チの状態を指定するよう構成する。
記載の発明に対応する原理説明図である。請求項１記載
の発明は、マイクロプログラム命令に基づいてメモリの
出力データをラッチに保持し、ラッチに保持されたデー
タに対して処理を行い処理結果をメモリに格納するメモ
リアクセス制御装置であって、複数の処理群１〜ｎに対
応させた複数のラッチ２−１〜２−ｎと、マイクロプロ
グラム命令に複数の処理群１〜ｎの中の任意の処理群を
指定する処理群制御情報と、ラッチ２−１〜２−ｎのス
ルー及びホールドを制御するラッチ制御情報とを設け、
マイクロプログラム命令の処理群制御情報とラッチ制御
情報とで１または複数の処理群と処理群に対応するラッ
チの状態を指定するよう構成する。
【００２２】また、図２は、請求項２記載の発明に対応
する原理説明図である。同図において、複数の処理群１
〜ｎは、それぞれ異なる処理を実行する。複数のラッチ
2-1〜2-n は、上記各処理群１〜ｎに対応して設けらて
おり、処理群１〜ｎに対応したメモリの出力データを保
持する。
する原理説明図である。同図において、複数の処理群１
〜ｎは、それぞれ異なる処理を実行する。複数のラッチ
2-1〜2-n は、上記各処理群１〜ｎに対応して設けらて
おり、処理群１〜ｎに対応したメモリの出力データを保
持する。
【００２３】選択手段３は、各処理群１〜ｎの出力を選
択してメモリに出力する。また、マイクロプログラム命
令に、複数の処理群１〜ｎの中の任意の処理群を指定す
る処理群制御フィールドと、ラッチ2-1 〜2-n のスル
ー、ホールドを制御するラッチ制御フィールドと、選択
手段３で選択する処理群１〜ｎの出力を指定する出力制
御フィールドとを設けている。
択してメモリに出力する。また、マイクロプログラム命
令に、複数の処理群１〜ｎの中の任意の処理群を指定す
る処理群制御フィールドと、ラッチ2-1 〜2-n のスル
ー、ホールドを制御するラッチ制御フィールドと、選択
手段３で選択する処理群１〜ｎの出力を指定する出力制
御フィールドとを設けている。
【００２４】また、請求項３記載の発明は、デュアルポ
ートメモリの一方系がライトモードの場合に、ライト系
のアドレスを反転させたアドレスを他系のアドレスとし
て出力するアドレス反転手段を有する。
ートメモリの一方系がライトモードの場合に、ライト系
のアドレスを反転させたアドレスを他系のアドレスとし
て出力するアドレス反転手段を有する。
【００２５】
【作用】請求項１記載の発明では、処理群制御情報とラ
ッチ制御情報とにより複数の処理群とそれぞれの処理群
に対応するラッチの状態を指定することで、複数の処理
を並行して実行することができる。また、１クロックで
リード／ライトを行うマイクロプログラム命令の場合、
実行する処理群に対応するマイクロプログラム命令のラ
ッチ制御情報をスルー指定にし、クロックの前半サイク
ルはラッチをスルーにしてメモリから読み出されるデー
タに対して、処理群制御情報で指定される処理群を実行
し、クロックの後半サイクルはラッチをホールド状態に
し、ラッチに保持されたデータに対して、指定された処
理群を実行して処理結果をメモリに書き込む。
ッチ制御情報とにより複数の処理群とそれぞれの処理群
に対応するラッチの状態を指定することで、複数の処理
を並行して実行することができる。また、１クロックで
リード／ライトを行うマイクロプログラム命令の場合、
実行する処理群に対応するマイクロプログラム命令のラ
ッチ制御情報をスルー指定にし、クロックの前半サイク
ルはラッチをスルーにしてメモリから読み出されるデー
タに対して、処理群制御情報で指定される処理群を実行
し、クロックの後半サイクルはラッチをホールド状態に
し、ラッチに保持されたデータに対して、指定された処
理群を実行して処理結果をメモリに書き込む。
【００２６】これにより、メモリからリードしたデータ
の処理が１クロックで終了する場合には、ラッチ制御情
報をスルー指定にすることにより、メモリからのデータ
のリード、そのデータの処理、処理結果のメモリへのラ
イト動作を１クロックサイクルで完了させることができ
る。
の処理が１クロックで終了する場合には、ラッチ制御情
報をスルー指定にすることにより、メモリからのデータ
のリード、そのデータの処理、処理結果のメモリへのラ
イト動作を１クロックサイクルで完了させることができ
る。
【００２７】一方、複数の命令サイクルからなる処理で
は、リードサイクルでラッチ制御フィールドをスルー指
定とし、リードサイクルに続く他の命令サイクルでラッ
チ制御フィールドをホールド指定とすることで、メモリ
からリードしたデータを複数クロックの間ラッチ４に保
持させ、そのデータを元に処理を継続し、処理結果をメ
モリにライトすることができる。
は、リードサイクルでラッチ制御フィールドをスルー指
定とし、リードサイクルに続く他の命令サイクルでラッ
チ制御フィールドをホールド指定とすることで、メモリ
からリードしたデータを複数クロックの間ラッチ４に保
持させ、そのデータを元に処理を継続し、処理結果をメ
モリにライトすることができる。
【００２８】すなわち、１クロックで終了する処理も、
複数クロックからなる処理も、それぞれの命令サイクル
数内でリード、ライト動作を終了させることができ、リ
ード、ライト動作をより高速化できる。
複数クロックからなる処理も、それぞれの命令サイクル
数内でリード、ライト動作を終了させることができ、リ
ード、ライト動作をより高速化できる。
【００２９】請求項２記載の発明では、マイクロプログ
ラム命令の処理群制御フィールドで複数の処理群１〜ｎ
を指定し、さらにラッチ制御フィールドで各ラッチ2-1
〜2-n のスルー、ホールドを指定することで、複数の処
理を並行して実行することができる。
ラム命令の処理群制御フィールドで複数の処理群１〜ｎ
を指定し、さらにラッチ制御フィールドで各ラッチ2-1
〜2-n のスルー、ホールドを指定することで、複数の処
理を並行して実行することができる。
【００３０】例えば、処理群１と処理群２とを並行に動
作させる場合には、マイクロプログラム命令の処理群制
御フィールドで処理群１を指定し、さらにラッチ2-1 を
スルー指定、他のラッチをホールド指定にし、メモリか
らリードするデータをラッチ2-1 に保持させる。次に、
処理群制御フィールドで処理群１と処理群２とを指定し
て両者を同時に動作させ、ラッチ制御フィールドでラッ
チ2-2 をスルー指定、他のラッチをホールド指定にし、
メモリからリードするデータをラッチ2-2 に保持させ
る。
作させる場合には、マイクロプログラム命令の処理群制
御フィールドで処理群１を指定し、さらにラッチ2-1 を
スルー指定、他のラッチをホールド指定にし、メモリか
らリードするデータをラッチ2-1 に保持させる。次に、
処理群制御フィールドで処理群１と処理群２とを指定し
て両者を同時に動作させ、ラッチ制御フィールドでラッ
チ2-2 をスルー指定、他のラッチをホールド指定にし、
メモリからリードするデータをラッチ2-2 に保持させ
る。
【００３１】これにより処理群１及び処理群２で必要な
データがラッチ2-1、ラッチ2-2 に保持されたので、そ
れぞれの処理が終了するまでラッチ2-1 、ラッチ2-2 を
ホールド指定としてデータを保持させる。次に、処理群
１での処理が終了する時点で、マイクロプログラム命令
の出力制御フィールドで処理群１の出力を指定し、選択
手段３から処理群１の処理結果をメモリに出力させる。
これにより、処理群１の処理結果がメモリにライトされ
る。以下同様に処理群２の処理が終了する時点で、マイ
クロプログラム命令の出力制御フィールドで処理群２の
出力を指定し、その処理結果を選択手段３を介してメモ
リに出力させる。
データがラッチ2-1、ラッチ2-2 に保持されたので、そ
れぞれの処理が終了するまでラッチ2-1 、ラッチ2-2 を
ホールド指定としてデータを保持させる。次に、処理群
１での処理が終了する時点で、マイクロプログラム命令
の出力制御フィールドで処理群１の出力を指定し、選択
手段３から処理群１の処理結果をメモリに出力させる。
これにより、処理群１の処理結果がメモリにライトされ
る。以下同様に処理群２の処理が終了する時点で、マイ
クロプログラム命令の出力制御フィールドで処理群２の
出力を指定し、その処理結果を選択手段３を介してメモ
リに出力させる。
【００３２】この発明では、複数の処理群を並行に動作
させることができるので、各処理を順次動作させる従来
のアクセス制御方式に比べて、処理時間を短縮すること
ができる。
させることができるので、各処理を順次動作させる従来
のアクセス制御方式に比べて、処理時間を短縮すること
ができる。
【００３３】また、請求項３記載の発明では、デュアル
ポートメモリのライト系のアドレスを反転したアドレス
を他系のアドレスとして出力するようにしているので、
両系のアドレスが一致するときにもライトデータが不定
となるのを防止できる。
ポートメモリのライト系のアドレスを反転したアドレス
を他系のアドレスとして出力するようにしているので、
両系のアドレスが一致するときにもライトデータが不定
となるのを防止できる。
【００３４】従って、従来のようにリード系のＲＡＭセ
レクト信号を非アクティブにする為のセットアップタイ
ムＴOFFを確保する必要が無くなり、その分ライトサイ
クル時間を短くすることができる。
レクト信号を非アクティブにする為のセットアップタイ
ムＴOFFを確保する必要が無くなり、その分ライトサイ
クル時間を短くすることができる。
【００３５】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図３は、本発明の実施例のメモリ（ＲＡＭ）
アクセス制御回路の構成図である。
説明する。図３は、本発明の実施例のメモリ（ＲＡＭ）
アクセス制御回路の構成図である。
【００３６】ＲＡＭ１１の出力ＤOUT には、複数の処理
群１〜Ｍに対応した複数のラッチ22-1〜22-Mが接続され
ている。ここで処理群１〜Ｍとは、Sin 演算、Cos 演算
などの複数ステップからなる処理である。例えば、処理
群１は、ｎステップの処理1-1 〜処理1-n からなり、処
理群２は、処理2-1 〜処理2-n 、処理群Ｍは、処理M-1
〜処理M-n からなる。
群１〜Ｍに対応した複数のラッチ22-1〜22-Mが接続され
ている。ここで処理群１〜Ｍとは、Sin 演算、Cos 演算
などの複数ステップからなる処理である。例えば、処理
群１は、ｎステップの処理1-1 〜処理1-n からなり、処
理群２は、処理2-1 〜処理2-n 、処理群Ｍは、処理M-1
〜処理M-n からなる。
【００３７】これら各処理群１〜Ｍの出力はマルチプレ
クサ２３で選択され、ＲＡＭ１１の入力Ｄinに出力され
る。次に、図４は実施例のメモリアクセス制御方式に基
づくマイクロプログラム命令の構成図である。
クサ２３で選択され、ＲＡＭ１１の入力Ｄinに出力され
る。次に、図４は実施例のメモリアクセス制御方式に基
づくマイクロプログラム命令の構成図である。
【００３８】この実施例のマイクロプログラム命令は、
命令の実行順序を制御するブランチ制御フィールドと、
ＲＡＭに対するリード、ライト及びアクセスするアドレ
スを指定するＲＡＭアクセス制御フィールドと、マルチ
プレクサ２３に対してどの処理群の出力を選択するかを
指示するＭＰＸ制御フィールド（出力制御フィールド）
と、複数の処理群の中の任意の処理群を指定する処理群
制御フィールド（処理群１〜Ｍまでの制御フィールド）
と、複数のラッチ２２−１〜２２−Ｍをスルー、あるい
はホールドモードに制御するラッチ制御ビットＬＣ１〜
ＬＣＭとで構成されている。
命令の実行順序を制御するブランチ制御フィールドと、
ＲＡＭに対するリード、ライト及びアクセスするアドレ
スを指定するＲＡＭアクセス制御フィールドと、マルチ
プレクサ２３に対してどの処理群の出力を選択するかを
指示するＭＰＸ制御フィールド（出力制御フィールド）
と、複数の処理群の中の任意の処理群を指定する処理群
制御フィールド（処理群１〜Ｍまでの制御フィールド）
と、複数のラッチ２２−１〜２２−Ｍをスルー、あるい
はホールドモードに制御するラッチ制御ビットＬＣ１〜
ＬＣＭとで構成されている。
【００３９】ここで、ＲＡＭ１１のＸ'10'番地のデータ
に対しSin演算を行って、演算結果をＲＡＭ１１のＸ'1
2'番地にライトしかつ、ＲＡＭ１１のＸ'11'番地のデー
タに対してCos 演算を行って、演算結果をＲＡＭ１１の
Ｘ'13'番地にライトするときの図３の回路の動作を説明
する。なお、処理群１は、Sin 演算で３クロックの処理
であり、処理群２は、Cos 演算で３クロックの処理であ
るとする。
に対しSin演算を行って、演算結果をＲＡＭ１１のＸ'1
2'番地にライトしかつ、ＲＡＭ１１のＸ'11'番地のデー
タに対してCos 演算を行って、演算結果をＲＡＭ１１の
Ｘ'13'番地にライトするときの図３の回路の動作を説明
する。なお、処理群１は、Sin 演算で３クロックの処理
であり、処理群２は、Cos 演算で３クロックの処理であ
るとする。
【００４０】上記の演算は、図５に示す４ステップのマ
イクロプログラム命令により実現できる。先ず、ステッ
プ１のマイクロプログラム命令のＲＡＭ制御フィールド
で、アドレスＸ'10'番地とリードモードとを指定する。
これにより、ＲＡＭ１１のＸ'10'番地からデータがリー
ドされる。この時点ではマルチプレクサ２３から何もデ
ータを出力する必要が無いのでＭＰＸ制御フィールドは
ＮＯＰとする。
イクロプログラム命令により実現できる。先ず、ステッ
プ１のマイクロプログラム命令のＲＡＭ制御フィールド
で、アドレスＸ'10'番地とリードモードとを指定する。
これにより、ＲＡＭ１１のＸ'10'番地からデータがリー
ドされる。この時点ではマルチプレクサ２３から何もデ
ータを出力する必要が無いのでＭＰＸ制御フィールドは
ＮＯＰとする。
【００４１】また、処理群１の制御フィールドでSin 演
算を指定し、他の処理群制御フィールドはＮＯＰとす
る。さらに、ラッチ22-1の動作を制御するラッチ制御ビ
ットＬＣ１をスルーとし、他のラッチ制御ビットＬＣ２
〜ＬＣＭをホールドとする。
算を指定し、他の処理群制御フィールドはＮＯＰとす
る。さらに、ラッチ22-1の動作を制御するラッチ制御ビ
ットＬＣ１をスルーとし、他のラッチ制御ビットＬＣ２
〜ＬＣＭをホールドとする。
【００４２】このマイクロプログラム命令が実行される
と、ラッチ22-1がスルーとなり、ＲＡＭ１１のＸ'10'番
地からリードされたデータが、ラッチ22-1を介して処理
群１に出力されSin 演算が開始される。なお、スルーモ
ードのときには、クロックの前半サイクルでラッチ22-1
はスルー状態となり、クロックの立ち下がりに同期して
リードデータがラッチされ、クロックの後半サイクルで
ラッチ22-1はホールド状態となり、ラッチ22-1に保持さ
れたリードデータが処理群１に出力される。
と、ラッチ22-1がスルーとなり、ＲＡＭ１１のＸ'10'番
地からリードされたデータが、ラッチ22-1を介して処理
群１に出力されSin 演算が開始される。なお、スルーモ
ードのときには、クロックの前半サイクルでラッチ22-1
はスルー状態となり、クロックの立ち下がりに同期して
リードデータがラッチされ、クロックの後半サイクルで
ラッチ22-1はホールド状態となり、ラッチ22-1に保持さ
れたリードデータが処理群１に出力される。
【００４３】なお、上記演算ではアドレスの分岐は生じ
ないので、ブランチ制御フィールドは、以下に述べるス
テップでもCONTが指定され、アドレスは順次インクリメ
ントされる。
ないので、ブランチ制御フィールドは、以下に述べるス
テップでもCONTが指定され、アドレスは順次インクリメ
ントされる。
【００４４】次に、ステップ２のマイクロプログラム命
令のＲＡＭ制御フィールドで、アドレスＸ'11'番地とリ
ードモードとを指定する。このとき、各処理群からは演
算結果はまだ出力されないので、ＭＰＸ制御フィールド
はＮＯＰとする。
令のＲＡＭ制御フィールドで、アドレスＸ'11'番地とリ
ードモードとを指定する。このとき、各処理群からは演
算結果はまだ出力されないので、ＭＰＸ制御フィールド
はＮＯＰとする。
【００４５】また、処理群１の制御フィールドでSin 演
算を指定し、処理群２の制御フィールドでCos 演算を指
定し、他の処理群の制御フィールドはＮＯＰとする。さ
らに、ラッチ制御ビットＬＣ２をスルーとし、他のラッ
チ制御ビットＬＣ１、ＬＣ３〜ＬＣＭをホールドとす
る。
算を指定し、処理群２の制御フィールドでCos 演算を指
定し、他の処理群の制御フィールドはＮＯＰとする。さ
らに、ラッチ制御ビットＬＣ２をスルーとし、他のラッ
チ制御ビットＬＣ１、ＬＣ３〜ＬＣＭをホールドとす
る。
【００４６】このマイクロプログラム命令が実行される
と、ラッチ22-2がスルーとなり、ＲＡＭ１１のＸ'11'番
地からリードされたデータが、ラッチ22-2を介して処理
群２に出力されCos 演算が開始される。同時にラッチ22
-1がホールド状態となり、スルーモードのときラッチ22
-1に保持されたＸ'10'番地のデータが処理群１に出力さ
れ、そのデータに対してSin 演算が継続して行われる。
と、ラッチ22-2がスルーとなり、ＲＡＭ１１のＸ'11'番
地からリードされたデータが、ラッチ22-2を介して処理
群２に出力されCos 演算が開始される。同時にラッチ22
-1がホールド状態となり、スルーモードのときラッチ22
-1に保持されたＸ'10'番地のデータが処理群１に出力さ
れ、そのデータに対してSin 演算が継続して行われる。
【００４７】次に、ステップ３のマイクロプログラム命
令のＲＡＭ制御フィールドで、Ｘ'12'番地とライトモー
ドとを指定する。このステップは、Sin 演算の３クロッ
ク目で処理群１から演算結果が出力されるので、ＭＰＸ
制御フィールドで処理群１の出力を指定する。
令のＲＡＭ制御フィールドで、Ｘ'12'番地とライトモー
ドとを指定する。このステップは、Sin 演算の３クロッ
ク目で処理群１から演算結果が出力されるので、ＭＰＸ
制御フィールドで処理群１の出力を指定する。
【００４８】さらに、処理群１の制御フィールドでSin
演算を指定し、処理群２の制御フィールドでCos 演算を
指定し、他の制御フィールドはＮＯＰとする。また、ラ
ッチ制御ビットＬＣ１〜ＬＣＭをホルードとする。
演算を指定し、処理群２の制御フィールドでCos 演算を
指定し、他の制御フィールドはＮＯＰとする。また、ラ
ッチ制御ビットＬＣ１〜ＬＣＭをホルードとする。
【００４９】このマイクロプログラム命令が実行される
と、ラッチ22-1とラッチ22-2とはホールド状態となり、
ラッチ22-1に保持されているＸ'10'番地のデータが処理
群１に出力されSin 演算が行われ、ラッチ22-2に保持さ
れているＸ'11'番地のデータが処理群２に出力されCos
演算が行われる。
と、ラッチ22-1とラッチ22-2とはホールド状態となり、
ラッチ22-1に保持されているＸ'10'番地のデータが処理
群１に出力されSin 演算が行われ、ラッチ22-2に保持さ
れているＸ'11'番地のデータが処理群２に出力されCos
演算が行われる。
【００５０】また、マルチプレクサ２３により処理群１
の出力、すなわちSin 演算の演算結果が選択され、その
演算結果がＲＡＭ１１のＸ'12'番地にライトされる。次
に、ステップ４のマイクロプログラム命令のＲＡＭ制御
フィールドで、Ｘ'13'番地とライトモードとを指定す
る。このステップはCos 演算の３クロック目で処理群２
からCos 演算の演算結果が出力されるので、ＭＰＸ制御
フィールドで処理群２の出力を指定する。
の出力、すなわちSin 演算の演算結果が選択され、その
演算結果がＲＡＭ１１のＸ'12'番地にライトされる。次
に、ステップ４のマイクロプログラム命令のＲＡＭ制御
フィールドで、Ｘ'13'番地とライトモードとを指定す
る。このステップはCos 演算の３クロック目で処理群２
からCos 演算の演算結果が出力されるので、ＭＰＸ制御
フィールドで処理群２の出力を指定する。
【００５１】この時点ではSin 演算は終了しているの
で、処理群２の制御フィールドでCos演算を指定し、処
理群１の制御フィールドと他の制御フィールドをＮＯＰ
とする。また、ラッチ制御ビットＬＣ１〜ＬＣＭを全て
ホールドとする。
で、処理群２の制御フィールドでCos演算を指定し、処
理群１の制御フィールドと他の制御フィールドをＮＯＰ
とする。また、ラッチ制御ビットＬＣ１〜ＬＣＭを全て
ホールドとする。
【００５２】このマイクロプログラム命令が実行される
と、ラッチ22-2が引き続きホールド状態となり、ラッチ
22-2に保持されているＸ'11'番地のデータが処理群２に
出力され、そのデータに対してCos 演算が継続して行わ
れる。また、マルチプレクサ２３により処理群２におけ
るCos 演算の演算結果が選択され、その演算結果がＲＡ
Ｍ１１のＸ'13'番地にライトされる。
と、ラッチ22-2が引き続きホールド状態となり、ラッチ
22-2に保持されているＸ'11'番地のデータが処理群２に
出力され、そのデータに対してCos 演算が継続して行わ
れる。また、マルチプレクサ２３により処理群２におけ
るCos 演算の演算結果が選択され、その演算結果がＲＡ
Ｍ１１のＸ'13'番地にライトされる。
【００５３】以上のように上記実施例では、複数の処理
群１〜Ｍに対応させて複数のラッチ22-1〜22-Mを設け、
それらのラッチ22-1〜22-Mのスルー、ホールドを独立に
制御することで、複数の処理を並行して実行できるよう
にしている。従って、例えば演算にそれぞれ３クロック
を要するSin 演算、Cos 演算を、従来方式のようにシリ
アルに実行した場合には、演算を終了するまでに６クロ
ック必要であるが、上記のメモリアクセス制御方式によ
れば、４クロックで処理を完了させることができ、演算
速度を大幅に向上させることができる。
群１〜Ｍに対応させて複数のラッチ22-1〜22-Mを設け、
それらのラッチ22-1〜22-Mのスルー、ホールドを独立に
制御することで、複数の処理を並行して実行できるよう
にしている。従って、例えば演算にそれぞれ３クロック
を要するSin 演算、Cos 演算を、従来方式のようにシリ
アルに実行した場合には、演算を終了するまでに６クロ
ック必要であるが、上記のメモリアクセス制御方式によ
れば、４クロックで処理を完了させることができ、演算
速度を大幅に向上させることができる。
【００５４】また、上記のメモリアクセス制御方式によ
れば、複数の命令サイクルからなる処理で、リードサイ
クルで該当するラッチ制御ビットＬＣ１〜ＬＣＭをスル
ー指定とし、リードサイクルに続く他の命令サイクルで
ラッチ制御ビットＬＣ１〜ＬＣＭをホールド指定とする
ことで、メモリからリードしたデータを複数の命令サイ
クルにわたってラッチ22-1〜22-Mに保持させ、命令サイ
クル数を増やさずにＲＡＭ１１に対するリード、ライト
動作を行わせることができる。
れば、複数の命令サイクルからなる処理で、リードサイ
クルで該当するラッチ制御ビットＬＣ１〜ＬＣＭをスル
ー指定とし、リードサイクルに続く他の命令サイクルで
ラッチ制御ビットＬＣ１〜ＬＣＭをホールド指定とする
ことで、メモリからリードしたデータを複数の命令サイ
クルにわたってラッチ22-1〜22-Mに保持させ、命令サイ
クル数を増やさずにＲＡＭ１１に対するリード、ライト
動作を行わせることができる。
【００５５】すなわち、従来方式では、１クロックで終
了する処理にしか適用できなかったものが、本発明のメ
モリアクセス方式では、複数クロックからなる処理にも
適用することができ、リード、ライト動作を高速化でき
る。なお、ラッチが１個、処理群が１個のＲＡＭアクセ
ス制御回路においても、マイクロプログラム命令にラッ
チ制御ビットを設け、ラッチのスルー、ホールドを制御
すれば、同様の効果が得られる。
了する処理にしか適用できなかったものが、本発明のメ
モリアクセス方式では、複数クロックからなる処理にも
適用することができ、リード、ライト動作を高速化でき
る。なお、ラッチが１個、処理群が１個のＲＡＭアクセ
ス制御回路においても、マイクロプログラム命令にラッ
チ制御ビットを設け、ラッチのスルー、ホールドを制御
すれば、同様の効果が得られる。
【００５６】また、リード、ライトが１クロックで終了
する処理については、ラッチ制御ビットをスルー指定す
ることで、従来と同様に１クロックでＲＡＭ１１に対す
るリード、ライト動作を行うことができる。
する処理については、ラッチ制御ビットをスルー指定す
ることで、従来と同様に１クロックでＲＡＭ１１に対す
るリード、ライト動作を行うことができる。
【００５７】なお、上述したメモリアクセス方式は、実
施例に述べたシングルポートのＲＡＭに限らずデュアル
ポートＲＡＭにも適用できる。この場合、例えばそれぞ
れのポートの出力を複数のラッチに接続すれば、各ポー
トでの演算が乗算と除算というように異なる演算であれ
ば、それらの演算を並行に実行することができる。
施例に述べたシングルポートのＲＡＭに限らずデュアル
ポートＲＡＭにも適用できる。この場合、例えばそれぞ
れのポートの出力を複数のラッチに接続すれば、各ポー
トでの演算が乗算と除算というように異なる演算であれ
ば、それらの演算を並行に実行することができる。
【００５８】次に、デュアルポートＲＡＭにおいて両系
のアドレスが同一でかつ、片系がライト動作のときに、
高速なライトアクセスを可能とする本発明の第２実施例
を、図６及び図７を参照して説明する。
のアドレスが同一でかつ、片系がライト動作のときに、
高速なライトアクセスを可能とする本発明の第２実施例
を、図６及び図７を参照して説明する。
【００５９】図６は、第２実施例のデュアルポートＲＡ
Ｍアクセス制御回路の構成図である。同図において、図
１２に示した従来のデュアルポートＲＡＭアクセス制御
回路と同じ回路ブロックには同じ符号を付して示してあ
る。
Ｍアクセス制御回路の構成図である。同図において、図
１２に示した従来のデュアルポートＲＡＭアクセス制御
回路と同じ回路ブロックには同じ符号を付して示してあ
る。
【００６０】このデュアルポートＲＡＭ１６は、Ａ系ポ
ートがリード動作、Ｂ系ポートがリード、ライト動作が
可能なＲＡＭである。反転回路３１は、Ｂ系のＲＡＭア
ドレスを反転させセレクタ３２に出力する。セレクタ３
２は、マイクロプログラム命令で指示されるＡ系アドレ
スと、反転回路３１から出力されるＢ系アドレスを反転
したアドレスとの一方を選択してＡ系ポートのアドレス
としてＲＡＭ１６に出力する。セレクタ３２は、例えば
マイクロプログラム命令がＲＡＭリード命令であれば、
その命令で指示されるＡ系アドレスを選択してＲＡＭ１
６に出し、マイクロプログラム命令がＲＡＭリード／ラ
イト命令であれば、クロックの前半サイクルでは、ＲＡ
Ｍリード命令で指示されるＡ系アドレスを選択してデュ
アルポートＲＡＭ１６に出力し、クロックの後半サイク
ルでは、反転回路３１で反転されたＢ系アドレスの反転
パターンを選択してデュアルポートＲＡＭ１６に出力す
る。
ートがリード動作、Ｂ系ポートがリード、ライト動作が
可能なＲＡＭである。反転回路３１は、Ｂ系のＲＡＭア
ドレスを反転させセレクタ３２に出力する。セレクタ３
２は、マイクロプログラム命令で指示されるＡ系アドレ
スと、反転回路３１から出力されるＢ系アドレスを反転
したアドレスとの一方を選択してＡ系ポートのアドレス
としてＲＡＭ１６に出力する。セレクタ３２は、例えば
マイクロプログラム命令がＲＡＭリード命令であれば、
その命令で指示されるＡ系アドレスを選択してＲＡＭ１
６に出し、マイクロプログラム命令がＲＡＭリード／ラ
イト命令であれば、クロックの前半サイクルでは、ＲＡ
Ｍリード命令で指示されるＡ系アドレスを選択してデュ
アルポートＲＡＭ１６に出力し、クロックの後半サイク
ルでは、反転回路３１で反転されたＢ系アドレスの反転
パターンを選択してデュアルポートＲＡＭ１６に出力す
る。
【００６１】従って、ＲＡＭリード／ライト命令の実行
時に、Ａ系のリードアドレスとＢ系のライトアドレスと
が一致する場合にも、ライト時には両系のアドレスが不
一致となるので、ＲＡＭ内のライトデータを保証でき
る。
時に、Ａ系のリードアドレスとＢ系のライトアドレスと
が一致する場合にも、ライト時には両系のアドレスが不
一致となるので、ＲＡＭ内のライトデータを保証でき
る。
【００６２】ここで、Ａ系ＲＡＭのＸ'100' 番地とＢ系
ＲＡＭのＸ'100' 番地からリードしたデータ( Ｘ'000
A') を加算し、加算結果をＸ'100' 番地にライトする場
合の図６の回路の動作を、図７のタイムチャートを参照
して説明する。
ＲＡＭのＸ'100' 番地からリードしたデータ( Ｘ'000
A') を加算し、加算結果をＸ'100' 番地にライトする場
合の図６の回路の動作を、図７のタイムチャートを参照
して説明する。
【００６３】クロックの前半サイクルでＡ系ＲＡＭ、Ｂ
系ＲＡＭのＸ'100' 番地のデータＸ'000A'がリードさ
れ、ラッチ１７Ａ、１７Ｂを介して処理部１８で両者が
加算される。そして、その加算結果( Ｘ'0014') が、ク
ロックの後半サイクルでライトパルスが「０」アクティ
ブとなったときＲＡＭ１６にライトされる。
系ＲＡＭのＸ'100' 番地のデータＸ'000A'がリードさ
れ、ラッチ１７Ａ、１７Ｂを介して処理部１８で両者が
加算される。そして、その加算結果( Ｘ'0014') が、ク
ロックの後半サイクルでライトパルスが「０」アクティ
ブとなったときＲＡＭ１６にライトされる。
【００６４】この実施例では、クロック後半のライトサ
イクル時には、Ｂ系のライトアドレスを反転した反転パ
ターンがＡ系アドレスとして出力される。この場合、Ｂ
系のライトパルスＴW がアクティブとなる前にＡ系のア
ドレスが確定している必要があるので、ライトサイクル
時間の長さは、Ａ系アドレスのセットアップタイムＴAS
とライトパルスＴW の幅で決まる。アドレスセットアッ
プタイムＴASは、ＲＡＭセレクト信号をオンからオフに
切り換える場合のＲＡＭセレクト信号セットアップタイ
ムＴOFFに比べて短いので、その分ライトサイクル時間
を短縮することができる。これにより、１クロックでリ
ード、ライトを行うリード・モディファイ・ライト動作
を、ライトデータを保証し、かつ高速で行うことがで
き、システムクロックの周波数を高めることが可能とな
る。
イクル時には、Ｂ系のライトアドレスを反転した反転パ
ターンがＡ系アドレスとして出力される。この場合、Ｂ
系のライトパルスＴW がアクティブとなる前にＡ系のア
ドレスが確定している必要があるので、ライトサイクル
時間の長さは、Ａ系アドレスのセットアップタイムＴAS
とライトパルスＴW の幅で決まる。アドレスセットアッ
プタイムＴASは、ＲＡＭセレクト信号をオンからオフに
切り換える場合のＲＡＭセレクト信号セットアップタイ
ムＴOFFに比べて短いので、その分ライトサイクル時間
を短縮することができる。これにより、１クロックでリ
ード、ライトを行うリード・モディファイ・ライト動作
を、ライトデータを保証し、かつ高速で行うことがで
き、システムクロックの周波数を高めることが可能とな
る。
【００６５】
【発明の効果】本発明によれば、複数の処理群に対応さ
せて複数のラッチを設け、マイクロプログラム命令によ
り複数の処理群と複数のラッチを独立に制御できるよう
にしたので、複数の処理群を並行に動作させて処理速度
を向上させることができる。また、デュアルポートメモ
リのライト系のアドレスを反転させたアドレスを他系の
アドレスとして出力することで、ライトデータが不定と
なるのを防止できる。これにより、メモリのセレクト信
号をオフさせるときのセットアップタイムＴOFFを確保
する必要がなくなり、ライトサイクル時間を短縮でき
る。
せて複数のラッチを設け、マイクロプログラム命令によ
り複数の処理群と複数のラッチを独立に制御できるよう
にしたので、複数の処理群を並行に動作させて処理速度
を向上させることができる。また、デュアルポートメモ
リのライト系のアドレスを反転させたアドレスを他系の
アドレスとして出力することで、ライトデータが不定と
なるのを防止できる。これにより、メモリのセレクト信
号をオフさせるときのセットアップタイムＴOFFを確保
する必要がなくなり、ライトサイクル時間を短縮でき
る。
【図１】本発明の原理説明図である。
【図２】本発明の原理説明図である。
【図３】実施例のＲＡＭアクセス制御回路の構成図であ
る。
る。
【図４】実施例のマイクロプログラム命令の構成図であ
る。
る。
【図５】マイクロプログラム命令の一例を示す図であ
る。
る。
【図６】実施例のデュアルポートＲＡＭアクセス制御回
路の構成図である。
路の構成図である。
【図７】実施例のデュアルポートＲＡＭアクセス制御回
路の動作タイムチャートである。
路の動作タイムチャートである。
【図８】第１の従来例のＲＡＭアクセス制御回路の構成
図である。
図である。
【図９】第１の従来例の動作タイムチャートである。
【図１０】第２の従来例のＲＡＭアクセス制御回路の構
成図である。
成図である。
【図１１】第２の従来例の動作タイムチャートである。
【図１２】従来のデュアルポートＲＡＭアクセス制御回
路の構成図である。
路の構成図である。
【図１３】従来のデュアルポートＲＡＭアクセス制御回
路の動作タイムチャートである。
路の動作タイムチャートである。
2-1 、2-2 ・・2-n 、４ ラッチ ３ 選択手段
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/28 320 G06F 9/22 330 G06F 12/00 560
Claims (5)
- 【請求項１】マイクロプログラム命令に基づいてメモリ
の出力データをラッチに保持し、前記ラッチに保持され
たデータに対して処理を行い処理結果を前記メモリに格
納するメモリアクセス制御装置であって、 複数の処理群に対応させた複数のラッチと、 マイクロプログラム命令に複数の処理群の中の任意の処
理群を指定する処理群制御情報と、前記ラッチのスルー
及びホールドを制御するラッチ制御情報とを設け、 前記マイクロプログラム命令の処理群制御情報とラッチ
制御情報とで１または複数の処理群と前記処理群に対応
するラッチの状態を指定する ことを特徴とするメモリア
クセス制御装置。 - 【請求項２】マイクロプログラム命令により処理が実行
される情報処理装置のメモリアクセス制御装置であっ
て、 それぞれ異なった処理を行う複数の処理群と、 前記複数の処理群に対応して設けられ、メモリの出力デ
ータを保持する複数のラッチと、 前記複数の処理群の出力を選択してメモリに出力する選
択手段とを有し、 マイクロプログラム命令に前記複数の処理群の中の任意
の処理群を指定する処理群制御フィールドと、前記複数
のラッチのスルー、ホールドを制御するラッチ制御フィ
ールドと、前記選択手段で選択する処理群を指定する出
力制御フィールドとを設け、 前記マイクロプログラム命令の処理群制御フィールドと
ラッチ制御フィールドとで複数の処理群とそれぞれの処
理群に対応するラッチとを指定することで、複数の処理
群を並行して実行できるようにしたことを特徴とするメ
モリアクセス制御装置。 - 【請求項３】前記メモリはデュアルポートメモリであ
り、 前記 デュアルポートメモリの一方系がライトモードの場
合に、ライト系のアドレスを反転させたアドレスを他系
のアドレスとして出力するアドレス反転手段を有するこ
とを特徴とする請求項１記載のメモリアクセス制御装
置。 - 【請求項４】 前記マイクロプログラム命令のラッチ制御
情報がスルー指定の場合には、クロックの前半サイクル
は対応するラッチをスルーにして前記メモリから読み出
されるデータを処理群に出力し、クロックの後半サイク
ルは前記ラッチをホールド状態にして前記ラッチに保持
されたデータを前記処理群に出力して処理結果のデータ
を前記メモリに書き込むことを特徴とする請求項１記載
のメモリアクセス制御装置。 - 【請求項５】 マイクロプログラム命令に基づいてメモリ
の出力データをラッチに保持し、前記ラッチに保持され
たデータに対して処理を行い処理結果を前記メモリに格
納するメモリアクセス方法であって、 マイクロプログラム命令に複数の処理群の中の任意の処
理群を指定する処理群制御情報と、前記複数の処理群に
対応する複数のラッチのスルー及びホールドを制御する
ラッチ制御情報とを設け、 前記マイクロプログラム命令の処理群制御情報とラッチ
制御情報とで１または複数の処理群とそれぞれの処理群
に対応するラッチの状態を指定することを特徴とするメ
モリアクセス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03146296A JP3107595B2 (ja) | 1991-06-18 | 1991-06-18 | メモリアクセス制御装置及びメモリアクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03146296A JP3107595B2 (ja) | 1991-06-18 | 1991-06-18 | メモリアクセス制御装置及びメモリアクセス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04369725A JPH04369725A (ja) | 1992-12-22 |
| JP3107595B2 true JP3107595B2 (ja) | 2000-11-13 |
Family
ID=15404473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03146296A Expired - Fee Related JP3107595B2 (ja) | 1991-06-18 | 1991-06-18 | メモリアクセス制御装置及びメモリアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107595B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69910172T2 (de) * | 1998-09-25 | 2004-05-19 | Koninklijke Philips Electronics N.V. | Schaltkreis mit pseudo-mehrport-speicher |
-
1991
- 1991-06-18 JP JP03146296A patent/JP3107595B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04369725A (ja) | 1992-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63291134A (ja) | 論理集積回路 | |
| JP2008181551A (ja) | ベクトルレジスタを備えたコンピュータにおけるベクトルテールゲーティング | |
| JP3107595B2 (ja) | メモリアクセス制御装置及びメモリアクセス制御方法 | |
| EP0081358A2 (en) | Data processing system providing improved data transfer between modules | |
| JPS6285343A (ja) | メモリ読み出し回路 | |
| US4611273A (en) | Synchronized microsequencer for a microprocessor | |
| JPH02126321A (ja) | 命令コードのデコード装置 | |
| JPH01273132A (ja) | マイクロプロセッサ | |
| JP3222647B2 (ja) | メモリバンク自動切替システム | |
| JP2769384B2 (ja) | 演算制御ｉｃおよび情報処理装置 | |
| JPH0310129B2 (ja) | ||
| JPS60211554A (ja) | デ−タ処理装置 | |
| JPS5947394B2 (ja) | 可変長二次元シストレジスタ | |
| JPH01239485A (ja) | 大規模集積回路 | |
| JPS5849960B2 (ja) | 情報チエツク方式 | |
| JPS5932819B2 (ja) | アドレス制御装置 | |
| JPH0561804A (ja) | マイクロコンピユータ | |
| JPS62143139A (ja) | マイクロプログラム制御装置 | |
| JPH03243992A (ja) | ウインドウ設定回路 | |
| JPH04305897A (ja) | 連想メモリ装置 | |
| JPH01287728A (ja) | データ処理装置 | |
| JPH02287732A (ja) | レジスタアドレス生成装置 | |
| JPH04153750A (ja) | 主記憶装置の制御システム | |
| JPH0869407A (ja) | データメモリを有するプロセッサ | |
| JPH0362183A (ja) | 半導体集積回路及びそれを用いたデータ処理システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000829 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070908 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |