JPS6111803Y2 - - Google Patents

Description

【考案の詳細な説明】

この考案はメモリー装置に係り、詳しくは異な
る速度で読み出し又は書込みの動作を同時に行な
わせるメモリー装置に関するものである。 従来のメモリー装置では、異なる速度の読み出
し又は書込み動作を行なわせる場合、時間的に直
列に行なわせるか又は高速動作中に低速動作を割
込ませて行なう方法が考えられる。しかし、時間
的に直列に行なう場合には、高速及び低速動作が
間欠的になり、又、高速動作中に低速動作を割込
ませて行なつた場合には、低速動作の期間中、高
速動作が中断又は欠損するという欠点があつた。
例えば、このメモリーとしてTVのフイールドメ
モリーを考え、モニターに表示しながら低速で伝
送する場合を考えると、高速（標準TVレート）
で繰返し読み出しながら、伝送の為に低速の読み
出しを同時に行なわせることになる。この場合に
は、高速データ（モニター信号）中に伝送用の低
速データが混入することになり、ノイズとなる。
もちろん低速のタイミングータは検出可能で、高
速データ中に混入した低速データを０又は１とす
る事はできるが、この場合には、モニター画像と
して黒点又は白点となり、見にくい画像となる。 この考案はこのような点に鑑みてなされたもの
で、高速の読み出しと低速の読み出し又は書込み
を同時に行つても、高速および低速の両データと
も正常なデータが得られるメモリー装置を提供す
ることを目的とする。 第１図は従来のメモリー装置の構成を示す図
で、１はメモリー、２は低速アドレスカウンタ、
３は高速アドレスカウンタ、４は高速アドレスと
低速アドレスを切替える為のアドレスセレクタ、
５は低速データのラツチ回路、６は高速データ用
のラツチ回路、７は低速クロツク入力端子、８は
高速クロツク入力端子、９は低速データ出力端
子、１０は高速データ出力端子である。動作は次
の様である。今、入力端子７にのみ低速クロツク
が入力され、入力端子８には高速クロツクが入力
されない場合を考えると、低速クロツクにより低
速アドレスカウンタ２が変化し、そのアドレスが
アドレスセレクタ４で選択され、メモリー１から
低速データが順次読み出され、低速データ用のラ
ツチ回路５によりラツチされ、低速データが出力
端子９に得られる。逆に、入力端子７には低速ク
ロツクが入力されず、入力端子８にのみ高速クロ
ツクが入力された場合には、同様に高速クロツク
により高速アドレスカウンタ３が変化し、そのア
ドレスがアドレスセレクタ４で選択され、メモリ
ー１から高速データが順次読み出され、高速デー
タ用のラツチ回路６によりラツチされ、高速デー
タが出力端子１０に得られる。高速動作と低速動
作を同時に行なわせる場合は、入力端子７に低速
クロツク、入力端子８に高速クロツクを同時に入
力する。この場合、低速クロツクが無い期間は上
述の高速動作を行ない、低速クロツクが生じた場
合には、アドレスセレクタ４は低速アドレスカウ
ンタのアドレスを選択し、上述の低速動作にな
る。低速データ出力端子９には、上述の正常な低
速データが得られるが、高速データ出力端子１０
に得られる信号は、高速データ中に低速クロツク
時の低速データが混入した信号となる。 第３図にこの様子を示す。同図において、ａは
高速クロツク、ｂは低速クロツクである。一般
に、低速クロツクの周期は高速クロツクの周期の
整数倍とは限らないで、低速クロツクのタイミン
グが高速クロツクのタイミングとは重ならない
が、低速クロツクのタイミングを高速クロツクの
タイミングに合せ直すことは容易であり、第１図
の入力端子７，８には、第３図の如く低速クロツ
クｂのタイミングが高速クロツクａのタイミング
と一致したクロツクが入力されるものとする。第
３図ｃは本来の高速データを示す。即ち、低速ク
ロツクａのみの時は、この様に順次アドレスに応
じたデータが得られる。しかし、第３図の如く高
速クロツク及び低速クロツクを同時に入力し、高
速クロツクｎ＋１のタイミングに低速クロツク
M₁が来た場合、メモリー１の出力は低速クロツ
クによるアドレスM₁のデータとなり、ラツチ回
路５，６によりラツチされ、第３図に示すように
出力端子１０の高速データｄ及び出力端子９の低
速データｅ共にアドレスM₁の低速用データとな
る。即ち、高速データｄの本来ｎ＋１の場所に、
低速用データM₁が混入する事になる。同様に、
高速クロツクｎ＋ｋ＋１のタイミングに低速クロ
ツクM₂が来た時も、高速データｄの本来ｎ＋ｋ
＋１の場所に、低速用データM₂が混入する。こ
れら高速データ中に混入した低速用データは、高
速データにとつてはノイズとなる。 第２図はこの考案によるメモリー装置の構成を
示す図で、１１はデータ遅延選択回路、１２は低
速クロツク時に高速クロツク信号をゲートし、高
速アドレスカウンタ３を停止させる為のゲート回
路、１３はデータ遅延選択回路１１を初期状態に
戻す為のクリアー信号入力端子である。この装置
の動作は概ね次の通りである。今、１動作周期中
に低速クロツクがｎ回来るものとする。先ず、動
作の開始に先立つて入力端子１３にクリア信号を
入力し、データ遅延選択回路１１を初期状態（Ｎ
ビツト遅延出力、Ｎ≧ｎ）にする。クリア信号入
力後、低速クロツクが来るまでは、従来の装置と
同様に高速動作のみを行なう。但し、高速データ
出力端子１０に得られる高速データは、従来装置
に比べてＮビツト遅延したものとなる。次に、低
速クロツクが来た時には低速動作になるが、この
時ゲート回路１２が動作し、高速アドレスカウン
タ３を停止させ、データ遅延選択回路１１の遅延
時間を１ビツト早める。例えば、第４図に示す如
く、初期状態（２ビツト遅延出力）から高速クロ
ツクｎ＋１のタイミングに低速クロツクM₁が来
たとすると、高速クロツクｎ＋１はゲート回路１
２によりゲートされ、高速アドレスカウンタ３は
ｎのまま停止される。又、データ遅延選択回路１
１の出力が、同図ｅの２ビツト遅延出力から、同
図ｄの１ビツト遅延出力に、２高速クロツク周期
後に切換わる。この時、２ビツト遅延出力には
M₁が出力されるが、１ビツト遅延出力にはｎ＋
１が出力されているので、高速データ出力端子１
０には、同図ｆに示す如く、ｎ、ｎ＋１と連続し
た高速データが得られる。すなわち、上記M₁が
除去される。次に、高速クロツクｎ＋ｋ＋１のタ
イミングに低速クロツクM₂が来た時も同様に、
高速クロツクｎ＋ｋ＋１はゲート回路１２でゲー
トされ、高速アドレスカウンタ３はｎ＋ｋに停止
され、データ遅延選択回路１１の出力は、同図ｄ
の１ビツト遅延出力から同図ｃの遅延無しの出力
に、１高速クロツク周期後切換わり、高速クロツ
クｎ＋ｋ、ｎ＋ｋ＋１付近も同図ｆの如く連続し
た高速データが得られる。 こうして１動作周期の動作が終ればデータ遅延
選択回路１１は初期状態にリセツトされ、新ため
て同様の動作を次の周期動作で行なう。例えばこ
の考案をCRTに適用した場合には一水平走査毎
にリセツするようにすれば、その走査期間中に低
速クロツクが来る回数は１〜２回と極めて少な
く、したがつて不要データの発生も少ないのでデ
ータ遅延選択回路を構成するシフトレジスタのビ
ツト数も少なくてすむ。 この様に、この考案による装置では、低速動作
と高速動作を同時に行なわせても、低速出力デー
タはもちろん高速データも全体にＮビツト遅延し
ただけの連続した正常なデータが得られる。 第５図はこの考案の構成要素であるデータ遅延
選択回路１１の構成を示す図で、１４はＮビツト
シフトレジスタ、１５はＮビツトシフトレジスタ
１４の入出力信号（０〜Ｎビツト遅延出力）のい
ずれかを選択するデータセレクタ、１６はタイミ
ングカウンタである。タイミングカウンタ１６
は、入力端子１３からのクリア信号により出力が
Ｎとなり、クリア信号後の低速クロツクにより、
その出力が表１に示す如く、低速クロツクのタイ
ミングから或る高速クロツク周期遅れてＮ−１，
Ｎ−２，……０となるもので、このタイミングカ
ウンタ１６の出力でデータセレクタ１５を動作さ
せ上述の遅延出力の切換えを行なう。

【表】

【表】 第６図はタイミングカウンタ１６の１具体的構
成例を示す図で、１７は減算カウンタ、１８及び
１９はＭ進（Ｍ≧Ｎ）加算カウンタである。この
タイミングカウンタ１６は、入力端子１３からク
リア信号により、減算カウンタ１７がＮにロード
され、又、加算カウンタ１９は、入力端子７から
の低速クロツクにより、加算カウンタ１９の出力
がロードされ、入力端子８からの高速クロツクに
より加算してキヤリー信号を出し、減算カウンタ
１７のクロツク信号として与える。この加算カウ
ンタ１８にロードされる加算カウンタ１９の出力
は、クリアー信号後の低速クロツク数により変化
するから、加算カウンタ１８のキヤリー信号が低
速クロツクから遅れて出る時間は、高速クロツク
周期Ｎ〜１に変化する。即ち、タイミングカウン
タ１６の出力（減算カウンタ１７の出力）は、表
１の如く変化する。 上記の説明では、１動作周期中の低速クロツク
数ｎ＝Ｎとしたが、ｎＮであれば同一装置で何
ら支障なく動作するのは明らかである。 以上述べたように、この考案によるメモリー装
置によれば、高速の読み出しと低速の読み出し又
は書込みを同時に行なわせても、高速及び低速の
両データとも正常なデータが得られ、その効果は
大である。

【図面の簡単な説明】

第１図は高速・低速動作を行なわせるメモリー
装置を示すブロツク図、第２図はこの考案による
メモリー装置の一実施例を示すブロツク図、第３
図は従来のメモリー装置の動作を説明するための
説明図、第４図はこの考案によるメモリー装置の
動作を説明する為の説明図、第５図はこの考案に
よるメモリー装置の構成要素であるデータ遅延選
択回路の一例を示すブロツク図、第６図はデータ
遅延選択回路の要素であるタイミングカウンタの
一例を示すブロツク図である。 図において、１はメモリー、２は低速アドレス
カウンタ、３は高速アドレスカウンタ、４はアド
レスセレクタ、５及び６はラツチ回路、７，８及
１３は入力端子、９及び１０は出力端子、１１は
データ遅延選択回路、１２はゲート回路、１４は
シフトレジスタ、１５はデータセレクタ、１６は
タイミングカウンタ、１７は減算カウンタ、１８
及び１９は加算カウンタである。なお、図中同一
符号はそれぞれ同一又は相当部分を示す。

Claims (1)

【実用新案登録請求の範囲】
1. 低速クロツクをカウントする低速アドレスカウ
   ンタと、高速クロツクをカウントする高速アドレ
   スカウンタと、これら両アドレスカウンタにアク
   セスされるメモリーと、上記低速クロツク時に上
   記高速クロツクをゲートし上記高速アドレスカウ
   ンタを停止するゲート回路と、上記メモリー出力
   を上記低速クロツクでラツチする第１のラツチ回
   路と、上記メモリー出力を上記高速クロツクでラ
   ツチする第２のラツチ回路と、この第２のラツチ
   回路の出力を初期状態でＮビツト遅延し、上記低
   速クロツク時に遅延時間を高速クロツク数中の低
   速クロツク数ｎに応じて（Ｎ−ｎ）ビツトと短く
   して、上記第２のラツチ回路の出力を遅延するデ
   ータ遅延選択回路とを備えたメモリー装置。