JPS603715B2 - 可変長シフトレジスタ - Google Patents
可変長シフトレジスタInfo
- Publication number
- JPS603715B2 JPS603715B2 JP51118168A JP11816876A JPS603715B2 JP S603715 B2 JPS603715 B2 JP S603715B2 JP 51118168 A JP51118168 A JP 51118168A JP 11816876 A JP11816876 A JP 11816876A JP S603715 B2 JPS603715 B2 JP S603715B2
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- JP
- Japan
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- signal
- output
- address
- shift register
- counter
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- Expired
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル的なシフトレジスタ、特に可変長シ
フトレジスタに関するものである。
フトレジスタに関するものである。
従来、任意のシフト量を指定できるシフトレジスタ、す
なわち可変長シフトレジスタを構成するために、シフト
量の異なる何種類かのシフトレジスタを縄合せて構成し
ていた。例えば２進数でシフト量の指定を０〜１０２３
の範囲で任意に指定できる可変長シフトレジス夕を構成
するためには、５１２，２５６，１２＆ ６４，３２，
ＩＧ ８，４，２，ＩＢｉｔシフトレジスタのｌｑ蚤類
のシフトレジスタと１の司略のマルチプレクサが必要で
ある。第１図は、従来の方法による入力データＩＢｉｔ
、シフト量の指定が１船ｉｔの可変長シフトレジスタの
回路例である。クロツク信号３００は、各シフトレジス
タ２９〜２０に入力する。マルチプレクサ（以下ＭＵＸ
とする）１９は、指定されたシフト量Ｍ信号１０２の１
船ｉｔ目のＭ針信号２０９により入力データ信号１００
か５１がｉｔシフトレジスタ２９の出力を選択出力し、
ＭＵＸ１８は、シフト量Ｍ信号１０２の斑ｉｔ目のＭ８
信号２雌によりＭＵＸＩ９の出力か２５紙ｉｔシフトレ
ジスタ２８の出力を選択出力する。以下同じようにＭＵ
Ｘ１７，１６，…，１１，１０は、シフト量Ｍ信号１０
２の８，７，…，２，ＩＢｉｔ目のＭ７，Ｍ６，…，Ｍ
１，ＭＮ信号２０７，２０６ …，２０１，２００によ
りＭＵＸＩ＆ １７，…，１２，１１の出力か１２斑ｉ
ｔシフトレジスタ２７，６４Ｂｉｔシフトレジスタ２６
，…，がｉｔシフトレジスタ２ １、ＩＢｉｔシフトレ
ジスタ２０の出力を選択する。第１図の回路構成に必要
なＩＣの個数は単純計算で１の固以上のＩＣが必要であ
る。第１図の回路構成により入力データとして複数Ｂｉ
ｔ、例えば船ｉｔを処理する可変長シフトレジスタを構
成するには８組の回路が必要となりＩＣの個数は８０以
上となる。更に画像処理等の前処理回路に多用されてい
る２次元シフトレジスタを可変長シフトレジスタとして
構成すると非常に多量のＩＣが必要となる。例えば、入
力データが紙ｉｔで２次元シフトレジスタの大きさを最
大１０２箱ｉｔ×８列とすると、第１図の回路構成では
ＩＣの個数は１０×８×８＝６４の固となる。この様に
多量のにが必要となる主たる欠点は、何種類ものシフト
量の異なるシフトレジスタを使用することにある。本発
明の目的は、シフト量の異なる何種類ものシフトレジス
タを使用することなく簡単な回路構成により可変長シフ
トレジスタを提供することにある。本発明の目的は、リ
ングカウンタとメモリからなる可変長シフトレジスタを
提供することにある。
なわち可変長シフトレジスタを構成するために、シフト
量の異なる何種類かのシフトレジスタを縄合せて構成し
ていた。例えば２進数でシフト量の指定を０〜１０２３
の範囲で任意に指定できる可変長シフトレジス夕を構成
するためには、５１２，２５６，１２＆ ６４，３２，
ＩＧ ８，４，２，ＩＢｉｔシフトレジスタのｌｑ蚤類
のシフトレジスタと１の司略のマルチプレクサが必要で
ある。第１図は、従来の方法による入力データＩＢｉｔ
、シフト量の指定が１船ｉｔの可変長シフトレジスタの
回路例である。クロツク信号３００は、各シフトレジス
タ２９〜２０に入力する。マルチプレクサ（以下ＭＵＸ
とする）１９は、指定されたシフト量Ｍ信号１０２の１
船ｉｔ目のＭ針信号２０９により入力データ信号１００
か５１がｉｔシフトレジスタ２９の出力を選択出力し、
ＭＵＸ１８は、シフト量Ｍ信号１０２の斑ｉｔ目のＭ８
信号２雌によりＭＵＸＩ９の出力か２５紙ｉｔシフトレ
ジスタ２８の出力を選択出力する。以下同じようにＭＵ
Ｘ１７，１６，…，１１，１０は、シフト量Ｍ信号１０
２の８，７，…，２，ＩＢｉｔ目のＭ７，Ｍ６，…，Ｍ
１，ＭＮ信号２０７，２０６ …，２０１，２００によ
りＭＵＸＩ＆ １７，…，１２，１１の出力か１２斑ｉ
ｔシフトレジスタ２７，６４Ｂｉｔシフトレジスタ２６
，…，がｉｔシフトレジスタ２ １、ＩＢｉｔシフトレ
ジスタ２０の出力を選択する。第１図の回路構成に必要
なＩＣの個数は単純計算で１の固以上のＩＣが必要であ
る。第１図の回路構成により入力データとして複数Ｂｉ
ｔ、例えば船ｉｔを処理する可変長シフトレジスタを構
成するには８組の回路が必要となりＩＣの個数は８０以
上となる。更に画像処理等の前処理回路に多用されてい
る２次元シフトレジスタを可変長シフトレジスタとして
構成すると非常に多量のＩＣが必要となる。例えば、入
力データが紙ｉｔで２次元シフトレジスタの大きさを最
大１０２箱ｉｔ×８列とすると、第１図の回路構成では
ＩＣの個数は１０×８×８＝６４の固となる。この様に
多量のにが必要となる主たる欠点は、何種類ものシフト
量の異なるシフトレジスタを使用することにある。本発
明の目的は、シフト量の異なる何種類ものシフトレジス
タを使用することなく簡単な回路構成により可変長シフ
トレジスタを提供することにある。本発明の目的は、リ
ングカウンタとメモリからなる可変長シフトレジスタを
提供することにある。
この発明によれば、指定されたシフト量ＭによりＭ個の
アドレス信号を同期的に発生するりングカウンタと、前
記アドレス信号により入力データを書込むメモリと、前
記メモリからの謙出信号をラッチし出力するレジスタと
を含む可変長シフトレジスタが得られる。
アドレス信号を同期的に発生するりングカウンタと、前
記アドレス信号により入力データを書込むメモリと、前
記メモリからの謙出信号をラッチし出力するレジスタと
を含む可変長シフトレジスタが得られる。
この発明の可変長シフトレジスタは、近年のＩＣＲＡＭ
の急速な進歩により大容量、高速、低価格、高信頼性の
メモリを使用でき、回路構成が簡単であるためＩＣ個数
を少なくすることばかりでなく、高速、高信頼性を得る
ことができる。特に画像処理等の前処理回路に使用され
ている大規模な２次元シフトレジスタに大きな効果があ
る。以下この発明を図面を用いて説明する。
の急速な進歩により大容量、高速、低価格、高信頼性の
メモリを使用でき、回路構成が簡単であるためＩＣ個数
を少なくすることばかりでなく、高速、高信頼性を得る
ことができる。特に画像処理等の前処理回路に使用され
ている大規模な２次元シフトレジスタに大きな効果があ
る。以下この発明を図面を用いて説明する。
第２図は、この発明の一実施例を示したものである。紬
線は１本の信号線を示し、太線は複数本の信号線を示す
。減算器３３は、外部装置（図示せず）からの指定され
たシフト量Ｍ信号１０２から“１”信号１０６を減数し
、（Ｍ−１）信号１０５を出力する。コンパレータ３４
は、前記減算器３３の出力である（Ｍ−１）信号１０５
と後記カウンタ３２の出力であるアドレス信号１０４と
を比較し、一致したなりロード信号２０５を出力する。
カウンタ３２は、外部装置からのクロック信号３００に
より増数し、カウンタ３２の内容が（Ｍ−１）になると
前記コンパレータ３４からのロード信号２０３及び“０
”信号１０７によりクロツク信号３００の次の刻時で夕
“０”になる。すなわちカウンタ３２は、０，１，２，
…，（Ｍ−２），（Ｍ−１），０，１，２…と０〜（Ｍ
−１）のＭ個の値を有するアドレス信号１０４をＭ刻時
分を周期として出力する。このカウンタ３２の動作は、
デジタル回路技術として良０く知られている。メモリ３
０は、外部装置からのメモリ３０の議出し及び書込みを
可能にするタイミング信号（以下ＣＥ信号−チップ・イ
ネイブル信号とする）２００により前記アドレス信号１
０４により指定された番地の内容を読出信号１０３とし
て出タ力し、外部装置からのＣＥ信号２００及びメモリ
３０に入力データ信号１００を書込むことを指定するタ
イミング信号（以下ＷＥ信号−ライト・イネイブル信号
とする）２０１により、前記アドレス信号１０４にて指
定された番地に外部装置からの入力データリ信号１００
に書込む。レジスタ３１は、前記メモリ３０からの謙出
信号１０３を外部装置からのデータセット信号２０２に
よりラツチして出力データ信号１０１を外部装置に出力
する。メモリ３０に関連するタイミング信号、すなわち
ＣＥ信号２００ＷＥ信号夕２０１、及びデータセット信
号２０２に関してはメモリを使用するデジタル回路技術
として良く知られている。第３図は、第２図の一実施例
の主要な動作を示すタイムチャートである。
線は１本の信号線を示し、太線は複数本の信号線を示す
。減算器３３は、外部装置（図示せず）からの指定され
たシフト量Ｍ信号１０２から“１”信号１０６を減数し
、（Ｍ−１）信号１０５を出力する。コンパレータ３４
は、前記減算器３３の出力である（Ｍ−１）信号１０５
と後記カウンタ３２の出力であるアドレス信号１０４と
を比較し、一致したなりロード信号２０５を出力する。
カウンタ３２は、外部装置からのクロック信号３００に
より増数し、カウンタ３２の内容が（Ｍ−１）になると
前記コンパレータ３４からのロード信号２０３及び“０
”信号１０７によりクロツク信号３００の次の刻時で夕
“０”になる。すなわちカウンタ３２は、０，１，２，
…，（Ｍ−２），（Ｍ−１），０，１，２…と０〜（Ｍ
−１）のＭ個の値を有するアドレス信号１０４をＭ刻時
分を周期として出力する。このカウンタ３２の動作は、
デジタル回路技術として良０く知られている。メモリ３
０は、外部装置からのメモリ３０の議出し及び書込みを
可能にするタイミング信号（以下ＣＥ信号−チップ・イ
ネイブル信号とする）２００により前記アドレス信号１
０４により指定された番地の内容を読出信号１０３とし
て出タ力し、外部装置からのＣＥ信号２００及びメモリ
３０に入力データ信号１００を書込むことを指定するタ
イミング信号（以下ＷＥ信号−ライト・イネイブル信号
とする）２０１により、前記アドレス信号１０４にて指
定された番地に外部装置からの入力データリ信号１００
に書込む。レジスタ３１は、前記メモリ３０からの謙出
信号１０３を外部装置からのデータセット信号２０２に
よりラツチして出力データ信号１０１を外部装置に出力
する。メモリ３０に関連するタイミング信号、すなわち
ＣＥ信号２００ＷＥ信号夕２０１、及びデータセット信
号２０２に関してはメモリを使用するデジタル回路技術
として良く知られている。第３図は、第２図の一実施例
の主要な動作を示すタイムチャートである。
クロツク信号３００とロ０ード信号２０３によりアドレ
ス信号１０４は、０〜（Ｍ−１）で周期している。周期
Ｐの第１刻時において入力デ−タ信号１００が“１”で
あり、アドレス信号１０４が“０”であるから、ＣＥ信
号２００及びＷＥ信号２０１によりメモリ３０の０番地
に“１”夕が書込まれる。同様に第２刻時ではメモリ３
０の１番地に“０”．が書込まれる。さて、次の周期（
Ｐ十１）の第１刻時（すなわち、周期Ｐの第１刻時より
もＭ刻時後）におけるＲ印で示すＣＥ信号２００により
アドレス信号１０４が“０”であるから、メモリ３０の
０番地の内容、すなわち同期Ｐの第１刻時に書込まれた
“１”が読出信号１０３として出力され、データセット
信号２０２によりレジスタ３１にラッチされ、出力デー
タ信号１０１が得られる。一方、Ｗ印で示すＣＥ信号２
００及びＷＥ信号２０１により入力データ信号１００が
“０”であるからメモリ３０の０番地に“０”が書込ま
れる。同様にして（Ｐ十１）の第２刻時におけるＲ印で
示すＣＥ信号２００によりアドレス信号１０４が“１”
であるから、メモリ３０の１番地の内容が謙出されレジ
スタ３０より“０”が出力データ信号１０１として得ら
れ、Ｗ印で示すＣＥ信号２００及びＷＥ信号２０１によ
りデータ入力信号が“１”であるから、メモリ３０の１
番地に“１”が書込まれる。すなわち各刻時において、
メモリ３０はアドレス信号１０４により指定されたアド
レスでまずＲ印で示すＣＥ信号２００により読出され、
その後Ｗ印で示すＣＥ信号２０１およびＷＥ信号２０１
により入力データ信号１００が書込まれる。クロツク信
号３０以入力データ信号１００及び出力データ信号１０
１に注目すれば、シフト量Ｍの一般的なシフトレジスタ
と同じ動作を実現していることは明らかである。
ス信号１０４は、０〜（Ｍ−１）で周期している。周期
Ｐの第１刻時において入力デ−タ信号１００が“１”で
あり、アドレス信号１０４が“０”であるから、ＣＥ信
号２００及びＷＥ信号２０１によりメモリ３０の０番地
に“１”夕が書込まれる。同様に第２刻時ではメモリ３
０の１番地に“０”．が書込まれる。さて、次の周期（
Ｐ十１）の第１刻時（すなわち、周期Ｐの第１刻時より
もＭ刻時後）におけるＲ印で示すＣＥ信号２００により
アドレス信号１０４が“０”であるから、メモリ３０の
０番地の内容、すなわち同期Ｐの第１刻時に書込まれた
“１”が読出信号１０３として出力され、データセット
信号２０２によりレジスタ３１にラッチされ、出力デー
タ信号１０１が得られる。一方、Ｗ印で示すＣＥ信号２
００及びＷＥ信号２０１により入力データ信号１００が
“０”であるからメモリ３０の０番地に“０”が書込ま
れる。同様にして（Ｐ十１）の第２刻時におけるＲ印で
示すＣＥ信号２００によりアドレス信号１０４が“１”
であるから、メモリ３０の１番地の内容が謙出されレジ
スタ３０より“０”が出力データ信号１０１として得ら
れ、Ｗ印で示すＣＥ信号２００及びＷＥ信号２０１によ
りデータ入力信号が“１”であるから、メモリ３０の１
番地に“１”が書込まれる。すなわち各刻時において、
メモリ３０はアドレス信号１０４により指定されたアド
レスでまずＲ印で示すＣＥ信号２００により読出され、
その後Ｗ印で示すＣＥ信号２０１およびＷＥ信号２０１
により入力データ信号１００が書込まれる。クロツク信
号３０以入力データ信号１００及び出力データ信号１０
１に注目すれば、シフト量Ｍの一般的なシフトレジスタ
と同じ動作を実現していることは明らかである。
第４図は、第２図の一実施例をメモリ３０を中心に模式
的に示したものである。
的に示したものである。
例えば、メモリ３０としてＩＫＢｉｔのＩＣＲＡＭを示
す。シフト量Ｍを指定されたシフトレジスタの場合、メ
モリ３０は０番地から（Ｍ−１）番地までが同期的に順
次アドレスされている。アドレス信号１０４により指定
されたｉ番地の内容がデータカット信号２０２によりレ
ジスタ３１にラッチされ、出力データ信号１０１が得ら
れた後、入力データ信号１００がｉ番地に書込まれる。
ｉ番地に書込まれた内容は、１周期後再びアドレス信号
１０４によりｉ番地が指定されると説出され、レジスタ
３１にラッチされ出力データ信号１０１が得られる。さ
て、第２図の一実施例の回路構成において、カウンタ３
２、減算器３３、コンパレータ３４は、指定されたシフ
ト量Ｍ信号１０２をパラメータとして０〜（Ｍ−１）の
値を有するリングカウンタを形成している。
す。シフト量Ｍを指定されたシフトレジスタの場合、メ
モリ３０は０番地から（Ｍ−１）番地までが同期的に順
次アドレスされている。アドレス信号１０４により指定
されたｉ番地の内容がデータカット信号２０２によりレ
ジスタ３１にラッチされ、出力データ信号１０１が得ら
れた後、入力データ信号１００がｉ番地に書込まれる。
ｉ番地に書込まれた内容は、１周期後再びアドレス信号
１０４によりｉ番地が指定されると説出され、レジスタ
３１にラッチされ出力データ信号１０１が得られる。さ
て、第２図の一実施例の回路構成において、カウンタ３
２、減算器３３、コンパレータ３４は、指定されたシフ
ト量Ｍ信号１０２をパラメータとして０〜（Ｍ−１）の
値を有するリングカウンタを形成している。
メモリ３０に対するアドレス信号１０４の内容は、０〜
（Ｍ−１）の値だけである必要がなく、Ｍ個の値を有し
て周期していることが必要充分条件である。第５図は、
リングカウンタを形成するための他の実施例を示す。
（Ｍ−１）の値だけである必要がなく、Ｍ個の値を有し
て周期していることが必要充分条件である。第５図は、
リングカウンタを形成するための他の実施例を示す。
減算器３３は、シフト量Ｍ信号１０２から“１”信号１
０６を減数して（Ｍ−１）信号１０５を出力する。ィン
バータ３５は、前記減算器３３からの（Ｍ−１）信号１
０５をインパートする。カウンタ３２は、ク。ツク信号
３００により増数し、カウンタ３２の内容が全て“１”
になるとオーバーフロー信号２０３が出力される。オー
バーフロー信号２０３はカウンタ３２のロード端子に接
続されていて、オーバーフロー信号２０３によりカウン
タ３２は、次のクロツク信号３００によりィンバータ３
５からの出力信号１０７をロードする。すなわち、第２
図における“０”信号１０７の代物こインバータ３５か
らの出力信号１０７がカウンタ３２にロードされる。カ
ウンタ３２の最大値、すなわちオーバーフロー信号２０
３が発生するカウンタ３２の内容を１０２３とすると、
カウンタ３２は、１０２３−（Ｍ−１）から１０２３ま
でのＭ個の値で周期する。オーバーフロー信号２０３は
、第２図におけるコンパレータ３４から発生するロード
信号２０３と同じ機能である。第６図ａは、第２図にお
けるカウンタ３２、減算器３３、コンパレータ３４から
なるリングカゥン夕によりアドレスされるメモリ３０の
模様を示す。
０６を減数して（Ｍ−１）信号１０５を出力する。ィン
バータ３５は、前記減算器３３からの（Ｍ−１）信号１
０５をインパートする。カウンタ３２は、ク。ツク信号
３００により増数し、カウンタ３２の内容が全て“１”
になるとオーバーフロー信号２０３が出力される。オー
バーフロー信号２０３はカウンタ３２のロード端子に接
続されていて、オーバーフロー信号２０３によりカウン
タ３２は、次のクロツク信号３００によりィンバータ３
５からの出力信号１０７をロードする。すなわち、第２
図における“０”信号１０７の代物こインバータ３５か
らの出力信号１０７がカウンタ３２にロードされる。カ
ウンタ３２の最大値、すなわちオーバーフロー信号２０
３が発生するカウンタ３２の内容を１０２３とすると、
カウンタ３２は、１０２３−（Ｍ−１）から１０２３ま
でのＭ個の値で周期する。オーバーフロー信号２０３は
、第２図におけるコンパレータ３４から発生するロード
信号２０３と同じ機能である。第６図ａは、第２図にお
けるカウンタ３２、減算器３３、コンパレータ３４から
なるリングカゥン夕によりアドレスされるメモリ３０の
模様を示す。
斜線部分の０番地から（Ｍ−１）番地までのＭ個の番地
がアドレスされることを示している。第６図ｂは、第５
図で示したカゥンタ３２、減算器３３、インバータ３５
からなるリングカウンタによりアドレスされるメモリ３
０の模様を示す。斜線部分の１０２３−（Ｍ−１）番地
から１０２３番地までのＭ個の番地がアドレスされるこ
とを示している。ここでは、メモリ３０をアドレスする
方式を２方法について述べたが、指定されたシフト量Ｍ
信号１０２によりＭ個の各々異なる番地がアドレスされ
るリングカゥンタならこの本発明の機能を満足するもの
である。
がアドレスされることを示している。第６図ｂは、第５
図で示したカゥンタ３２、減算器３３、インバータ３５
からなるリングカウンタによりアドレスされるメモリ３
０の模様を示す。斜線部分の１０２３−（Ｍ−１）番地
から１０２３番地までのＭ個の番地がアドレスされるこ
とを示している。ここでは、メモリ３０をアドレスする
方式を２方法について述べたが、指定されたシフト量Ｍ
信号１０２によりＭ個の各々異なる番地がアドレスされ
るリングカゥンタならこの本発明の機能を満足するもの
である。
第１図は、従来の一般的に使用された可変長シフトレジ
スタの構成図、第２図は本発明の一実施例の構成図、第
３図は第２図の構成図における主要な部分のタイムチャ
ートを示す図、第４図は第２図の動作機能の模式図、第
５図はリングカウンタの他の一実施例、第６図は第２図
の動作機能と０第５図の動作機能の比較図である。 １０〜１９はマルチプレクサ、２０〜２９はシフトレジ
スタ、３０はメモリ、３１はしジスタ、３２はカウンタ
、３３は減算器、３４はコンパレータ、３５はインバー
タである。 ２オー図 オ２図 オ４図 オ３図 オ５図 才６図
スタの構成図、第２図は本発明の一実施例の構成図、第
３図は第２図の構成図における主要な部分のタイムチャ
ートを示す図、第４図は第２図の動作機能の模式図、第
５図はリングカウンタの他の一実施例、第６図は第２図
の動作機能と０第５図の動作機能の比較図である。 １０〜１９はマルチプレクサ、２０〜２９はシフトレジ
スタ、３０はメモリ、３１はしジスタ、３２はカウンタ
、３３は減算器、３４はコンパレータ、３５はインバー
タである。 ２オー図 オ２図 オ４図 オ３図 オ５図 才６図
Claims (1)
- 【特許請求の範囲】 １ デジタル的な可変長シフトレジスタにおいて、指定
されたシフト量ＭによりＭ個の値を有するアドレス信号
を周期的に発生するリングカウンタと、前記リングカウ
ンタに接続され前記アドレス信号により周期的にアドレ
スされ、アドレスされた番地の内容を入力された第１の
タイミング信号により読出信号を出力した後、同じ番地
に入力される入力データ信号を前記第１のタイミング信
号と第２のタイミング信号により書込むメモリと、前記
メモリに接続されたメモリから出力された読出信号を第
３のタイミング信号によりラツチし出力データ信号を得
るレジスタとを含む可変長シフトレジスタ。 ２ リングカウンタを指定されたシフト量Ｍより“１”
を減数する減算器と、前記減算器の出力と後記カウンタ
の出力のアドレス信号とを比較し一致信号を出力するコ
ンパレータと、入力されたクロツク信号により増数し、
前記コンパレータからの一致信号により“０”となるカ
ウンタ、とした特許請求の範囲第１項記載の可変長シフ
トレジスタ。 ３ リングカウンタを指定されたシフト量Ｍより“１”
を減数する減算器と、前記減算器の出力をインバートす
るインバータと、入力されたクロツクにより増数し、カ
ウンタの内容が全て“１”になるとオーバーフロー信号
を発生し、該オーバーフロー信号により前記インバータ
の出力をロードするカウンタとした特許請求の範囲第１
項記載の可変長シフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51118168A JPS603715B2 (ja) | 1976-09-30 | 1976-09-30 | 可変長シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51118168A JPS603715B2 (ja) | 1976-09-30 | 1976-09-30 | 可変長シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5342634A JPS5342634A (en) | 1978-04-18 |
| JPS603715B2 true JPS603715B2 (ja) | 1985-01-30 |
Family
ID=14729788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51118168A Expired JPS603715B2 (ja) | 1976-09-30 | 1976-09-30 | 可変長シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603715B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043592B2 (ja) * | 1978-09-12 | 1985-09-28 | 三菱電機株式会社 | 大容量スタテイツクシフトレジスタ |
| JPS56166625A (en) * | 1980-05-26 | 1981-12-21 | Graphtec Corp | Multichannel shift register |
| JPS57206981A (en) * | 1981-06-12 | 1982-12-18 | Toyo Commun Equip Co Ltd | Data storing system |
| DE3742514A1 (de) * | 1986-12-24 | 1988-07-07 | Mitsubishi Electric Corp | Variable verzoegerungsschaltung |
-
1976
- 1976-09-30 JP JP51118168A patent/JPS603715B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5342634A (en) | 1978-04-18 |
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