JPH02212952A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPH02212952A JPH02212952A JP1033921A JP3392189A JPH02212952A JP H02212952 A JPH02212952 A JP H02212952A JP 1033921 A JP1033921 A JP 1033921A JP 3392189 A JP3392189 A JP 3392189A JP H02212952 A JPH02212952 A JP H02212952A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- ring buffer
- access control
- memory access
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要〕
メモリの内容保護に有効なメモリアクセス制御方式に関
し、 簡単な装置構成で記憶内容の機密保護を実現することが
できることを目的とし、 システムバスを介して、プロセッサの制御によりデータ
の書き込みおよび読み出しが行われるメモリのメモリア
クセス制御方式において、システムバスとメモリとの間
に設置され、所定の制御信号により設定されるビットシ
フト量に応じてデータを変換するリングバッファを備え
て構成する。
し、 簡単な装置構成で記憶内容の機密保護を実現することが
できることを目的とし、 システムバスを介して、プロセッサの制御によりデータ
の書き込みおよび読み出しが行われるメモリのメモリア
クセス制御方式において、システムバスとメモリとの間
に設置され、所定の制御信号により設定されるビットシ
フト量に応じてデータを変換するリングバッファを備え
て構成する。
本発明は、メモリの内容保護に有効なメモリアクセス制
御方式に関する。
御方式に関する。
近年、計算機ネットワークの拡大に伴い記憶内容の保護
が重要課題になっており、特に読み出し時における内容
保護に有効な機密保護技術が要求されている。
が重要課題になっており、特に読み出し時における内容
保護に有効な機密保護技術が要求されている。
従来のメモリアクセス制御方式では、所定のリードサイ
クルに同期したときにのみ、その読み出しが可能となる
アクセス制御回路をメモリ内に設置するか、あるいは中
央処理装置（ＣＰＵ）の演算によって解読を可能にする
などの方式により、記憶内容の機密保護が図られている
。
クルに同期したときにのみ、その読み出しが可能となる
アクセス制御回路をメモリ内に設置するか、あるいは中
央処理装置（ＣＰＵ）の演算によって解読を可能にする
などの方式により、記憶内容の機密保護が図られている
。
との間に設置され、所定の制御信号により設定されるビ
ットシフト量に応じてデータを変換する構成である。
ットシフト量に応じてデータを変換する構成である。
ところで、このような従来方式による機密保護は、装置
規模が大きくなり、また処理手順が複雑になると高速処
理が困難であるなど、その要求に対して必ずしも容易に
対応できるとは言えなかった。
規模が大きくなり、また処理手順が複雑になると高速処
理が困難であるなど、その要求に対して必ずしも容易に
対応できるとは言えなかった。
本発明は、簡単な装置構成で記憶内容の機密保護を実現
することができるメモリアクセス制御方式を提供するこ
とを目的とする。
することができるメモリアクセス制御方式を提供するこ
とを目的とする。
（課題を解決するための手段）
第１図は、本発明の原理ブロック図である。
図において、メモリ１５は、システムバス１１を介して
、プロセッサ１３の制御によりデータの書き込みおよび
読み出しが行われる。
、プロセッサ１３の制御によりデータの書き込みおよび
読み出しが行われる。
リングバッファ１７は、システムバスとメモリ〔作 用
〕 本発明は、所定の制御信号に応じてデータのビットシフ
ト量が設定されるリングバッファ１７を介して、メモリ
１５に対するデータの書き込みあるいは読み出しを行う
ことにより、簡単な構成でデータの変換が行われ、記憶
内容の機密保護を図ることができる。
〕 本発明は、所定の制御信号に応じてデータのビットシフ
ト量が設定されるリングバッファ１７を介して、メモリ
１５に対するデータの書き込みあるいは読み出しを行う
ことにより、簡単な構成でデータの変換が行われ、記憶
内容の機密保護を図ることができる。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第２図は、本発明のメモリアクセス制御方式を実現する
リングバッファの一実施例構成を示すブロック図である
。
リングバッファの一実施例構成を示すブロック図である
。
なお、ここではデータサイズが２７ビツトの場合につい
て、ｎ段のリングバッファによる構成例を示す。
て、ｎ段のリングバッファによる構成例を示す。
図において、第１段のリングバッファでは、２１１個の
各ビット（０，１，２，・・・、２”−１）に対応する
データ信号線が、それぞれマルチプレクサ２１゜、２１
１，２１□、・・”＋ ２１ｔ’−＋の一方の入力端
子Ａに接続され、その他方の入力端子Ｂにはそれぞれ周
期的に１ビツトシフトしたデータ信号線が接続される。
各ビット（０，１，２，・・・、２”−１）に対応する
データ信号線が、それぞれマルチプレクサ２１゜、２１
１，２１□、・・”＋ ２１ｔ’−＋の一方の入力端
子Ａに接続され、その他方の入力端子Ｂにはそれぞれ周
期的に１ビツトシフトしたデータ信号線が接続される。
第２段のリングバッファでは、前段のマルチプレクサ２
１゜、２２１．２１ｇ、・・・、２１ｇ−＋の各出力信
号線が、それぞれマルチプレクサ２２゜。
１゜、２２１．２１ｇ、・・・、２１ｇ−＋の各出力信
号線が、それぞれマルチプレクサ２２゜。
２２、．２２ｇ、・・・、２２ｒ−ｒの一方の入力端子
Ａに接続され、その他方の入力端子Ｂにはそれぞれ周期
的に２ビツトシフトした出力信号線が接続される。
Ａに接続され、その他方の入力端子Ｂにはそれぞれ周期
的に２ビツトシフトした出力信号線が接続される。
第ｎ段のリングバッファでは、前段のマルチプレクサの
各出力信号線が、それぞれマルチプレクサ２３゜、２３
．．２３□、・・・、２３ｔ−ｒの一方の入力端子Ａに
接続され、その他方の入力端子Ｂにはそれぞれ周期的に
２（ａ−１）ビットシフトした出力信号線が接続される
。
各出力信号線が、それぞれマルチプレクサ２３゜、２３
．．２３□、・・・、２３ｔ−ｒの一方の入力端子Ａに
接続され、その他方の入力端子Ｂにはそれぞれ周期的に
２（ａ−１）ビットシフトした出力信号線が接続される
。
マルチプレクサ２１．２２．２３の各制御端子Ｃには、
ｎビットの９１ ＩＩ信号’Ｃ，Ｃ＋ ”’ Ｃｍ−
＋Ｊが各ビットに分解されてそれぞれ入力される。マル
チプレクサ２１．２２．２３は、Ｃ−０であれば入力端
子Ａ、Ｃ＝１であれば入力端子Ｂを選択して出力端子Ｙ
に取り出す構成である。
ｎビットの９１ ＩＩ信号’Ｃ，Ｃ＋ ”’ Ｃｍ−
＋Ｊが各ビットに分解されてそれぞれ入力される。マル
チプレクサ２１．２２．２３は、Ｃ−０であれば入力端
子Ａ、Ｃ＝１であれば入力端子Ｂを選択して出力端子Ｙ
に取り出す構成である。
したがって、例えばデータサイズが１６（２’）ビット
であれ゛ば、４段のリングバッファをそれぞれ１，２，
４．８ビツトのシフトが可能な構成とし、４ビツトの制
御信号「Ｃ・Ｃ＋ Ｃｍ Ｃｓ Ｊを下表の論理にす
れば、０〜１５ビツトのシフトを行うことができる。
であれ゛ば、４段のリングバッファをそれぞれ１，２，
４．８ビツトのシフトが可能な構成とし、４ビツトの制
御信号「Ｃ・Ｃ＋ Ｃｍ Ｃｓ Ｊを下表の論理にす
れば、０〜１５ビツトのシフトを行うことができる。
（本頁以下余白）
すなわち、１６ビツトデータに例えば９ビツトのシフト
をかける場合には、制御信号「１００１」をリングバッ
ファに入力することにより、第１段のリングバッファで
は１ビツトのシフトが行われ、第２段および第３段のリ
ングバッファでは前段のビットデータをそのまま出力し
、第４段のリングバッファで８ビツトシフトすることに
より、合計９ビツトのシフトを可能にしている。
をかける場合には、制御信号「１００１」をリングバッ
ファに入力することにより、第１段のリングバッファで
は１ビツトのシフトが行われ、第２段および第３段のリ
ングバッファでは前段のビットデータをそのまま出力し
、第４段のリングバッファで８ビツトシフトすることに
より、合計９ビツトのシフトを可能にしている。
このように、リングバッファはキーワードとして与えら
れる制御信号に応じて決められるビットシフト量に基づ
いて、データを周期的にビットシフトさせることができ
る。すなわち、簡単な構成でデータの変換が可能であり
、またメモリに対しては通常のビットマツプ・メモリと
同様に扱うことができる。
れる制御信号に応じて決められるビットシフト量に基づ
いて、データを周期的にビットシフトさせることができ
る。すなわち、簡単な構成でデータの変換が可能であり
、またメモリに対しては通常のビットマツプ・メモリと
同様に扱うことができる。
なお、データの読み出しの際には、書き込み時と同様の
キーワードをリングバッファに制御信号として入力する
必要がある。
キーワードをリングバッファに制御信号として入力する
必要がある。
また、マルチプレクサによりリングバッファを構成する
ことにより、同様にビットシフトが可能なシフトレジス
タに比べて大幅な高速処理が可能である。
ことにより、同様にビットシフトが可能なシフトレジス
タに比べて大幅な高速処理が可能である。
上述したように、本発明によれば、簡単な構成および容
易な制御手順でメモリの記憶内容の機密保護を図ること
ができる。また、機密保護の程度に比較して装置規模も
小さく、かつ高速処理が可能であり、実用的には極めて
有用である。
易な制御手順でメモリの記憶内容の機密保護を図ること
ができる。また、機密保護の程度に比較して装置規模も
小さく、かつ高速処理が可能であり、実用的には極めて
有用である。
第１図は本発明の原理ブロック図、
第２図は本発明方式に用いるリングバッファの一実施例
構成を示すブロック図である。 図において、 １１はシステムバス、 １３はプロセッサ、 １５はメモリ、 １７はリングバッファ、 ２１．２２．２３はマルチプレクサである。 本発明原理ブロック図 第１図
構成を示すブロック図である。 図において、 １１はシステムバス、 １３はプロセッサ、 １５はメモリ、 １７はリングバッファ、 ２１．２２．２３はマルチプレクサである。 本発明原理ブロック図 第１図
Claims (1)
- （１）システムバス（１１）を介して、プロセッサ（１
３）の制御によりデータの書き込みおよび読み出しが行
われるメモリ（１５）のメモリアクセス制御方式におい
て、 システムバス（１１）とメモリ（１５）との間に設置さ
れ、所定の制御信号により設定されるビットシフト量に
応じてデータを変換するリングバッファ（１７）を備え
た ことを特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033921A JPH02212952A (ja) | 1989-02-14 | 1989-02-14 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033921A JPH02212952A (ja) | 1989-02-14 | 1989-02-14 | メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02212952A true JPH02212952A (ja) | 1990-08-24 |
Family
ID=12399981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033921A Pending JPH02212952A (ja) | 1989-02-14 | 1989-02-14 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02212952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211802B1 (en) | 1998-03-24 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit for performing data transfer |
| JP2001222423A (ja) * | 2000-02-14 | 2001-08-17 | Nintendo Co Ltd | 半導体記憶装置およびプログラム判別システム |
| JP2012247275A (ja) * | 2011-05-26 | 2012-12-13 | Nippon Telegr & Teleph Corp <Ntt> | 信号シフト装置及び方法 |
-
1989
- 1989-02-14 JP JP1033921A patent/JPH02212952A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211802B1 (en) | 1998-03-24 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit for performing data transfer |
| JP2001222423A (ja) * | 2000-02-14 | 2001-08-17 | Nintendo Co Ltd | 半導体記憶装置およびプログラム判別システム |
| JP2012247275A (ja) * | 2011-05-26 | 2012-12-13 | Nippon Telegr & Teleph Corp <Ntt> | 信号シフト装置及び方法 |
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