JPH02126321A - 命令コードのデコード装置 - Google Patents
命令コードのデコード装置Info
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- JPH02126321A JPH02126321A JP63279606A JP27960688A JPH02126321A JP H02126321 A JPH02126321 A JP H02126321A JP 63279606 A JP63279606 A JP 63279606A JP 27960688 A JP27960688 A JP 27960688A JP H02126321 A JPH02126321 A JP H02126321A
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- 238000013500 data storage Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 108010076504 Protein Sorting Signals Proteins 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000010894 electron beam technology Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T11/00—2D [Two Dimensional] image generation
- G06T11/20—Drawing from basic elements, e.g. lines or circles
- G06T11/203—Drawing of straight lines or curves
Landscapes
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Electron Beam Exposure (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
（第５図）
（第１図）
本発明の一実施例 （第２〜４図）発明の効果
〔概要〕
命令コードのデコード装置に関し、
特定の命令コードの場合に、この命令コードを与えるだ
けで、処理に必要な拡張データを順次取出せるようにし
てマイクロプロセッサの負担を軽減させることを目的と
し、 特定の命令コード列を含む外部データに従って内部アド
レス信号列Ｓ３の上位側の信号列Ｓ１を生成する上位ア
ドレス生成手段１と、該上位側の信号列Ｓ１で表現され
るアドレスを先頭若しくは後尾とするデータ格納エリア
Ｄ、−Ｄ、内に、前記特定の命令コード列に対応する複
数の制御コードを格納し、また、該データ格納エリアの
先頭若しくは後尾には、該制御コードの格納数を示すデ
ータを格納する記憶手段２と、該記憶手段２から続出さ
れた制御コードの格納数を示すデータによって初期値が
セ−／ トされ、以降、該初期値をカウントアツプ若し
くはカウントダウンして内部アドレス信号列Ｓ、の下位
側の信号列Ｓ２を生成する下位アドレス生成手段３と、
前記上位側の信号列Ｓ１および下位側の信号列Ｓ２に従
って内部アドレス信号列Ｓ、を生成し、該内部アドレス
信号列Ｓ、を記憶手段２の読出し用のアドレスに供させ
る内部アドレス生成手段４と、を備えて構成している。
けで、処理に必要な拡張データを順次取出せるようにし
てマイクロプロセッサの負担を軽減させることを目的と
し、 特定の命令コード列を含む外部データに従って内部アド
レス信号列Ｓ３の上位側の信号列Ｓ１を生成する上位ア
ドレス生成手段１と、該上位側の信号列Ｓ１で表現され
るアドレスを先頭若しくは後尾とするデータ格納エリア
Ｄ、−Ｄ、内に、前記特定の命令コード列に対応する複
数の制御コードを格納し、また、該データ格納エリアの
先頭若しくは後尾には、該制御コードの格納数を示すデ
ータを格納する記憶手段２と、該記憶手段２から続出さ
れた制御コードの格納数を示すデータによって初期値が
セ−／ トされ、以降、該初期値をカウントアツプ若し
くはカウントダウンして内部アドレス信号列Ｓ、の下位
側の信号列Ｓ２を生成する下位アドレス生成手段３と、
前記上位側の信号列Ｓ１および下位側の信号列Ｓ２に従
って内部アドレス信号列Ｓ、を生成し、該内部アドレス
信号列Ｓ、を記憶手段２の読出し用のアドレスに供させ
る内部アドレス生成手段４と、を備えて構成している。
本発明は、命令コードを実際に使用し得るデータ形態に
変換するための命令コードのデコード装置に関し、特に
、特定の命令コードに対応した一連の拡張データを連続
して取り出させるようにした命令コードのデコード装置
に関する。
変換するための命令コードのデコード装置に関し、特に
、特定の命令コードに対応した一連の拡張データを連続
して取り出させるようにした命令コードのデコード装置
に関する。
一般に、各種制御装置等における命令コードのデコード
は、マイクロプロセッサによって行われる。
は、マイクロプロセッサによって行われる。
〔従来の技術］
第５図はマイクロプロセッサを示す概念図である。マイ
クロプロセッサ１００は、複数のレジスタＲＧ、 、Ｒ
Ｇ、 、ＲＧ、 、ＲＧ４・・・・・・・・・・・・、
演算処理ユニット（Ａ Ｌ Ｕ ： ａｒｉｔｈｍｅｔ
ｉｃ ａｎｄ ｌｏｇｉｃ ｕ−ｎｉｔ ） １０１
、プログラムカウンタ１０２および図示しない累算器（
ａｃｃｕｏ＋ｕｌａｔｏｒ）などを含む演算・比較部１
０３と、処理に必要な複数の制御コード（いわゆる拡張
データ）を図外の外部装置等が実行し得る形態にして格
納するメモリ部１０４とを備えるもので、 所定の処理を指示する命令コードやこの処理の細部を指
示するに必要な各種制御情報、例えば比較データ１、比
較データ２などが入力されると、演算・比較部１０３は
命令コードに対してビット単位の判別をしたり、また、
比較データ１．２を比較したりして、これらの判別結果
や比較の結果に従ってメモリ部１０４をアクセスし、処
理に必要な制御コードを取出して出力用ボートから図外
の外部装置等に出力するといった一連のマイクロプロダ
ラム制御を実行している。
クロプロセッサ１００は、複数のレジスタＲＧ、 、Ｒ
Ｇ、 、ＲＧ、 、ＲＧ４・・・・・・・・・・・・、
演算処理ユニット（Ａ Ｌ Ｕ ： ａｒｉｔｈｍｅｔ
ｉｃ ａｎｄ ｌｏｇｉｃ ｕ−ｎｉｔ ） １０１
、プログラムカウンタ１０２および図示しない累算器（
ａｃｃｕｏ＋ｕｌａｔｏｒ）などを含む演算・比較部１
０３と、処理に必要な複数の制御コード（いわゆる拡張
データ）を図外の外部装置等が実行し得る形態にして格
納するメモリ部１０４とを備えるもので、 所定の処理を指示する命令コードやこの処理の細部を指
示するに必要な各種制御情報、例えば比較データ１、比
較データ２などが入力されると、演算・比較部１０３は
命令コードに対してビット単位の判別をしたり、また、
比較データ１．２を比較したりして、これらの判別結果
や比較の結果に従ってメモリ部１０４をアクセスし、処
理に必要な制御コードを取出して出力用ボートから図外
の外部装置等に出力するといった一連のマイクロプロダ
ラム制御を実行している。
しかしながら、このような従来のマイクロプロセッサを
用いたものにあっては、その処理方法がマイクロプログ
ラム制御方式であったため、例えば、命令コードのビッ
ト判定で条件判定が多い場合には命令実行サイクルも多
（なって実行時間が増加し、また、データ比較を行う場
合には比較のための演算処理を実行する必要から、比較
のためのデータをその都度累算器やレジスタを経由させ
なければならず、それだけメモリアクセスが遅くなると
いった問題点があった。
用いたものにあっては、その処理方法がマイクロプログ
ラム制御方式であったため、例えば、命令コードのビッ
ト判定で条件判定が多い場合には命令実行サイクルも多
（なって実行時間が増加し、また、データ比較を行う場
合には比較のための演算処理を実行する必要から、比較
のためのデータをその都度累算器やレジスタを経由させ
なければならず、それだけメモリアクセスが遅くなると
いった問題点があった。
そこで、本発明は、特定の命令コードの場合に、この命
令コードを与えるだけで、処理に必要な拡張データを順
次取出せるようにしてマイクロプロセッサの負担を軽減
させることを目的としている。
令コードを与えるだけで、処理に必要な拡張データを順
次取出せるようにしてマイクロプロセッサの負担を軽減
させることを目的としている。
本発明の命令コードのデコード装置は上記目的を達成す
るために第１図にその原理ブロック図を示すように、特
定の命令コード列を含む外部データに従って内部アドレ
ス信号列Ｓ、の上位側の信号列Ｓ、を生成する上位アド
レス生成手段１と、該上位側の信号列Ｓｌで表現される
アドレスを先頭若しくは後尾とするデータ格納エリアＤ
、−Ｄ。
るために第１図にその原理ブロック図を示すように、特
定の命令コード列を含む外部データに従って内部アドレ
ス信号列Ｓ、の上位側の信号列Ｓ、を生成する上位アド
レス生成手段１と、該上位側の信号列Ｓｌで表現される
アドレスを先頭若しくは後尾とするデータ格納エリアＤ
、−Ｄ。
内に、前記特定の命令コード列に対応する複数の制御コ
ードを格納し、また、該データ格納エリアの先頭若しく
は後尾には、該制御コードの格納数を示すデータを格納
する記憶手段２と、該記憶手段２から読出された制御コ
ードの格納数を示すデータによって初期値がセットされ
、以降、該初期値をカウントアツプ若しくはカウントダ
ウンして内部アドレス信号列Ｓ、の下位側の信号列Ｓ工
を生成する下位アドレス生成手段３と、前記上位側の信
号列Ｓ１および下位側の信号列Ｓ２に従って内部アドレ
ス信号列Ｓ、を生成し、該内部アドレス信号列Ｓ、を記
憶手段２の続出し用のアドレスに供させる内部アドレス
生成手段４と、を備えて構成している。
ードを格納し、また、該データ格納エリアの先頭若しく
は後尾には、該制御コードの格納数を示すデータを格納
する記憶手段２と、該記憶手段２から読出された制御コ
ードの格納数を示すデータによって初期値がセットされ
、以降、該初期値をカウントアツプ若しくはカウントダ
ウンして内部アドレス信号列Ｓ、の下位側の信号列Ｓ工
を生成する下位アドレス生成手段３と、前記上位側の信
号列Ｓ１および下位側の信号列Ｓ２に従って内部アドレ
ス信号列Ｓ、を生成し、該内部アドレス信号列Ｓ、を記
憶手段２の続出し用のアドレスに供させる内部アドレス
生成手段４と、を備えて構成している。
本発明では、記憶手段２はＳ、によってアクセスされ、
このＳ、はＳＩを上位側、Ｓｔを下位側として作られて
いる。すなわち、特定の命令コードを与えると、まず、
ＳｌによってＳ、が作られ、このＳ、によって記憶手段
２がアクセスされる結果、記憶手段２からは制御コード
の格納数が読出され、下位アドレス生成手段３は読出さ
れた格納数によってその初期値がセットされる。次に、
下位アドレス生成手段３は、その初期値を順次変化させ
てＳ２を発生し、内部アドレス生成手段４はＳＺおよび
Ｓｌの両者に従って８３を作り、記憶手段２からはＳ、
の変化すなわちＳ２の変化に応じて順次制御コードが読
出される。したがって、特定の命令コードを与えるだけ
で、処理に必要な複数の制御コード（拡張データ）を順
次取出せるといった作用が得られる。
このＳ、はＳＩを上位側、Ｓｔを下位側として作られて
いる。すなわち、特定の命令コードを与えると、まず、
ＳｌによってＳ、が作られ、このＳ、によって記憶手段
２がアクセスされる結果、記憶手段２からは制御コード
の格納数が読出され、下位アドレス生成手段３は読出さ
れた格納数によってその初期値がセットされる。次に、
下位アドレス生成手段３は、その初期値を順次変化させ
てＳ２を発生し、内部アドレス生成手段４はＳＺおよび
Ｓｌの両者に従って８３を作り、記憶手段２からはＳ、
の変化すなわちＳ２の変化に応じて順次制御コードが読
出される。したがって、特定の命令コードを与えるだけ
で、処理に必要な複数の制御コード（拡張データ）を順
次取出せるといった作用が得られる。
以下、本発明を図面に基づいて説明する。
第２〜４図は本発明に係る命令コードのデコード装置の
一実施例を示す図であり、電子ビーム露光装置に適用し
た例である。
一実施例を示す図であり、電子ビーム露光装置に適用し
た例である。
第１図において、１０は電子ビーム露光装置に付加され
た命令コードのデコード装置であり、命令コードのデコ
ード装置１０は第１のラッチ１１、第２のラッチ１２、
第３のラッチ１３からなる上位アドレス生成手段１と、
メモリアドレスデコード信号Ｒ／Ｗ切換回路（以下、単
にセレクタ）１４および比較器群１５からなる内部アド
レス生成手段４と、記憶手段２としてのランダムアクセ
スメモリ１６と、下位アドレス生成手段３としてのアッ
プダウンカウンタ１７と、を有する他、アドレスカウン
タ１８、リードオンリーメモリ１９、アンドゲート２０
を有している。 第１のラッチ１１、第２のラッチ１２
および第３のう７チ１３は夫々、第１〜第３ランチコン
トロール信号ＬＴ＋ 、Ｌ、Ｔｔ ５ＬＴ３のタイミン
グで外部のホストコンピュータ等からの命令コードＯＣ
や比較データＣＤ、 、ｃＤｔを取込んでラッチし、第
１のランチ１１からは４ビツトアドレスデータＡ Ｄ
ａ−１第２のラッチ１２からは１６ビツトアドレスデー
タＡＤ＋ｂａ、第３のラッチ１３からは１６ビツトアド
レスデータＡＤ＋ｈｈが取出される。比較器群１５は夫
々４ビフトの比較器１５ａ〜１５ｄと２つのオアゲー）
１５ｅ、１５ｆを有し、ＡＤＩ６−とＡＤ＋ｈｂとを比
較し、その比較結果に応じた２ビツトアドレスデータＡ
Ｄ ｚ□を出力する。セレクタ１４はＡ Ｄ ａいＡ
Ｄ ｚ−および後述の４ビツトアドレスデータＡ Ｄ
４ｂの合計１０ビツトのデータをＡ入力群に受け、ま
た、Ｂ入力群には後述の１０ビツトアドレスデータＡＤ
Ｉ。、を受けてこれらのＡ、Ｂ入力群をセレクト入力端
子ＳＥＬに加えられた信号に従って切換えるもので、Ｒ
ＡＭ書込サイクル（後述する）等においてはＢ入力群を
選択する。セレクタ１４からはｌＯビットの内部アドレ
スデータＡＤＩが出力される。
た命令コードのデコード装置であり、命令コードのデコ
ード装置１０は第１のラッチ１１、第２のラッチ１２、
第３のラッチ１３からなる上位アドレス生成手段１と、
メモリアドレスデコード信号Ｒ／Ｗ切換回路（以下、単
にセレクタ）１４および比較器群１５からなる内部アド
レス生成手段４と、記憶手段２としてのランダムアクセ
スメモリ１６と、下位アドレス生成手段３としてのアッ
プダウンカウンタ１７と、を有する他、アドレスカウン
タ１８、リードオンリーメモリ１９、アンドゲート２０
を有している。 第１のラッチ１１、第２のラッチ１２
および第３のう７チ１３は夫々、第１〜第３ランチコン
トロール信号ＬＴ＋ 、Ｌ、Ｔｔ ５ＬＴ３のタイミン
グで外部のホストコンピュータ等からの命令コードＯＣ
や比較データＣＤ、 、ｃＤｔを取込んでラッチし、第
１のランチ１１からは４ビツトアドレスデータＡ Ｄ
ａ−１第２のラッチ１２からは１６ビツトアドレスデー
タＡＤ＋ｂａ、第３のラッチ１３からは１６ビツトアド
レスデータＡＤ＋ｈｈが取出される。比較器群１５は夫
々４ビフトの比較器１５ａ〜１５ｄと２つのオアゲー）
１５ｅ、１５ｆを有し、ＡＤＩ６−とＡＤ＋ｈｂとを比
較し、その比較結果に応じた２ビツトアドレスデータＡ
Ｄ ｚ□を出力する。セレクタ１４はＡ Ｄ ａいＡ
Ｄ ｚ−および後述の４ビツトアドレスデータＡ Ｄ
４ｂの合計１０ビツトのデータをＡ入力群に受け、ま
た、Ｂ入力群には後述の１０ビツトアドレスデータＡＤ
Ｉ。、を受けてこれらのＡ、Ｂ入力群をセレクト入力端
子ＳＥＬに加えられた信号に従って切換えるもので、Ｒ
ＡＭ書込サイクル（後述する）等においてはＢ入力群を
選択する。セレクタ１４からはｌＯビットの内部アドレ
スデータＡＤＩが出力される。
ランダムアクセスメモリ１６は１０ビツトアドレスの読
出し／書込みメモリで、このランダムアクセスメモリ１
６内にはＲＡＭ書込サイクル等においてリードオンリー
メモリ１９からのデータがデータバス２１を介して書込
まれ、あるいはデータバス２２を介して入力される図外
のホストコンピュータ等からのデータが書込まれる。リ
ードオンリーメモリ１９にはあらかじめ所定のフォーマ
ントでデータが格納されており、このデータフォーマン
トは例えば、特定の命令コードに対応する実行可能な制
御コードを複数配列して１つのブロックとするとともに
、当該ブロックの先頭（若しくはブロック後尾）に制御
コード数すなわちブロック内の格納数を示すデータを付
加して形成している。なお、上記ブロックは、特定の命
令コードの種類に対応して複数ブロックとなることは勿
論であるが、ここでは説明の便宜上単一のブロックとす
る。
出し／書込みメモリで、このランダムアクセスメモリ１
６内にはＲＡＭ書込サイクル等においてリードオンリー
メモリ１９からのデータがデータバス２１を介して書込
まれ、あるいはデータバス２２を介して入力される図外
のホストコンピュータ等からのデータが書込まれる。リ
ードオンリーメモリ１９にはあらかじめ所定のフォーマ
ントでデータが格納されており、このデータフォーマン
トは例えば、特定の命令コードに対応する実行可能な制
御コードを複数配列して１つのブロックとするとともに
、当該ブロックの先頭（若しくはブロック後尾）に制御
コード数すなわちブロック内の格納数を示すデータを付
加して形成している。なお、上記ブロックは、特定の命
令コードの種類に対応して複数ブロックとなることは勿
論であるが、ここでは説明の便宜上単一のブロックとす
る。
アドレスカウンタ１８はＲＡＭ書込サイクル等において
カウントゼロがら順次カウントアツプされる１０ビット
アドレスデータＡＤ、。、を発生し、リードオンリーメ
モリ１９内のブロックデータはこのＡＤ、、、に従って
順次アクセスされ、ランダムアクセスメモリ１６に転送
されて書込まれる。アップダウンカウンタ１７はランダ
ムアクセスメモリ１６に書込まれたブロックデータのう
ち、データバス２３を介して読出されたブロック内の制
御コード数を示すデータによって初期値がセントされ、
以降、この初期値をカウントアツプ（若しくはカウント
ダウン）してＡＤａｂを発生する。なお、ブロック内の
他のデータすなわち特定の命令コードに対応する実行可
能な複数の制御コードはデータバス２４を介して読出さ
れ、例えば図外の出力用ボートから外部制御部に出力さ
れる。なお、図中の略号Ｃ３，、Ｃ８ｔはチップセレク
ト信号、ＣＬＲはクリア信号、ＣＬＫはクロック信号、
ＬＤはロード信号、ＤＯはデータ出力、ＤＩはデータ入
力を表わす。
カウントゼロがら順次カウントアツプされる１０ビット
アドレスデータＡＤ、。、を発生し、リードオンリーメ
モリ１９内のブロックデータはこのＡＤ、、、に従って
順次アクセスされ、ランダムアクセスメモリ１６に転送
されて書込まれる。アップダウンカウンタ１７はランダ
ムアクセスメモリ１６に書込まれたブロックデータのう
ち、データバス２３を介して読出されたブロック内の制
御コード数を示すデータによって初期値がセントされ、
以降、この初期値をカウントアツプ（若しくはカウント
ダウン）してＡＤａｂを発生する。なお、ブロック内の
他のデータすなわち特定の命令コードに対応する実行可
能な複数の制御コードはデータバス２４を介して読出さ
れ、例えば図外の出力用ボートから外部制御部に出力さ
れる。なお、図中の略号Ｃ３，、Ｃ８ｔはチップセレク
ト信号、ＣＬＲはクリア信号、ＣＬＫはクロック信号、
ＬＤはロード信号、ＤＯはデータ出力、ＤＩはデータ入
力を表わす。
次に、第３図のタイミングチャートおよび第４図の動作
概念図を参照しながら本実施例の作用を説明する。第３
図において、本実施例の動作タイミングは３つのサイク
ル、すなわち、■データ設定サイクル、■ＲＡＭ書込サ
イクル、■拡張コード順次読出しサイクルから成る。こ
れらのサイクルは各種制御信号、ＬＴ＋ 、ＬＴｚ 、
ＬＴ３ 、Ｃ３＋ ５Ｃ５ｚ 、ＣＬＲ，ＣＬＫ、ＬＤ
などによりタイミングが制御される。■のサイクルでは
、ＬＴ＋ 、Ｌ Ｔｚ 、Ｌ Ｔ３ ニ従ってｏｃ（命
令コード） 、ＣＤ＋ 、ＣＤｚ （比較データｌ、
２）が夫々、第１のランチ１１、第２のラッチ１２、第
３のラッチ１３にラッチされる。■のサイクルではラン
ダムアクセスメモリ１６に所要のブロックデータが書込
まれる。
概念図を参照しながら本実施例の作用を説明する。第３
図において、本実施例の動作タイミングは３つのサイク
ル、すなわち、■データ設定サイクル、■ＲＡＭ書込サ
イクル、■拡張コード順次読出しサイクルから成る。こ
れらのサイクルは各種制御信号、ＬＴ＋ 、ＬＴｚ 、
ＬＴ３ 、Ｃ３＋ ５Ｃ５ｚ 、ＣＬＲ，ＣＬＫ、ＬＤ
などによりタイミングが制御される。■のサイクルでは
、ＬＴ＋ 、Ｌ Ｔｚ 、Ｌ Ｔ３ ニ従ってｏｃ（命
令コード） 、ＣＤ＋ 、ＣＤｚ （比較データｌ、
２）が夫々、第１のランチ１１、第２のラッチ１２、第
３のラッチ１３にラッチされる。■のサイクルではラン
ダムアクセスメモリ１６に所要のブロックデータが書込
まれる。
第４図において、所要のブロックデータはリードオンリ
ーメモリ１９に予め記憶されていたもの、あるいは外部
から転送されたものの何れがである。
ーメモリ１９に予め記憶されていたもの、あるいは外部
から転送されたものの何れがである。
ここではリードオンリーメモリ１９に記憶されていたも
のを例とする。リードオンリーメモリ１９内には、例え
ば任意のアドレス十〇番地にデータ“０００３ （ｌ＆
＞”が記憶されており、この“０００３（１６＞”はブ
ロック内のデータ数が３個であることを表わしている。
のを例とする。リードオンリーメモリ１９内には、例え
ば任意のアドレス十〇番地にデータ“０００３ （ｌ＆
＞”が記憶されており、この“０００３（１６＞”はブ
ロック内のデータ数が３個であることを表わしている。
すなわち、任意のアドレス＋１番地〜任意のアドレス＋
３番地に格納された例えば” ００８８ ＜１６１
“１０２０ （＋６１ “ｏ。
３番地に格納された例えば” ００８８ ＜１６１
“１０２０ （＋６１ “ｏ。
０２ ＜Ｉｈ＋ ”の３つのデータであり、これらの３
っのデータは、実行可能なデータの形態を取り、かつ、
特定の命令に対応したものである。なお、言うまでもな
いがデータの個数は上述例の３つに限定されるものでは
ない。
っのデータは、実行可能なデータの形態を取り、かつ、
特定の命令に対応したものである。なお、言うまでもな
いがデータの個数は上述例の３つに限定されるものでは
ない。
■のサイクルにおいて、リードオンリーメモリ１９内の
データはランダムアクセスメモリ１６に直接転送され、
格納される。この転送には第３図に示すようにｃｓ、、
ｃｓ、およびＣＬＫが関与する。
データはランダムアクセスメモリ１６に直接転送され、
格納される。この転送には第３図に示すようにｃｓ、、
ｃｓ、およびＣＬＫが関与する。
すなわち、アドレスカウンタ１８はＣＬＫに従って順次
ＡＤ、。１を発生し、リードオンリーメモリ１９内のデ
ータはこのＡ Ｄ ｌｏ−に従って読出され、データバ
ス２１上に乗せられる。一方、セレクタ１４はＣＳ＋
、ＣＳｔによってＢ入力群を選択しており、Ｂ入力群に
加えられたＡＤＩｏ−はこのセレクタ１４を介してラン
ダムアクセスメモリ１６に加えられ、ランダムアクセス
メモリ１６はデータバス２１上のデータ、すなわちリー
ドオンリーメモリ１９がら続出されたデータを取込んで
格納する。その結果、ランダムアクセスメモリ１６には
リードオンリーメモリ１９と同一のフォーマントのデー
タが書込まれる。
ＡＤ、。１を発生し、リードオンリーメモリ１９内のデ
ータはこのＡ Ｄ ｌｏ−に従って読出され、データバ
ス２１上に乗せられる。一方、セレクタ１４はＣＳ＋
、ＣＳｔによってＢ入力群を選択しており、Ｂ入力群に
加えられたＡＤＩｏ−はこのセレクタ１４を介してラン
ダムアクセスメモリ１６に加えられ、ランダムアクセス
メモリ１６はデータバス２１上のデータ、すなわちリー
ドオンリーメモリ１９がら続出されたデータを取込んで
格納する。その結果、ランダムアクセスメモリ１６には
リードオンリーメモリ１９と同一のフォーマントのデー
タが書込まれる。
■のサイクルにおいて、ＣＬＲ−“■５″′によってそ
のカウント値をゼロにされたアップダウンカウンタ１７
は、Ｌ Ｄ ＝ ”Ｌ、”を受けてそのときのデータバ
ス２３上のデータを取込み、初期値をセットする。ここ
で、■のサイクルにおいては、Ｃ３＋−Ｃ３ｚが■のサ
イクルの逆論理となっており、セレクタ１４はへ入力群
を選択している。このときのランダムアクセスメモリ１
６のアドレス入力は、へ入力群に加えられたＡＤａ−３
ＡＤ□、Ａ Ｄ ａ ｂであり、ＡＤ４−はＯＣに対応
し、ＡＤｚ−はＣＤ、とＣＤ、の比較結果に対応し、そ
して、Ａ Ｄ ａ ｂはアップダウンカウンタ■７のカ
ウント出力に対応している。但し、アップダウンカウン
タ１７のカウント出力はまだゼロである。
のカウント値をゼロにされたアップダウンカウンタ１７
は、Ｌ Ｄ ＝ ”Ｌ、”を受けてそのときのデータバ
ス２３上のデータを取込み、初期値をセットする。ここ
で、■のサイクルにおいては、Ｃ３＋−Ｃ３ｚが■のサ
イクルの逆論理となっており、セレクタ１４はへ入力群
を選択している。このときのランダムアクセスメモリ１
６のアドレス入力は、へ入力群に加えられたＡＤａ−３
ＡＤ□、Ａ Ｄ ａ ｂであり、ＡＤ４−はＯＣに対応
し、ＡＤｚ−はＣＤ、とＣＤ、の比較結果に対応し、そ
して、Ａ Ｄ ａ ｂはアップダウンカウンタ■７のカ
ウント出力に対応している。但し、アップダウンカウン
タ１７のカウント出力はまだゼロである。
ここで、ＡＤ４．は上位、ＡＤ！、は中位、そして、Ａ
Ｄａｈは下位に重み付けされている。今、八〇ａｂはゼ
ロであるから、ランダムアクセスメモリ１６はＡＤ、、
とＡＤ！、とによってアドレス指定され、このときのア
ドレス指定値をリードオンリーメモリ１９の任意のアド
レス＋Ｏ番地に一致させておけば、この場合、ＡＤ４．
とＡＤ、、とによってランダムアクセスメモリ１６内の
０００３（Ｉ４．”が読出されることとなる。すなわち
、ブロック内のデータ個数がデータバス２３に乗せられ
、アップダウンカウンタ１７はこのブロック内のデータ
個数によって初期値がセットされる。
Ｄａｈは下位に重み付けされている。今、八〇ａｂはゼ
ロであるから、ランダムアクセスメモリ１６はＡＤ、、
とＡＤ！、とによってアドレス指定され、このときのア
ドレス指定値をリードオンリーメモリ１９の任意のアド
レス＋Ｏ番地に一致させておけば、この場合、ＡＤ４．
とＡＤ、、とによってランダムアクセスメモリ１６内の
０００３（Ｉ４．”が読出されることとなる。すなわち
、ブロック内のデータ個数がデータバス２３に乗せられ
、アップダウンカウンタ１７はこのブロック内のデータ
個数によって初期値がセットされる。
このようにブロック内のデータ個数を表わす先頭データ
（若しくは後尾データ）がアップダウンカウンタ１７に
ロードされると、以降、アップダウンカウンタ１７はＣ
ＬＫに従ってそのカウント値をカウントアツプ（若しく
はカウントダウン）していく。これにより、ＡＤａｈが
発生し、ランダムアクセスメモ１月６のアドレス指定値
は１つづつ順次更新され、ランダムアクセスメモリ１６
内の３つのデータ″００８８ （ｌｔｈ） ” １
０２０ （１６）“０００２ （１６１”が順次アドレ
ス順に読出されてデータバス２４に乗せられる。
（若しくは後尾データ）がアップダウンカウンタ１７に
ロードされると、以降、アップダウンカウンタ１７はＣ
ＬＫに従ってそのカウント値をカウントアツプ（若しく
はカウントダウン）していく。これにより、ＡＤａｈが
発生し、ランダムアクセスメモ１月６のアドレス指定値
は１つづつ順次更新され、ランダムアクセスメモリ１６
内の３つのデータ″００８８ （ｌｔｈ） ” １
０２０ （１６）“０００２ （１６１”が順次アドレ
ス順に読出されてデータバス２４に乗せられる。
以上のように、本実施例では、ＯＣに対応し上位に重み
付けされたＡＤ、、を発生するとともに、ＣＤ、、ＣＤ
Ｚの比較結果に対応し中位に重み付けされたＡＤ！、を
発生し、さらに、ランダムアクセスメモリ１６から読出
された先頭データを初期値として順次更新される下位に
重み付けされたＡＤ４ｈを発生するようにしている。し
たがって、ランダムアクセスメモリ１６内部に特定の命
令コード（ＱＣ）に対応した複数の制御コードをアドレ
ス順に配列するとともに、その先頭（または後尾）には
制御コードの格納数を表すデータを格納しておくだけで
、ＯＣ，ＣＤ＋ 、ＣＤｚを与えた場合に、Ａ Ｄ ａ
いＡ Ｄ ｚいＡ Ｄ ａ ｂに従って順次制御コード
を読出すことができ、この制御コードを拡張コードとし
て実行に供させることができる。すなわち、特定の命令
コードを与えるだけで、この命令コードを実行するに必
要な一連の拡張コードが取出せるので、例えば、マイク
ロプロセッサの負担を軽減させることができるといった
効果が得られる。また、本実施例ではランダムアクセス
メモリ１６内の拡張データを必要に応じて外部からも書
込むことが可能なように構成されており、システムフレ
キシビリティの面で好ましい。
付けされたＡＤ、、を発生するとともに、ＣＤ、、ＣＤ
Ｚの比較結果に対応し中位に重み付けされたＡＤ！、を
発生し、さらに、ランダムアクセスメモリ１６から読出
された先頭データを初期値として順次更新される下位に
重み付けされたＡＤ４ｈを発生するようにしている。し
たがって、ランダムアクセスメモリ１６内部に特定の命
令コード（ＱＣ）に対応した複数の制御コードをアドレ
ス順に配列するとともに、その先頭（または後尾）には
制御コードの格納数を表すデータを格納しておくだけで
、ＯＣ，ＣＤ＋ 、ＣＤｚを与えた場合に、Ａ Ｄ ａ
いＡ Ｄ ｚいＡ Ｄ ａ ｂに従って順次制御コード
を読出すことができ、この制御コードを拡張コードとし
て実行に供させることができる。すなわち、特定の命令
コードを与えるだけで、この命令コードを実行するに必
要な一連の拡張コードが取出せるので、例えば、マイク
ロプロセッサの負担を軽減させることができるといった
効果が得られる。また、本実施例ではランダムアクセス
メモリ１６内の拡張データを必要に応じて外部からも書
込むことが可能なように構成されており、システムフレ
キシビリティの面で好ましい。
なお、本実施例では電子ビーム露光装置に適用したもの
を示したが、これに限らず、特定の命令コードに対応し
て一連の制御コードを得ようとするようなシステムであ
れば、全てに適用が可能である。
を示したが、これに限らず、特定の命令コードに対応し
て一連の制御コードを得ようとするようなシステムであ
れば、全てに適用が可能である。
囚に、上記実施例を高速ＴＴＬおよびアクセスタイム５
５ｎｓのＳＲＡＭを用いて回路を形成した場合で、例え
ば、第１のラッチ１１、第２のラッチ１２および第３の
ラッチ１３にｒＦ５７３Ｊ、比較器１５ａ〜１５ｄにｒ
ｓ８５Ｊ、アップダウンカウンタ１７にｒＦ１９３Ｊ、
ランダムアクセスメモリ１６にｒ８１ｃ８６−５５Ｊを
使用すると、データ設定サイクル（■のサイクル）に２
０Ｏｎ、ｓ （最小）、拡張コード順次続出サイクル（
■のサイクル）に２２０ｎｓ （最小）の高速動作とな
り、仮に、１サイクル１００ｎｓの高速マイクロプロセ
ッサで同一の処理を実行した場合には３．６μｓｅｃ
（最小）であるから、およそ１２倍もの高速処理が可
能となる。
５ｎｓのＳＲＡＭを用いて回路を形成した場合で、例え
ば、第１のラッチ１１、第２のラッチ１２および第３の
ラッチ１３にｒＦ５７３Ｊ、比較器１５ａ〜１５ｄにｒ
ｓ８５Ｊ、アップダウンカウンタ１７にｒＦ１９３Ｊ、
ランダムアクセスメモリ１６にｒ８１ｃ８６−５５Ｊを
使用すると、データ設定サイクル（■のサイクル）に２
０Ｏｎ、ｓ （最小）、拡張コード順次続出サイクル（
■のサイクル）に２２０ｎｓ （最小）の高速動作とな
り、仮に、１サイクル１００ｎｓの高速マイクロプロセ
ッサで同一の処理を実行した場合には３．６μｓｅｃ
（最小）であるから、およそ１２倍もの高速処理が可
能となる。
本発明によれば、特定の命令コードの場合に、この命令
コードを与えるだけで、処理に必要な拡張データを順次
取出すことができるようになり、したがって、マイクロ
プロセッサの負担を軽減させることができる。
コードを与えるだけで、処理に必要な拡張データを順次
取出すことができるようになり、したがって、マイクロ
プロセッサの負担を軽減させることができる。
第１図は本発明の原理ブロック図、
第２〜４図は本発明に係る命令コー
ド装置の一実施例を示す図であり、
第２図はその構成図、
第３図はそのタイミングチャート、
第４図はその動作概念図、
第５図は従来例の概念図である。
ドのデコー
ト・・・・・上位アドレス生成手段、
２・・・・・・記憶手段、
３・・・・・・下位アドレス生成手段、４・・・・・・
内部アドレス生成手段、１６・・・・・・ランダムアク
セスメモリ（記憶手段）、１７・・・・・・アフブダウ
ンカウンタ（下位アドレス生成手段）。
内部アドレス生成手段、１６・・・・・・ランダムアク
セスメモリ（記憶手段）、１７・・・・・・アフブダウ
ンカウンタ（下位アドレス生成手段）。
Claims (1)
- 【特許請求の範囲】 特定の命令コード列を含む外部データに従って内部アド
レス信号列（Ｓ＿３）の上位側の信号列（Ｓ＿１）を生
成する上位アドレス生成手段（１）と、 該上位側の信号列（Ｓ＿１）で表現されるアドレスを先
頭若しくは後尾とするデータ格納エリア（Ｄ＿１〜Ｄ＿
ｎ）内に、前記特定の命令コード列に対応する複数の制
御コードを格納し、また、該データ格納エリアの先頭若
しくは後尾には、該制御コードの格納数を示すデータを
格納する記憶手段（２）と、 該記憶手段（２）から読出された制御コードの格納数を
示すデータによって初期値がセットされ、以降、該初期
値をカウントアップ若しくはカウントダウンして内部ア
ドレス信号列（Ｓ＿３）の下位側の信号列（Ｓ＿２）を
生成する下位アドレス生成手段（３）と、 前記上位側の信号列（Ｓ＿１）および下位側の信号列（
Ｓ＿２）に従って内部アドレス信号列（Ｓ＿３）を生成
し、該内部アドレス信号列（Ｓ＿３）を記憶手段（２）
の読出し用のアドレスに供させる内部アドレス生成手段
（４）と、を備えたことを特徴とする命令コードのデコ
ード装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279606A JPH0795269B2 (ja) | 1988-11-04 | 1988-11-04 | 命令コードのデコード装置 |
| DE68928575T DE68928575T2 (de) | 1988-11-04 | 1989-11-03 | Gerät zur Dekodierung eines Befehlskodes |
| EP89403038A EP0367683B1 (en) | 1988-11-04 | 1989-11-03 | Device for decoding instruction code |
| US08/194,802 US5500930A (en) | 1988-11-04 | 1994-02-14 | System to decode instructions indicating the addresses of control codes and providing patterns to direct an electron beam exposure apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63279606A JPH0795269B2 (ja) | 1988-11-04 | 1988-11-04 | 命令コードのデコード装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02126321A true JPH02126321A (ja) | 1990-05-15 |
| JPH0795269B2 JPH0795269B2 (ja) | 1995-10-11 |
Family
ID=17613329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63279606A Expired - Fee Related JPH0795269B2 (ja) | 1988-11-04 | 1988-11-04 | 命令コードのデコード装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5500930A (ja) |
| EP (1) | EP0367683B1 (ja) |
| JP (1) | JPH0795269B2 (ja) |
| DE (1) | DE68928575T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04333141A (ja) * | 1991-05-08 | 1992-11-20 | Fujitsu Ltd | 情報処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191199A (ja) * | 1993-12-27 | 1995-07-28 | Fujitsu Ltd | 荷電粒子ビーム露光システム及び露光方法 |
| US5528048A (en) * | 1994-03-15 | 1996-06-18 | Fujitsu Limited | Charged particle beam exposure system and method |
| AU756026B2 (en) | 1998-01-31 | 2003-01-02 | Nec Corporation | Communication system capable of displaying addresser information and method for displaying addresser-related information |
| TW466406B (en) * | 2000-04-27 | 2001-12-01 | Welkin Technologies Inc | I/O register programming system and method using transmission setup value |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4032896A (en) * | 1974-10-30 | 1977-06-28 | Motorola, Inc. | Microprocessor having index register coupled to serial-coupled address bus sections and to data bus |
| US4079455A (en) * | 1976-12-13 | 1978-03-14 | Rca Corporation | Microprocessor architecture |
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| US4780808A (en) * | 1981-11-27 | 1988-10-25 | Storage Technology Corporation | Control of cache buffer for memory subsystem |
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| FR2561429B1 (fr) * | 1984-03-13 | 1986-09-19 | Trt Telecom Radio Electr | Dispositif d'adressage pour fournir a une memoire des codes d'adresse |
| DE3535215A1 (de) * | 1985-10-02 | 1987-04-02 | Nixdorf Computer Ag | Verfahren und schaltungsanordnung zum lesen von daten aus dem speicher einer datenverarbeitungsanlage |
| JPS62164133A (ja) * | 1986-01-16 | 1987-07-20 | Toshiba Corp | マイクロプログラム制御装置 |
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| JPS63197057A (ja) * | 1987-02-12 | 1988-08-15 | Hitachi Ltd | 情報記録方法 |
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| KR0152979B1 (ko) * | 1988-07-15 | 1998-11-16 | 가시오 가즈오 | 가변길이 데이터 처리장치 |
-
1988
- 1988-11-04 JP JP63279606A patent/JPH0795269B2/ja not_active Expired - Fee Related
-
1989
- 1989-11-03 DE DE68928575T patent/DE68928575T2/de not_active Expired - Fee Related
- 1989-11-03 EP EP89403038A patent/EP0367683B1/en not_active Expired - Lifetime
-
1994
- 1994-02-14 US US08/194,802 patent/US5500930A/en not_active Expired - Fee Related
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| JPH04333141A (ja) * | 1991-05-08 | 1992-11-20 | Fujitsu Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5500930A (en) | 1996-03-19 |
| EP0367683A2 (en) | 1990-05-09 |
| EP0367683B1 (en) | 1998-02-04 |
| EP0367683A3 (en) | 1992-04-22 |
| JPH0795269B2 (ja) | 1995-10-11 |
| DE68928575D1 (de) | 1998-03-12 |
| DE68928575T2 (de) | 1998-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |