JPS6043592B2 - 大容量スタテイツクシフトレジスタ - Google Patents
大容量スタテイツクシフトレジスタInfo
- Publication number
- JPS6043592B2 JPS6043592B2 JP53112601A JP11260178A JPS6043592B2 JP S6043592 B2 JPS6043592 B2 JP S6043592B2 JP 53112601 A JP53112601 A JP 53112601A JP 11260178 A JP11260178 A JP 11260178A JP S6043592 B2 JPS6043592 B2 JP S6043592B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- input
- random access
- static shift
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/287—Organisation of a multiplicity of shift registers
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は、大容量で任意のシフト段数が得られるラ
ンダムアクセスメモリ （以下ＲＡＭと言う）を用いた
スタティックシフトレジスタに関するものてある。
ンダムアクセスメモリ （以下ＲＡＭと言う）を用いた
スタティックシフトレジスタに関するものてある。
従来の大容量シフトレジスタはダイナミック動作をす
るものが多く、かつシフト段数はあらかじめ定められて
いるものがほとんであつた。
るものが多く、かつシフト段数はあらかじめ定められて
いるものがほとんであつた。
このため、従来の大容量シフトレジスタでは、任意のシ
。フト段数を容易に得ることは困難であつた。またＲＡ
Ｍを用いた従来のシフトレジスタは部品数が多くなりす
ぎるという欠点があつた。 この発明は、上記のような
従来のものの欠点を除去するためになされたもので、任
意個のＲＡＭ冫と１個のリングカウンタとＲＡＭと同数
フリップフロップを用いることにより、大容量で、かつ
任意のシフト段数が得られるスタティックシフトレジス
タを提供することを目的としている。 以下この発明の
一実施例を図について説明する第１図はｎ段シフトレジ
スタを２段連結した例を示す。
。フト段数を容易に得ることは困難であつた。またＲＡ
Ｍを用いた従来のシフトレジスタは部品数が多くなりす
ぎるという欠点があつた。 この発明は、上記のような
従来のものの欠点を除去するためになされたもので、任
意個のＲＡＭ冫と１個のリングカウンタとＲＡＭと同数
フリップフロップを用いることにより、大容量で、かつ
任意のシフト段数が得られるスタティックシフトレジス
タを提供することを目的としている。 以下この発明の
一実施例を図について説明する第１図はｎ段シフトレジ
スタを２段連結した例を示す。
図において、１１はデータ入力ａが入力される第１段Ｒ
ＡＭ）２１は第１段ＲＡＭＩＩのデータ出力ｂ、を一時
記憶する第１段フリップフロップ、１２は第１段フリッ
プフロップ２１のラッチデータ出か、が入力されれる第
２段ＲＡＭＮ２２は第２段ＲＡＭ１２のデータ出力ｂ２
を一時記憶し、そのラッチデータ出力Ｃ２をシフトレジ
スタのデータ出力とする第２段フリップフロップ、３は
クロック入力ｄをｏから（ｎ−１）まで（ｎは正の整数
）カウントし、その出力ｅをアドレス信号として前記２
つのＲＡＭＩＩ、１２に加える（ｎ−１）リングカウン
タである。そして前記クロック信号ｄは第１段、第２段
フリップフロップ２１、２２のクロック入力に入力され
るとともに、第１段、第２段ＲＡＭＩＩ、１２にもリー
ドライト信号ｆとして入力されている。 なお、フリッ
プフロップ２１、２２はクロック信号ｄの立ち下がりで
データをラッチするものとする。
ＡＭ）２１は第１段ＲＡＭＩＩのデータ出力ｂ、を一時
記憶する第１段フリップフロップ、１２は第１段フリッ
プフロップ２１のラッチデータ出か、が入力されれる第
２段ＲＡＭＮ２２は第２段ＲＡＭ１２のデータ出力ｂ２
を一時記憶し、そのラッチデータ出力Ｃ２をシフトレジ
スタのデータ出力とする第２段フリップフロップ、３は
クロック入力ｄをｏから（ｎ−１）まで（ｎは正の整数
）カウントし、その出力ｅをアドレス信号として前記２
つのＲＡＭＩＩ、１２に加える（ｎ−１）リングカウン
タである。そして前記クロック信号ｄは第１段、第２段
フリップフロップ２１、２２のクロック入力に入力され
るとともに、第１段、第２段ＲＡＭＩＩ、１２にもリー
ドライト信号ｆとして入力されている。 なお、フリッ
プフロップ２１、２２はクロック信号ｄの立ち下がりで
データをラッチするものとする。
つぎに動作について説明する。
クロック入力ｄは（ｎ−１）リングカウンタ３をカウ
ントアップし、第２図の矢印Ａで示すように２つのＲＡ
ＭＩＩ、１２にアドレス信号ｅを与える。
ントアップし、第２図の矢印Ａで示すように２つのＲＡ
ＭＩＩ、１２にアドレス信号ｅを与える。
ＲＡＭＩＩ、１２にアドレス信号ｅが入つた時点では、
クロック入力ｄは““Ｈｉｇｈ’’の状態にあり、ＲＡ
Ｍｌｌ，ｌ２はアドレス信号ｅにより指定されるアドレ
スでリード動作を行なう。ＲＡＭｌｌ，ｌ２の定められ
たアクセス時間ののち、矢印Ｂで示すように、ＲＡＭｌ
ｌ，ｌ２のデータ出力１）１，ｂ２が現われ、このデー
タ出力Ｂｌ，ｂ２は矢印Ｃで示すように、クロック信号
ｄによりフリップフロップ２１，２２に取り込まれる。
ＲＡＭｌｌ，ｌ２の出力データＢｌ，ｂ２がフリップフ
ロップ２１，２２に取り込まれた時点では、クロック入
力ｄは附号Ｄで示すように゜゜Ｌ０ｗ゛の状態にあり、
ＲＡＭｌｌ，ｌ２はライト動作を開始する。クロック入
力ｄが゜“ＬＯｗ゛から゜゜Ｈｉｇｔ１゛に変化し終わ
るまでにＲＡＭｌｌ，ｌ２のアドレス信号ｅは変化しな
いので、ＲＡＭｌｌ，ｌ２はリードを行なつた同じアド
レスにデータを書き込む。そして次のクロック信号ｄの
立ち上がりてアドレス信号ｅは変化してＲＡＭアドレス
は更新され、その更新されたアドレスで前記と同じ動作
を繰り返す。以上の繰り返しをｎ回行つたとき、ｎ回目
のリード時のＲＡＭｌｌ，ｌ２の出力データＢｌ，ｂ２
は丁度ｎ回前にＲ，ＡＭｌｌ，ｌ２にライトされたデー
タであることは明らかである。この動作の繰り返しによ
り、入力データａはＲＡＭｌ段ごとにｎビット遅れて出
力され、ＲＡＭを２段連結したこのシフトレジスタでは
入力データａは頷ビット遅れて出力される。なお、前記
実施例ではｎ段シフトレジスタを２段連結した場合につ
いて説明したが、ｎ段シフトレジスタを任意段連結して
もよいことは勿論である。
クロック入力ｄは““Ｈｉｇｈ’’の状態にあり、ＲＡ
Ｍｌｌ，ｌ２はアドレス信号ｅにより指定されるアドレ
スでリード動作を行なう。ＲＡＭｌｌ，ｌ２の定められ
たアクセス時間ののち、矢印Ｂで示すように、ＲＡＭｌ
ｌ，ｌ２のデータ出力１）１，ｂ２が現われ、このデー
タ出力Ｂｌ，ｂ２は矢印Ｃで示すように、クロック信号
ｄによりフリップフロップ２１，２２に取り込まれる。
ＲＡＭｌｌ，ｌ２の出力データＢｌ，ｂ２がフリップフ
ロップ２１，２２に取り込まれた時点では、クロック入
力ｄは附号Ｄで示すように゜゜Ｌ０ｗ゛の状態にあり、
ＲＡＭｌｌ，ｌ２はライト動作を開始する。クロック入
力ｄが゜“ＬＯｗ゛から゜゜Ｈｉｇｔ１゛に変化し終わ
るまでにＲＡＭｌｌ，ｌ２のアドレス信号ｅは変化しな
いので、ＲＡＭｌｌ，ｌ２はリードを行なつた同じアド
レスにデータを書き込む。そして次のクロック信号ｄの
立ち上がりてアドレス信号ｅは変化してＲＡＭアドレス
は更新され、その更新されたアドレスで前記と同じ動作
を繰り返す。以上の繰り返しをｎ回行つたとき、ｎ回目
のリード時のＲＡＭｌｌ，ｌ２の出力データＢｌ，ｂ２
は丁度ｎ回前にＲ，ＡＭｌｌ，ｌ２にライトされたデー
タであることは明らかである。この動作の繰り返しによ
り、入力データａはＲＡＭｌ段ごとにｎビット遅れて出
力され、ＲＡＭを２段連結したこのシフトレジスタでは
入力データａは頷ビット遅れて出力される。なお、前記
実施例ではｎ段シフトレジスタを２段連結した場合につ
いて説明したが、ｎ段シフトレジスタを任意段連結して
もよいことは勿論である。
以上のように、この発明の大容量スタティックシフトレ
ジスタによれば、任意個のＲＡＭと、１個のリングカウ
ンタと、ＲＡＭと同数のフリップフロップとにより、任
意の段数を持つ大容量のスタティックシフトレジスタを
実現することができ、しかも安価で、かつ自由度の高い
シフトレジスタを得られる効果がある。
ジスタによれば、任意個のＲＡＭと、１個のリングカウ
ンタと、ＲＡＭと同数のフリップフロップとにより、任
意の段数を持つ大容量のスタティックシフトレジスタを
実現することができ、しかも安価で、かつ自由度の高い
シフトレジスタを得られる効果がある。
第１図はこの発明の一実施例による大容量スタティック
シフトレジスタの一実施例の回路図、第２図は第１図の
各部の信号のタイムチャートを示ｌす図である。 １１，１２・・・ＲＡＭ、２１，２２・・・フリップフ
ロップ、３・・・リングカウンタ、ｅ・・・アドレス信
号。
シフトレジスタの一実施例の回路図、第２図は第１図の
各部の信号のタイムチャートを示ｌす図である。 １１，１２・・・ＲＡＭ、２１，２２・・・フリップフ
ロップ、３・・・リングカウンタ、ｅ・・・アドレス信
号。
Claims (1)
- １ 第１段ないし第ｍ段ランダムアクセスメモリ（ｍは
正の整数）と、この第１段ないし第ｍ段ランダムアクセ
スメモリにアドレス信号を加える（ｎ−１）リングカウ
ンタ（ｎは正の整数）と、前記第１段ないし第ｍ段ラン
ダムアクセスメモリの出力データーを一時記憶しそのラ
ッチ出力データを次段ランダムアクセスメモリの入力あ
るいはシフトレジスタの出力とする第１段ないし第ｍ段
フリップフロップとを備えたことを特徴とする大容量ス
タティックシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53112601A JPS6043592B2 (ja) | 1978-09-12 | 1978-09-12 | 大容量スタテイツクシフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53112601A JPS6043592B2 (ja) | 1978-09-12 | 1978-09-12 | 大容量スタテイツクシフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5538683A JPS5538683A (en) | 1980-03-18 |
| JPS6043592B2 true JPS6043592B2 (ja) | 1985-09-28 |
Family
ID=14590808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53112601A Expired JPS6043592B2 (ja) | 1978-09-12 | 1978-09-12 | 大容量スタテイツクシフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043592B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206981A (en) * | 1981-06-12 | 1982-12-18 | Toyo Commun Equip Co Ltd | Data storing system |
| JPS5925890U (ja) * | 1982-08-09 | 1984-02-17 | オンキヨー株式会社 | スピ−カ−用振動板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342634A (en) * | 1976-09-30 | 1978-04-18 | Nec Corp | Variable-length shift register |
| JPS5368045A (en) * | 1976-11-29 | 1978-06-17 | Nec Corp | Variable length 2-dimensional shift register |
-
1978
- 1978-09-12 JP JP53112601A patent/JPS6043592B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5342634A (en) * | 1976-09-30 | 1978-04-18 | Nec Corp | Variable-length shift register |
| JPS5368045A (en) * | 1976-11-29 | 1978-06-17 | Nec Corp | Variable length 2-dimensional shift register |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5538683A (en) | 1980-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733376A (en) | Semiconductor memory device having serial data input circuit and serial data output circuit | |
| JPS63276795A (ja) | 可変長シフトレジスタ | |
| KR960042730A (ko) | 반도체기억장치 | |
| JP2999869B2 (ja) | メモリアクセス方式 | |
| JPS6043592B2 (ja) | 大容量スタテイツクシフトレジスタ | |
| JPS603714B2 (ja) | 可変長シフトレジスタ | |
| JP3013800B2 (ja) | 非同期ｆｉｆｏ回路 | |
| JP3240067B2 (ja) | 順次メモリ | |
| US5978295A (en) | Sequential access memories | |
| US3815096A (en) | Stacking store having overflow indication for the transmission of data in the chronological order of their appearance | |
| JPS603715B2 (ja) | 可変長シフトレジスタ | |
| JP2667702B2 (ja) | ポインタリセット方式 | |
| RU2022353C1 (ru) | Устройство для определения дополнения множества | |
| JPH0535519B2 (ja) | ||
| JP3057728B2 (ja) | 半導体記憶装置 | |
| JPH01232420A (ja) | データのスタック装置 | |
| JPH0376094A (ja) | 半導体記憶装置 | |
| SU1381530A1 (ru) | Устройство дл сопр жени источника и приемника информации | |
| JPS62134881A (ja) | Ｆｉ／ｆｏメモリ | |
| JPH02310888A (ja) | スタティックランダムアクセスメモリ | |
| JPS5849960B2 (ja) | 情報チエツク方式 | |
| JPH0376557B2 (ja) | ||
| SU1531172A1 (ru) | Параллельный асинхронный регистр | |
| JPH0430398A (ja) | 遅延装置 | |
| JPH0419894A (ja) | エラスティックストア回路 |