JPS5936353B2 - センス増幅器型ラツチ回路 - Google Patents
センス増幅器型ラツチ回路Info
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- JPS5936353B2 JPS5936353B2 JP52061315A JP6131577A JPS5936353B2 JP S5936353 B2 JPS5936353 B2 JP S5936353B2 JP 52061315 A JP52061315 A JP 52061315A JP 6131577 A JP6131577 A JP 6131577A JP S5936353 B2 JPS5936353 B2 JP S5936353B2
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- sense amplifier
- latch circuit
- node
- bit line
- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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Description
【発明の詳細な説明】
本発明はセンス増幅器型ラッチ回路、特にデプレション
型及びエンハンスメント型の電界効果トランジスタから
構成され、自己分離を有するセンス増幅器型ラッチ回路
に関する。
型及びエンハンスメント型の電界効果トランジスタから
構成され、自己分離を有するセンス増幅器型ラッチ回路
に関する。
従来の技術について述べると、米国特許第394938
5号は、本発明のセンス増幅器ラッチ回路を利用し得る
従来の記憶配列装置の1列である。
5号は、本発明のセンス増幅器ラッチ回路を利用し得る
従来の記憶配列装置の1列である。
又米国特許第3610967号はその出力が本発明のセ
ンス増幅器ラッチ回路により感知され得る記憶セルの他
の1例である。上記両米国特許の各々に引用された参考
文献も又本発明の応用に適合するものとして参照してよ
い。従来の技術は、そのような記憶セルの出力を感知す
るためのセンス増幅器、ラッチ、及びセンス増幅器ラッ
チ組合せなどを多く教示している。一般に、そのような
記憶セルは情報を書き込み又は情報を読取るため関連す
る1対のビット線を有する。センス増幅器は、又上記1
対のビット線の各個へ接続されて、典型的にはそのビッ
ト線対の各個の電圧又は電流(又はその両方)の差を検
出して二進値の「O」又は「1」の何れが貯蔵されてい
たかを決定する。そのようなセンス増幅器の1つの型は
1対の交叉結合した電界効果トランジスタと、信号レベ
ル゛ の差が上記ビット線対間に印加された後にこれら
交叉結合トランジスタ間に競合状態即ち過渡状態を起さ
せるために用いられる第3のトランジスタを使用するも
のとして知られている。
ンス増幅器ラッチ回路により感知され得る記憶セルの他
の1例である。上記両米国特許の各々に引用された参考
文献も又本発明の応用に適合するものとして参照してよ
い。従来の技術は、そのような記憶セルの出力を感知す
るためのセンス増幅器、ラッチ、及びセンス増幅器ラッ
チ組合せなどを多く教示している。一般に、そのような
記憶セルは情報を書き込み又は情報を読取るため関連す
る1対のビット線を有する。センス増幅器は、又上記1
対のビット線の各個へ接続されて、典型的にはそのビッ
ト線対の各個の電圧又は電流(又はその両方)の差を検
出して二進値の「O」又は「1」の何れが貯蔵されてい
たかを決定する。そのようなセンス増幅器の1つの型は
1対の交叉結合した電界効果トランジスタと、信号レベ
ル゛ の差が上記ビット線対間に印加された後にこれら
交叉結合トランジスタ間に競合状態即ち過渡状態を起さ
せるために用いられる第3のトランジスタを使用するも
のとして知られている。
この種センス増幅器の1例は米国特許第3795898
号に・ 示され、これにおいてその交叉結合対はトラン
ジスタQ106であり、第3トランジスタはQIOOと
称されるものであり、これらはすべて該特許の第1図に
示される。この特許に示されたセンス増幅器の重要な欠
点はセンス増幅器が各ビツト線か隔離されていないこと
である。かくして、レース状態が作られてセンス増幅器
ラツチ回路が完全にセツトされると、両ビツト線間には
全輪理電圧が印加される。次の記憶サイクルに先だつて
、そのビツト線対を同じ(二進値の高レベル)電位に復
帰させることが必要であり、それには時間と電力を消費
する。この両ビツト線をそのような交叉結合センス増幅
器ラツチから隔離するための1つの既知技術は米国特許
第3600609号に示される。しカルながら、この特
許によれば、隔離トランジスタ14と16が別々にゲー
トされなければならず、且つビツト線がレース状態の確
立期間中センス増幅器ラツチへ接続せしめられることを
必要とする。かくして、これらビツト線はやはり全輪理
レベル電圧力劾口わるであろう。更に本発明の背景を述
べると、エンハンスメント型とデプレシヨン型両方の電
界効果トランジスタが、従来の回路に用いられて来た。
号に・ 示され、これにおいてその交叉結合対はトラン
ジスタQ106であり、第3トランジスタはQIOOと
称されるものであり、これらはすべて該特許の第1図に
示される。この特許に示されたセンス増幅器の重要な欠
点はセンス増幅器が各ビツト線か隔離されていないこと
である。かくして、レース状態が作られてセンス増幅器
ラツチ回路が完全にセツトされると、両ビツト線間には
全輪理電圧が印加される。次の記憶サイクルに先だつて
、そのビツト線対を同じ(二進値の高レベル)電位に復
帰させることが必要であり、それには時間と電力を消費
する。この両ビツト線をそのような交叉結合センス増幅
器ラツチから隔離するための1つの既知技術は米国特許
第3600609号に示される。しカルながら、この特
許によれば、隔離トランジスタ14と16が別々にゲー
トされなければならず、且つビツト線がレース状態の確
立期間中センス増幅器ラツチへ接続せしめられることを
必要とする。かくして、これらビツト線はやはり全輪理
レベル電圧力劾口わるであろう。更に本発明の背景を述
べると、エンハンスメント型とデプレシヨン型両方の電
界効果トランジスタが、従来の回路に用いられて来た。
エンハンスメント型電界効果トランジスタとデプレシヨ
ン型電界効果トランジスタをインバータとして組合せる
とエンハンスメント型電界効果トランジスタだけを用い
るインバータよりも優れていることが分つた。何故なら
効率が高く且つ過渡応答が速いからである。デプレシヨ
ン型電界効果トランジスタを流れる電流は出力電圧移行
がドレイン供給電圧の方へ向うとき略−定であり、従つ
て著しく大きいスイツチング速度を与える。デプレシヨ
ン型電界効果トランジスタは又同じ目的に用いられるエ
ンハンスメント型電界効果トランジスタよりも著しく小
さく作ることができ、特に高スイツチング速度を必要と
しない場合然りである。又、デプレシヨン型電界効果ト
ランジスタはエンハンスメント型電界効果トランジスタ
に関連するしきい電圧降下を有せず、従つて負荷装置と
して用いるとき、信号トランジスタと負荷装置間の出力
ノードを完全に2進値の高レベルにまで上昇させること
ができる。上述のような自己隔離した交叉結合センス増
幅器ラツチ回路におけるデプレシヨン型とエンハンスメ
ント型両電界効果トランジスタの有利な組合せは本発明
以前には知られていなかつた。それ故、本発明の1つの
目的は、エンハンスメント型とデプレシヨン型両方の電
界効果トランジスタを用いる改良されたセンス増幅器ラ
ツチ回路を提供することにある。本発明の他の目的は、
電子記憶装置の速度を増大することにある。
ン型電界効果トランジスタをインバータとして組合せる
とエンハンスメント型電界効果トランジスタだけを用い
るインバータよりも優れていることが分つた。何故なら
効率が高く且つ過渡応答が速いからである。デプレシヨ
ン型電界効果トランジスタを流れる電流は出力電圧移行
がドレイン供給電圧の方へ向うとき略−定であり、従つ
て著しく大きいスイツチング速度を与える。デプレシヨ
ン型電界効果トランジスタは又同じ目的に用いられるエ
ンハンスメント型電界効果トランジスタよりも著しく小
さく作ることができ、特に高スイツチング速度を必要と
しない場合然りである。又、デプレシヨン型電界効果ト
ランジスタはエンハンスメント型電界効果トランジスタ
に関連するしきい電圧降下を有せず、従つて負荷装置と
して用いるとき、信号トランジスタと負荷装置間の出力
ノードを完全に2進値の高レベルにまで上昇させること
ができる。上述のような自己隔離した交叉結合センス増
幅器ラツチ回路におけるデプレシヨン型とエンハンスメ
ント型両電界効果トランジスタの有利な組合せは本発明
以前には知られていなかつた。それ故、本発明の1つの
目的は、エンハンスメント型とデプレシヨン型両方の電
界効果トランジスタを用いる改良されたセンス増幅器ラ
ツチ回路を提供することにある。本発明の他の目的は、
電子記憶装置の速度を増大することにある。
本発明の更に他の目的は、電子記憶装置の作動において
電力所要量を減小することにある。
電力所要量を減小することにある。
最後に、本発明の1つの目的は、センス増幅器ラツチ回
路におけるトランジスタのしきい電圧特性に整合する必
要のないような集積回路型記憶配列用に設計されたセン
ス増幅器ラツチ回路を提供することにある。本発明に従
えば、エンハンスメント型とデプレション型両方の電界
効果トランジスタを具備する自己分離した交叉結合型の
センス増幅器ラツチ回路が提供される。
路におけるトランジスタのしきい電圧特性に整合する必
要のないような集積回路型記憶配列用に設計されたセン
ス増幅器ラツチ回路を提供することにある。本発明に従
えば、エンハンスメント型とデプレション型両方の電界
効果トランジスタを具備する自己分離した交叉結合型の
センス増幅器ラツチ回路が提供される。
簡単に言えば、第1と第2の交叉結合電界効果トランジ
スタがその各ソース電極を共通に接続され且つ第3の電
界効果トランジスタへ接続され、後者は前記交叉結合さ
れた両電極に小さい電圧が印加された後レース状態を起
させる。この小さい電位差は各入力点と交叉結合の各電
極との間に接続された1対の単方向導電装置を経て印加
される。この単方向導電装置の導電方向は人力点と交叉
結合電極間の電流を極小にし、それにより各入力点を交
叉結合電極から実質上隔離する。記離続みサイクルの開
始期間中、メモリスタート(MS)線はoボルトになり
、トランジスタT3のゲートをしきい値以下に降下させ
てそれをオフにする。
スタがその各ソース電極を共通に接続され且つ第3の電
界効果トランジスタへ接続され、後者は前記交叉結合さ
れた両電極に小さい電圧が印加された後レース状態を起
させる。この小さい電位差は各入力点と交叉結合の各電
極との間に接続された1対の単方向導電装置を経て印加
される。この単方向導電装置の導電方向は人力点と交叉
結合電極間の電流を極小にし、それにより各入力点を交
叉結合電極から実質上隔離する。記離続みサイクルの開
始期間中、メモリスタート(MS)線はoボルトになり
、トランジスタT3のゲートをしきい値以下に降下させ
てそれをオフにする。
出力ノードA(5Bはデプレシヨン型の電界効果型トラ
ンジスタT4とT5を通じて充電される。これらの出力
ノードは今やバランスしている。そのセルがアドレスさ
れると、2つのビツト線(ビツトoとビツト1)間に小
さい差信号が確立される。この差は隔離用トランジスタ
T6とTTを経て出力ノード−転送される。今、MS端
子が正電圧VHへ上昇すると、T3が導電して交叉結合
トランジスタT1とT2の各ソースをアース近くに降下
させる。出力ノード上のこの差信号のためラツチ回路が
交叉結合のエンハンスメント型トランジスタT1とT2
の出力ノードA(5Bにおいて約VHの電位差にまでス
イツチせしめられる。エンハンスメント型トランジスタ
T6とTTはこのラツチ回路に自己隔離特性を与える。
ンジスタT4とT5を通じて充電される。これらの出力
ノードは今やバランスしている。そのセルがアドレスさ
れると、2つのビツト線(ビツトoとビツト1)間に小
さい差信号が確立される。この差は隔離用トランジスタ
T6とTTを経て出力ノード−転送される。今、MS端
子が正電圧VHへ上昇すると、T3が導電して交叉結合
トランジスタT1とT2の各ソースをアース近くに降下
させる。出力ノード上のこの差信号のためラツチ回路が
交叉結合のエンハンスメント型トランジスタT1とT2
の出力ノードA(5Bにおいて約VHの電位差にまでス
イツチせしめられる。エンハンスメント型トランジスタ
T6とTTはこのラツチ回路に自己隔離特性を与える。
競合状態の期間中、スイツチングが起ると、両出力ノー
ドのうちの一方はoボルト近くにまで下る。仮にノード
Aがoボルト近くになるとすれば、T6は関連ビツト線
の高電位のために逆バイアスされるので導電を停止する
。これはこのラツチ回路の半部をビツト線から隔離して
、このビツト線がラツチ回路の出力電圧に追従すること
を阻止する。これはビツト線の電圧を高レベルへ復帰さ
せる必要性をなくする。何故ならば、ビツト線は読みサ
イクルの完了時に、既に完全に二進値の高レベル近くに
あるからである。このセンス増幅器ラツチ回路の競合状
態期間中の実際のスイツチングは又デプレシヨン型トラ
ンジスタT4とT5の使用によりスピードアツプされる
。1対の隔離トランジスタTIOとTllを経て、トラ
ンジスタT8とT9から成るプツシユプル増幅器は本発
明のセンス増幅器ラツチ回路の出力を有利に利用する。
ドのうちの一方はoボルト近くにまで下る。仮にノード
Aがoボルト近くになるとすれば、T6は関連ビツト線
の高電位のために逆バイアスされるので導電を停止する
。これはこのラツチ回路の半部をビツト線から隔離して
、このビツト線がラツチ回路の出力電圧に追従すること
を阻止する。これはビツト線の電圧を高レベルへ復帰さ
せる必要性をなくする。何故ならば、ビツト線は読みサ
イクルの完了時に、既に完全に二進値の高レベル近くに
あるからである。このセンス増幅器ラツチ回路の競合状
態期間中の実際のスイツチングは又デプレシヨン型トラ
ンジスタT4とT5の使用によりスピードアツプされる
。1対の隔離トランジスタTIOとTllを経て、トラ
ンジスタT8とT9から成るプツシユプル増幅器は本発
明のセンス増幅器ラツチ回路の出力を有利に利用する。
次に第1図を参照して回路の詳細について述べる。1対
のエンハンスメント型電界効果トランジスタT1とT2
はそのソース電極を共通に接続される。
のエンハンスメント型電界効果トランジスタT1とT2
はそのソース電極を共通に接続される。
T1のドレイン電極はT2のゲート電極へ交叉結合され
、他方T2のドレイン電極はT1のゲート電極へ交叉接
続される。電界効果トランジスタのドレインとソース各
電極は被制御電極であり、他方ゲート電極は一般に制御
電極であることは周知である。ドレインとソースの名称
は使用の際印加される個々の電位レベルによつて決定さ
れる、何故なら電界効果トランジスタは大抵対称的構造
に作られるからである。第1図はNチヤンネル型の電界
効果トランジスタを示す。斯界の技術者はPチヤンネル
型に実施する場合上記と同じような回路を単に電位源と
バイアスレベルを適当に調節するだけで作り得ることが
容易に分るであろう。更に第1図を参照して、T3はそ
のドレイン電極をT1とT2の各ソースの共通接続点へ
接続され、他方T3のソース電極はアース電位へ接続さ
れる。
、他方T2のドレイン電極はT1のゲート電極へ交叉接
続される。電界効果トランジスタのドレインとソース各
電極は被制御電極であり、他方ゲート電極は一般に制御
電極であることは周知である。ドレインとソースの名称
は使用の際印加される個々の電位レベルによつて決定さ
れる、何故なら電界効果トランジスタは大抵対称的構造
に作られるからである。第1図はNチヤンネル型の電界
効果トランジスタを示す。斯界の技術者はPチヤンネル
型に実施する場合上記と同じような回路を単に電位源と
バイアスレベルを適当に調節するだけで作り得ることが
容易に分るであろう。更に第1図を参照して、T3はそ
のドレイン電極をT1とT2の各ソースの共通接続点へ
接続され、他方T3のソース電極はアース電位へ接続さ
れる。
T3のゲート電極は後述のようにパルス源へ接続される
。トランジスタT4はデプレシヨン型トランジスタであ
り、そのドレイン電極は正電位源VHへ接続され、その
ソース電極をそのゲート電極と電気的に共通にしてT1
のドレインへ接続する。デプレシヨン型トランジスタT
5はそのドレイン電極を正電位VHへ接続され、そのソ
ース電極と電気的共通なそのゲート電極をT2のドレイ
ンへ接続される。ここで注意すべきは、このセンス増幅
器ラツチ回路の出力ノードはトランジスタT1とT2の
交叉結合接続並びにT4とT1間及びT5とT2間のソ
ースからドレインへの接続と電気的に接触していること
である。かくしてノードAは第1出力点又はノードを提
供し、他方ノードBは第2出力点又はノードを提供する
。エンハンスメント型トランジスタT6はそのソースを
入力点又はノード、なお又ビツト線BOと呼ばれるもの
へ接続され、そのゲート電極をそのドレイン電極と共通
にしてノードAへ接続される。エンハンスメント型トラ
ンジスタTTはそのソース電極を第2入力ノード又は点
、なお又ビツト線B1と呼ばれるものへ接続され、他方
そのドレインとゲート各電極は電気的共通にされてノー
ドBへ接続される。以上述べたセンス増幅器ラツチ回路
の出力を続いて処理するための1つの有利な手段はブツ
シユプル増幅器を使用することである。
。トランジスタT4はデプレシヨン型トランジスタであ
り、そのドレイン電極は正電位源VHへ接続され、その
ソース電極をそのゲート電極と電気的に共通にしてT1
のドレインへ接続する。デプレシヨン型トランジスタT
5はそのドレイン電極を正電位VHへ接続され、そのソ
ース電極と電気的共通なそのゲート電極をT2のドレイ
ンへ接続される。ここで注意すべきは、このセンス増幅
器ラツチ回路の出力ノードはトランジスタT1とT2の
交叉結合接続並びにT4とT1間及びT5とT2間のソ
ースからドレインへの接続と電気的に接触していること
である。かくしてノードAは第1出力点又はノードを提
供し、他方ノードBは第2出力点又はノードを提供する
。エンハンスメント型トランジスタT6はそのソースを
入力点又はノード、なお又ビツト線BOと呼ばれるもの
へ接続され、そのゲート電極をそのドレイン電極と共通
にしてノードAへ接続される。エンハンスメント型トラ
ンジスタTTはそのソース電極を第2入力ノード又は点
、なお又ビツト線B1と呼ばれるものへ接続され、他方
そのドレインとゲート各電極は電気的共通にされてノー
ドBへ接続される。以上述べたセンス増幅器ラツチ回路
の出力を続いて処理するための1つの有利な手段はブツ
シユプル増幅器を使用することである。
そのようなブツシユブル増幅器はエンハンスメント型装
置T9から成り、それのドレイン電極は正電位例えば+
Vへ接続される。なお、+Vは正電位VHと等しくして
もよい。T9のソース電極はトランジスタT8のドレイ
ン電極へ接続され、他方エンハンスメント型トランジス
タT8のソース電極はアース電位へ接続される。T9の
ゲート電極はノードBへ電気的に結合され、T8のゲー
ト電極はノードAへ電気的に結合される。出力はT9の
ソースとT8のドレイン間の共通点から取出され、典型
的にはコンデンサCLにより表わされた容量性負荷を駆
動することになるであろう。トランジスタTIOとTl
lは上記各出力ノードとプツシユプル増幅器間の隔離手
段である。
置T9から成り、それのドレイン電極は正電位例えば+
Vへ接続される。なお、+Vは正電位VHと等しくして
もよい。T9のソース電極はトランジスタT8のドレイ
ン電極へ接続され、他方エンハンスメント型トランジス
タT8のソース電極はアース電位へ接続される。T9の
ゲート電極はノードBへ電気的に結合され、T8のゲー
ト電極はノードAへ電気的に結合される。出力はT9の
ソースとT8のドレイン間の共通点から取出され、典型
的にはコンデンサCLにより表わされた容量性負荷を駆
動することになるであろう。トランジスタTIOとTl
lは上記各出力ノードとプツシユプル増幅器間の隔離手
段である。
TIOとTllは電界効果トランジスタであり、それら
のドレインからソースへの各通路はセンス増幅器ラツチ
回路の各出力点とプツシユブル増幅器の各入力点間の直
列電気通路内に接続される。TIOとTllの各ゲート
電極は互いに接続されて、トランジスタT3へ供給され
ると同じゲートパルスMSを受けるようになつている。
上記隔離手段の目的は各出力ノードA(5Bが共に高レ
ベルにあるときは常にセンス増幅器ラツチ回路の出力を
絶縁することにある。その他のときは常に、各出力ノー
ドAとBはプツシユプル増幅器の各入力へ直接電気的に
接続することができる。次に第2図を参照するに、同図
は本発明のセンス増幅器ラツチ回路を1つの例示的電子
記憶装置内に接続した場合を示す。
のドレインからソースへの各通路はセンス増幅器ラツチ
回路の各出力点とプツシユブル増幅器の各入力点間の直
列電気通路内に接続される。TIOとTllの各ゲート
電極は互いに接続されて、トランジスタT3へ供給され
ると同じゲートパルスMSを受けるようになつている。
上記隔離手段の目的は各出力ノードA(5Bが共に高レ
ベルにあるときは常にセンス増幅器ラツチ回路の出力を
絶縁することにある。その他のときは常に、各出力ノー
ドAとBはプツシユプル増幅器の各入力へ直接電気的に
接続することができる。次に第2図を参照するに、同図
は本発明のセンス増幅器ラツチ回路を1つの例示的電子
記憶装置内に接続した場合を示す。
4個のセルのマトリツクスが1例として示される。
1つの典型的セルは4個の電界効果トランジスタ例えば
Ql,Q2,Q3,Q4を具備する。
Ql,Q2,Q3,Q4を具備する。
本発明は勿論、各セルの行毎に2つのビツト線を持つ型
の6素子装置又は他の記憶セルにも使用できるであろう
。典型的には、各セル列毎に1本のデコーダ・ワードラ
イン・ドライバ例えば図示のワード線1,2が接続され
る。各ビツト線を前充電して等化するための復帰手段は
トランジスタQ5,Q6,Q7から成る。これら各トラ
ンジスタのゲート電極は互いに接続されて端子R上の復
帰パルス信号Rを受けるようになつている。Q7の各被
ゲート電極は2つのビツト線間に直列に接続されて電位
の等化を与える。トランジスタQ5とQ6は2つのビツ
ト線間の互いに直列の通路内に接続され、それらの間の
共通点において正電位VHを受けてこれを2本のビツト
線に等しく印加する。図面で良く解るように、本発明の
顕著な特長は端子Rにおけるパルスの持続時間を制限す
る能力であり、何故ならビツト線BO又はB1の何れも
装置T6とT7の自己隔離特性の故に決してフルの論理
レベルにまで放電されないからである。この最小ビツト
線振れはその結果全体として高速作動をもたらすことに
なる。前述のように、各セル行毎に別個のセンス増幅器
ラツチ回路を備えることは必要でない。この変更型は第
4図の実施例に示される。前記第2図に対応する各素子
は実用的な限り同じ数字に「ダツシユ」符号を付けて示
された。その相違点はビツトスイツチとデコード回路(
そのように称される)にあり、これは同じセンス増幅器
ラツチが複数の行線のうちの選択された1つを検出でき
るようにするものである。作動において、第2図の記憶
配列装置は本発明のセンス増幅器ラツチにより与えられ
る速さの改善と低い電力消費を除けば、その普通の周知
の態様で作動する。
の6素子装置又は他の記憶セルにも使用できるであろう
。典型的には、各セル列毎に1本のデコーダ・ワードラ
イン・ドライバ例えば図示のワード線1,2が接続され
る。各ビツト線を前充電して等化するための復帰手段は
トランジスタQ5,Q6,Q7から成る。これら各トラ
ンジスタのゲート電極は互いに接続されて端子R上の復
帰パルス信号Rを受けるようになつている。Q7の各被
ゲート電極は2つのビツト線間に直列に接続されて電位
の等化を与える。トランジスタQ5とQ6は2つのビツ
ト線間の互いに直列の通路内に接続され、それらの間の
共通点において正電位VHを受けてこれを2本のビツト
線に等しく印加する。図面で良く解るように、本発明の
顕著な特長は端子Rにおけるパルスの持続時間を制限す
る能力であり、何故ならビツト線BO又はB1の何れも
装置T6とT7の自己隔離特性の故に決してフルの論理
レベルにまで放電されないからである。この最小ビツト
線振れはその結果全体として高速作動をもたらすことに
なる。前述のように、各セル行毎に別個のセンス増幅器
ラツチ回路を備えることは必要でない。この変更型は第
4図の実施例に示される。前記第2図に対応する各素子
は実用的な限り同じ数字に「ダツシユ」符号を付けて示
された。その相違点はビツトスイツチとデコード回路(
そのように称される)にあり、これは同じセンス増幅器
ラツチが複数の行線のうちの選択された1つを検出でき
るようにするものである。作動において、第2図の記憶
配列装置は本発明のセンス増幅器ラツチにより与えられ
る速さの改善と低い電力消費を除けば、その普通の周知
の態様で作動する。
第1図、第2図及び第4図を引続いて参照する他、第3
図をも参照するに、同図は本発明の作動を描く波形線図
を示す。例示的電圧値が諸波形に挿入されたが、これは
制限的なものでなく例示的なものとの意図である。これ
らの波形線図の始発時点において、メモリセレクトパル
ス(MS)はビツト線BO,Blと同様に、前のサイク
ルから上のレベルにある。
図をも参照するに、同図は本発明の作動を描く波形線図
を示す。例示的電圧値が諸波形に挿入されたが、これは
制限的なものでなく例示的なものとの意図である。これ
らの波形線図の始発時点において、メモリセレクトパル
ス(MS)はビツト線BO,Blと同様に、前のサイク
ルから上のレベルにある。
ノードAとBは全輪理レベルだけ離れており、これらの
二元電圧関係は前に貯えられたビツトが論理の「1」又
は「O」の何れであつたかによる。この時点において、
トランジスタTIOとTllはオンであり、プツシユプ
ル増幅器へ入力を与え、後者は出力として、前に貯えて
いたビツトを与える。復帰パルスRは論理的上のレベル
にあり、ピツト線BOとB1はその上のレベルに前充電
されている。ここで注意すべきは、充電と放電の用語は
印加される電位レベルの極性と電界効果トランジスタの
チヤンネル型に関係する相対的用語であることである。
波形線図に描かれているように、メモリセレクト(MS
)波形は最初に下のレベルに持ち来たされてトランジス
タT3をオフにする。
二元電圧関係は前に貯えられたビツトが論理の「1」又
は「O」の何れであつたかによる。この時点において、
トランジスタTIOとTllはオンであり、プツシユプ
ル増幅器へ入力を与え、後者は出力として、前に貯えて
いたビツトを与える。復帰パルスRは論理的上のレベル
にあり、ピツト線BOとB1はその上のレベルに前充電
されている。ここで注意すべきは、充電と放電の用語は
印加される電位レベルの極性と電界効果トランジスタの
チヤンネル型に関係する相対的用語であることである。
波形線図に描かれているように、メモリセレクト(MS
)波形は最初に下のレベルに持ち来たされてトランジス
タT3をオフにする。
これはT1とT2のソースとT3のドレイン間の共通接
続点をトランジスタT1とT2のうち「オン」の方とそ
の関連負荷装置T4又はT5を通じて上のレベルへ充電
せしめる。ノードAはデプレシヨン型装置T4を通じて
完全な高レベルへ充電し、VH(波形線図では8.5ボ
ルトとして表わされる)と同じ電位にあるであろう。同
様に、ノードBもデプレシヨン型トラデジスタT5を通
じて8.5ボルトへ充電するであろう。トランジスタT
IOとTllはオフにされてプツシユプル増幅器を通す
るDC電流通路を阻止する。トランジスタT1のソース
とトランジスタT2のソースとトランジスタT3のドレ
イン間の共通接続点はエンハンスメント型電界効果トラ
ンジスタの周知の特性に基くVHより1つのしきい降下
だけ低い電位になるであろう。各ビツト線はノードAと
Bより略1つのしきい降下だけ低い電位にあるであろう
し、これは波形線図では5ボルトとして表示された。メ
モリスタート(MS)波形が降下する現象は、特定のセ
ル列をアドレスして両ビツト線の1つを記憶セルにより
引き下げるのに利用される。第2図を参照して分るよう
に、Q1とQ2のゲートが高レベルへ上昇してQ1とQ
2をオンにするとき、ノードEとFにおける電圧差は対
応するビツト線BOとB1へ転送されるであろう。先ず
ビツト線0(BO)がこの時点で降下し始める場合を考
えよう。電流はノードAからエンハンスメント型トラン
ジスタT6を経てビツト線oへ導入され、それによりノ
ードAの電位をノードBの電位より僅かに下へ下げる。
この時点で、メモリスタート(MS)は高レベルになり
、トランジスタT3をオンにしてT1とT2の各ソース
電極とT3のドレイン電極間の共通接続点をアース電位
へ持ち来たす。これは「競合」を開始させる。
続点をトランジスタT1とT2のうち「オン」の方とそ
の関連負荷装置T4又はT5を通じて上のレベルへ充電
せしめる。ノードAはデプレシヨン型装置T4を通じて
完全な高レベルへ充電し、VH(波形線図では8.5ボ
ルトとして表わされる)と同じ電位にあるであろう。同
様に、ノードBもデプレシヨン型トラデジスタT5を通
じて8.5ボルトへ充電するであろう。トランジスタT
IOとTllはオフにされてプツシユプル増幅器を通す
るDC電流通路を阻止する。トランジスタT1のソース
とトランジスタT2のソースとトランジスタT3のドレ
イン間の共通接続点はエンハンスメント型電界効果トラ
ンジスタの周知の特性に基くVHより1つのしきい降下
だけ低い電位になるであろう。各ビツト線はノードAと
Bより略1つのしきい降下だけ低い電位にあるであろう
し、これは波形線図では5ボルトとして表示された。メ
モリスタート(MS)波形が降下する現象は、特定のセ
ル列をアドレスして両ビツト線の1つを記憶セルにより
引き下げるのに利用される。第2図を参照して分るよう
に、Q1とQ2のゲートが高レベルへ上昇してQ1とQ
2をオンにするとき、ノードEとFにおける電圧差は対
応するビツト線BOとB1へ転送されるであろう。先ず
ビツト線0(BO)がこの時点で降下し始める場合を考
えよう。電流はノードAからエンハンスメント型トラン
ジスタT6を経てビツト線oへ導入され、それによりノ
ードAの電位をノードBの電位より僅かに下へ下げる。
この時点で、メモリスタート(MS)は高レベルになり
、トランジスタT3をオンにしてT1とT2の各ソース
電極とT3のドレイン電極間の共通接続点をアース電位
へ持ち来たす。これは「競合」を開始させる。
ノードAがノードBより低い電位にあるとT2をT1よ
り僅かに低い導電性にする。T1が少し高い導電性にな
るとノードAの降下を速くしてT2のオフの度合を増や
し逆にはT2はノードAがアース電位に下がることによ
つて完全にオフになる。この時点で、単方向導電装置で
あるT6は逆バイアスされ、従つてビツト線BOから電
流は流れない。このラツチが完全にセツトされると、出
力はフル論理出力レベルとしてノードA,Bの何れか一
方又は双方並びに他の行線上のC,D等で利用できる。
かくして、復帰パルスが高レベルへ上昇され、すると両
ビツト線をその5ボルトの高レベルで等化する。ビツト
線BOをその僅かに負への移行位置から復帰させるに要
する時間と電力は仮にそれがフル論理下レベルにまで持
ち来たされたとした場合より遥かに速く且つ遥かに少な
い消費電力である。一度びビツト線が復帰してしまうと
、復帰パルスは低レベルへ下げられ、又MSパルスも同
様に低レベルへ下げられ、従つて次のビツトを記憶装置
から読むことができる。第2の場合、ビツト線B1が僅
かに負への移行位置にあるものとしよう。MSパルスが
上へ移行しT3をオンにすると、競合状態はノードBを
低レベルへ下げ、他方ノードAは高レベルに止まる。単
方向導電装置T7は電流がビツト線B1から流れること
を阻止し、他の比較的短い復帰パルスを用いてビツト線
を等化し次の読みサイクルに備えることができる。出力
は典型的には、MSパルスがTIOとTllをオンにし
てしまい且つノードA(5Bがフル論理レベル離れてい
るとき、直列接続されたトランジスタT8とT9から成
るプツシユプル増幅器へ供給される。
り僅かに低い導電性にする。T1が少し高い導電性にな
るとノードAの降下を速くしてT2のオフの度合を増や
し逆にはT2はノードAがアース電位に下がることによ
つて完全にオフになる。この時点で、単方向導電装置で
あるT6は逆バイアスされ、従つてビツト線BOから電
流は流れない。このラツチが完全にセツトされると、出
力はフル論理出力レベルとしてノードA,Bの何れか一
方又は双方並びに他の行線上のC,D等で利用できる。
かくして、復帰パルスが高レベルへ上昇され、すると両
ビツト線をその5ボルトの高レベルで等化する。ビツト
線BOをその僅かに負への移行位置から復帰させるに要
する時間と電力は仮にそれがフル論理下レベルにまで持
ち来たされたとした場合より遥かに速く且つ遥かに少な
い消費電力である。一度びビツト線が復帰してしまうと
、復帰パルスは低レベルへ下げられ、又MSパルスも同
様に低レベルへ下げられ、従つて次のビツトを記憶装置
から読むことができる。第2の場合、ビツト線B1が僅
かに負への移行位置にあるものとしよう。MSパルスが
上へ移行しT3をオンにすると、競合状態はノードBを
低レベルへ下げ、他方ノードAは高レベルに止まる。単
方向導電装置T7は電流がビツト線B1から流れること
を阻止し、他の比較的短い復帰パルスを用いてビツト線
を等化し次の読みサイクルに備えることができる。出力
は典型的には、MSパルスがTIOとTllをオンにし
てしまい且つノードA(5Bがフル論理レベル離れてい
るとき、直列接続されたトランジスタT8とT9から成
るプツシユプル増幅器へ供給される。
ノードAが下でノードBが上にある場合にはコンデンサ
CLは上のレベルへ充電される、何故ならT9はオンに
されT8はオフにされるからである。反対に、若しノー
ドAが上のレベルにありノードBが下のレベルにあるな
らば、出力はアースへ持ち来たされ、コンデンサCLは
下のレベルにまで放電する。復帰パルスの持続時間を最
小にすることにより全体の作動速度を改善すると共に復
帰パルスが早い時点で出現することを許容することに加
えて、本発明のセンス増幅器ラツチはデプレシヨン型装
置T4とT5の使用の故に速度を高めた。
CLは上のレベルへ充電される、何故ならT9はオンに
されT8はオフにされるからである。反対に、若しノー
ドAが上のレベルにありノードBが下のレベルにあるな
らば、出力はアースへ持ち来たされ、コンデンサCLは
下のレベルにまで放電する。復帰パルスの持続時間を最
小にすることにより全体の作動速度を改善すると共に復
帰パルスが早い時点で出現することを許容することに加
えて、本発明のセンス増幅器ラツチはデプレシヨン型装
置T4とT5の使用の故に速度を高めた。
デプレシヨン型装置T4とT5はフル電圧振れを与え、
そのしきい電圧に整合する必要がない。一定のゲート対
ソースバイアスの故に、これらの装置はあたかもインバ
ータ回路においてデプレシヨン型装置が負荷装置として
用いられると同じようにして電流源として作用し本発明
回路のスイツチング速度を高める。前に指摘したように
、ビツト線の振れが最小であることはビツト線のフル上
電位への再充電期間中の作動電力を節減する。
そのしきい電圧に整合する必要がない。一定のゲート対
ソースバイアスの故に、これらの装置はあたかもインバ
ータ回路においてデプレシヨン型装置が負荷装置として
用いられると同じようにして電流源として作用し本発明
回路のスイツチング速度を高める。前に指摘したように
、ビツト線の振れが最小であることはビツト線のフル上
電位への再充電期間中の作動電力を節減する。
電力は又このセンス増幅器ラツチ回路自身によつても節
減される、何故ならトランジスタT3はこの時間の約半
分だけしかオンにならないからである。かくして、VH
とアース間のセンス増幅器ラツチ回路にはトランジスタ
T3がオフであるとき直流電流は流れない。以上ノード
AとBの両方からプツシユプル増幅器への出力が示され
たが、ノードA又はノードBの何れか一方からの出力も
又記憶セルに貯えられた二元情報を与えるであろうこと
は明かである。なお又、以上各セルコラム毎に別個のセ
ンス増幅器ラツチが図示説明された。本発明のセンス増
幅器ラツチ回路では、第4図に示すように、任意同時に
読む必要のあるビツトの数と同数のセンス増幅器ラツチ
回路を用いるだけでよいようにしたデコード回路網を作
ることも可能であろう。かくして、80個のコラムから
成る記憶装置において、若し任意同時に5個のビアトを
読むだけでよいとするならば、5個のセンス増幅器ラツ
チをこれに諸々のビツト線を適当にゲートする回路を付
して、設けるだけでよいであろう。
減される、何故ならトランジスタT3はこの時間の約半
分だけしかオンにならないからである。かくして、VH
とアース間のセンス増幅器ラツチ回路にはトランジスタ
T3がオフであるとき直流電流は流れない。以上ノード
AとBの両方からプツシユプル増幅器への出力が示され
たが、ノードA又はノードBの何れか一方からの出力も
又記憶セルに貯えられた二元情報を与えるであろうこと
は明かである。なお又、以上各セルコラム毎に別個のセ
ンス増幅器ラツチが図示説明された。本発明のセンス増
幅器ラツチ回路では、第4図に示すように、任意同時に
読む必要のあるビツトの数と同数のセンス増幅器ラツチ
回路を用いるだけでよいようにしたデコード回路網を作
ることも可能であろう。かくして、80個のコラムから
成る記憶装置において、若し任意同時に5個のビアトを
読むだけでよいとするならば、5個のセンス増幅器ラツ
チをこれに諸々のビツト線を適当にゲートする回路を付
して、設けるだけでよいであろう。
第1図は本発明の好ましい実施例の概要回路線図である
。
。
Claims (1)
- 1 電極が交叉結合された一対のトランジスタを有し、
この交叉結合された電極を出力ノードとする、電子記憶
装置のためのセンス増幅器型ラッチ回路において、ビッ
ト線と前記出力ノードとの間に電気的に接続された単方
向導電装置を備え、この単方向導電装置により前記ビッ
ト線と前記出力ノードとの間の電位差に基づいて、前記
出力ノードを前記ビット線から自己隔離可能にしたこと
を特徴とするセンス増幅器型ラッチ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US000000701067 | 1976-06-30 | ||
US05/701,067 US4053873A (en) | 1976-06-30 | 1976-06-30 | Self-isolating cross-coupled sense amplifier latch circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS533135A JPS533135A (en) | 1978-01-12 |
JPS5936353B2 true JPS5936353B2 (ja) | 1984-09-03 |
Family
ID=24815950
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52061315A Expired JPS5936353B2 (ja) | 1976-06-30 | 1977-05-27 | センス増幅器型ラツチ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4053873A (ja) |
JP (1) | JPS5936353B2 (ja) |
DE (1) | DE2721851A1 (ja) |
GB (1) | GB1536387A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01268569A (ja) * | 1988-04-21 | 1989-10-26 | Touden Kogyo Kk | 安全帯用簡易親綱ベルト |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4160275A (en) * | 1978-04-03 | 1979-07-03 | International Business Machines Corporation | Accessing arrangement for memories with small cells |
US4177452A (en) * | 1978-06-05 | 1979-12-04 | International Business Machines Corporation | Electrically programmable logic array |
JPS5520360U (ja) * | 1978-07-26 | 1980-02-08 | ||
US4224533A (en) * | 1978-08-07 | 1980-09-23 | Signetics Corporation | Edge triggered flip flop with multiple clocked functions |
DE2855118C2 (de) * | 1978-12-20 | 1981-03-26 | IBM Deutschland GmbH, 70569 Stuttgart | Dynamischer FET-Speicher |
US4274013A (en) * | 1979-02-09 | 1981-06-16 | Bell Telephone Laboratories, Incorporated | Sense amplifier |
JPS5931155B2 (ja) * | 1979-10-11 | 1984-07-31 | インターナシヨナルビジネス マシーンズ コーポレーシヨン | 感知増幅回路 |
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JPS57147194A (en) * | 1981-03-05 | 1982-09-10 | Fujitsu Ltd | Address buffer |
EP0098891B1 (de) * | 1982-07-13 | 1986-01-29 | Ibm Deutschland Gmbh | Phasenteiler mit integrierter Verriegelungsschaltung |
JPS5933693A (ja) * | 1982-08-16 | 1984-02-23 | Nippon Telegr & Teleph Corp <Ntt> | センス回路 |
EP0121394B1 (en) * | 1983-03-28 | 1991-10-23 | Fujitsu Limited | Static semiconductor memory device incorporating redundancy memory cells |
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JP2828630B2 (ja) * | 1987-08-06 | 1998-11-25 | 三菱電機株式会社 | 半導体装置 |
US4816706A (en) * | 1987-09-10 | 1989-03-28 | International Business Machines Corporation | Sense amplifier with improved bitline precharging for dynamic random access memory |
JPH023158A (ja) * | 1987-11-25 | 1990-01-08 | Texas Instr Inc <Ti> | 高い雑音余裕度を有する高速dramセンス増幅器 |
US4843264A (en) * | 1987-11-25 | 1989-06-27 | Visic, Inc. | Dynamic sense amplifier for CMOS static RAM |
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US5307142A (en) * | 1991-11-15 | 1994-04-26 | The United States Of America As Represented By The United States Department Of Energy | High performance static latches with complete single event upset immunity |
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JP3253745B2 (ja) * | 1993-04-28 | 2002-02-04 | 富士通株式会社 | 半導体記憶装置 |
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US5963495A (en) * | 1998-02-17 | 1999-10-05 | International Business Machines Corporation | Dynamic sense amplifier with embedded latch |
US11037621B2 (en) * | 2018-12-26 | 2021-06-15 | Micron Technology, Inc. | Sensing techniques using a charge transfer device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1976
- 1976-06-30 US US05/701,067 patent/US4053873A/en not_active Expired - Lifetime
-
1977
- 1977-05-14 DE DE19772721851 patent/DE2721851A1/de not_active Withdrawn
- 1977-05-27 JP JP52061315A patent/JPS5936353B2/ja not_active Expired
- 1977-06-09 GB GB24252/77A patent/GB1536387A/en not_active Expired
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01268569A (ja) * | 1988-04-21 | 1989-10-26 | Touden Kogyo Kk | 安全帯用簡易親綱ベルト |
Also Published As
Publication number | Publication date |
---|---|
GB1536387A (en) | 1978-12-20 |
DE2721851A1 (de) | 1978-01-05 |
US4053873A (en) | 1977-10-11 |
JPS533135A (en) | 1978-01-12 |
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