JPS5936353B2 - センス増幅器型ラツチ回路 - Google Patents

Description

【発明の詳細な説明】 本発明はセンス増幅器型ラッチ回路、特にデプレション
型及びエンハンスメント型の電界効果トランジスタから
構成され、自己分離を有するセンス増幅器型ラッチ回路
に関する。

従来の技術について述べると、米国特許第３９４９３８
５号は、本発明のセンス増幅器ラッチ回路を利用し得る
従来の記憶配列装置の１列である。

又米国特許第３６１０９６７号はその出力が本発明のセ
ンス増幅器ラッチ回路により感知され得る記憶セルの他
の１例である。上記両米国特許の各々に引用された参考
文献も又本発明の応用に適合するものとして参照してよ
い。従来の技術は、そのような記憶セルの出力を感知す
るためのセンス増幅器、ラッチ、及びセンス増幅器ラッ
チ組合せなどを多く教示している。一般に、そのような
記憶セルは情報を書き込み又は情報を読取るため関連す
る１対のビット線を有する。センス増幅器は、又上記１
対のビット線の各個へ接続されて、典型的にはそのビッ
ト線対の各個の電圧又は電流（又はその両方）の差を検
出して二進値の「Ｏ」又は「１」の何れが貯蔵されてい
たかを決定する。そのようなセンス増幅器の１つの型は
１対の交叉結合した電界効果トランジスタと、信号レベ
ル゛ の差が上記ビット線対間に印加された後にこれら
交叉結合トランジスタ間に競合状態即ち過渡状態を起さ
せるために用いられる第３のトランジスタを使用するも
のとして知られている。

この種センス増幅器の１例は米国特許第３７９５８９８
号に・ 示され、これにおいてその交叉結合対はトラン
ジスタＱ１０６であり、第３トランジスタはＱＩＯＯと
称されるものであり、これらはすべて該特許の第１図に
示される。この特許に示されたセンス増幅器の重要な欠
点はセンス増幅器が各ビツト線か隔離されていないこと
である。かくして、レース状態が作られてセンス増幅器
ラツチ回路が完全にセツトされると、両ビツト線間には
全輪理電圧が印加される。次の記憶サイクルに先だつて
、そのビツト線対を同じ（二進値の高レベル）電位に復
帰させることが必要であり、それには時間と電力を消費
する。この両ビツト線をそのような交叉結合センス増幅
器ラツチから隔離するための１つの既知技術は米国特許
第３６００６０９号に示される。しカルながら、この特
許によれば、隔離トランジスタ１４と１６が別々にゲー
トされなければならず、且つビツト線がレース状態の確
立期間中センス増幅器ラツチへ接続せしめられることを
必要とする。かくして、これらビツト線はやはり全輪理
レベル電圧力劾口わるであろう。更に本発明の背景を述
べると、エンハンスメント型とデプレシヨン型両方の電
界効果トランジスタが、従来の回路に用いられて来た。

エンハンスメント型電界効果トランジスタとデプレシヨ
ン型電界効果トランジスタをインバータとして組合せる
とエンハンスメント型電界効果トランジスタだけを用い
るインバータよりも優れていることが分つた。何故なら
効率が高く且つ過渡応答が速いからである。デプレシヨ
ン型電界効果トランジスタを流れる電流は出力電圧移行
がドレイン供給電圧の方へ向うとき略−定であり、従つ
て著しく大きいスイツチング速度を与える。デプレシヨ
ン型電界効果トランジスタは又同じ目的に用いられるエ
ンハンスメント型電界効果トランジスタよりも著しく小
さく作ることができ、特に高スイツチング速度を必要と
しない場合然りである。又、デプレシヨン型電界効果ト
ランジスタはエンハンスメント型電界効果トランジスタ
に関連するしきい電圧降下を有せず、従つて負荷装置と
して用いるとき、信号トランジスタと負荷装置間の出力
ノードを完全に２進値の高レベルにまで上昇させること
ができる。上述のような自己隔離した交叉結合センス増
幅器ラツチ回路におけるデプレシヨン型とエンハンスメ
ント型両電界効果トランジスタの有利な組合せは本発明
以前には知られていなかつた。それ故、本発明の１つの
目的は、エンハンスメント型とデプレシヨン型両方の電
界効果トランジスタを用いる改良されたセンス増幅器ラ
ツチ回路を提供することにある。本発明の他の目的は、
電子記憶装置の速度を増大することにある。

本発明の更に他の目的は、電子記憶装置の作動において
電力所要量を減小することにある。

最後に、本発明の１つの目的は、センス増幅器ラツチ回
路におけるトランジスタのしきい電圧特性に整合する必
要のないような集積回路型記憶配列用に設計されたセン
ス増幅器ラツチ回路を提供することにある。本発明に従
えば、エンハンスメント型とデプレション型両方の電界
効果トランジスタを具備する自己分離した交叉結合型の
センス増幅器ラツチ回路が提供される。

簡単に言えば、第１と第２の交叉結合電界効果トランジ
スタがその各ソース電極を共通に接続され且つ第３の電
界効果トランジスタへ接続され、後者は前記交叉結合さ
れた両電極に小さい電圧が印加された後レース状態を起
させる。この小さい電位差は各入力点と交叉結合の各電
極との間に接続された１対の単方向導電装置を経て印加
される。この単方向導電装置の導電方向は人力点と交叉
結合電極間の電流を極小にし、それにより各入力点を交
叉結合電極から実質上隔離する。記離続みサイクルの開
始期間中、メモリスタート（ＭＳ）線はｏボルトになり
、トランジスタＴ３のゲートをしきい値以下に降下させ
てそれをオフにする。

出力ノードＡ（５Ｂはデプレシヨン型の電界効果型トラ
ンジスタＴ４とＴ５を通じて充電される。これらの出力
ノードは今やバランスしている。そのセルがアドレスさ
れると、２つのビツト線（ビツトｏとビツト１）間に小
さい差信号が確立される。この差は隔離用トランジスタ
Ｔ６とＴＴを経て出力ノード−転送される。今、ＭＳ端
子が正電圧ＶＨへ上昇すると、Ｔ３が導電して交叉結合
トランジスタＴ１とＴ２の各ソースをアース近くに降下
させる。出力ノード上のこの差信号のためラツチ回路が
交叉結合のエンハンスメント型トランジスタＴ１とＴ２
の出力ノードＡ（５Ｂにおいて約ＶＨの電位差にまでス
イツチせしめられる。エンハンスメント型トランジスタ
Ｔ６とＴＴはこのラツチ回路に自己隔離特性を与える。

競合状態の期間中、スイツチングが起ると、両出力ノー
ドのうちの一方はｏボルト近くにまで下る。仮にノード
Ａがｏボルト近くになるとすれば、Ｔ６は関連ビツト線
の高電位のために逆バイアスされるので導電を停止する
。これはこのラツチ回路の半部をビツト線から隔離して
、このビツト線がラツチ回路の出力電圧に追従すること
を阻止する。これはビツト線の電圧を高レベルへ復帰さ
せる必要性をなくする。何故ならば、ビツト線は読みサ
イクルの完了時に、既に完全に二進値の高レベル近くに
あるからである。このセンス増幅器ラツチ回路の競合状
態期間中の実際のスイツチングは又デプレシヨン型トラ
ンジスタＴ４とＴ５の使用によりスピードアツプされる
。１対の隔離トランジスタＴＩＯとＴｌｌを経て、トラ
ンジスタＴ８とＴ９から成るプツシユプル増幅器は本発
明のセンス増幅器ラツチ回路の出力を有利に利用する。

次に第１図を参照して回路の詳細について述べる。１対
のエンハンスメント型電界効果トランジスタＴ１とＴ２
はそのソース電極を共通に接続される。

Ｔ１のドレイン電極はＴ２のゲート電極へ交叉結合され
、他方Ｔ２のドレイン電極はＴ１のゲート電極へ交叉接
続される。電界効果トランジスタのドレインとソース各
電極は被制御電極であり、他方ゲート電極は一般に制御
電極であることは周知である。ドレインとソースの名称
は使用の際印加される個々の電位レベルによつて決定さ
れる、何故なら電界効果トランジスタは大抵対称的構造
に作られるからである。第１図はＮチヤンネル型の電界
効果トランジスタを示す。斯界の技術者はＰチヤンネル
型に実施する場合上記と同じような回路を単に電位源と
バイアスレベルを適当に調節するだけで作り得ることが
容易に分るであろう。更に第１図を参照して、Ｔ３はそ
のドレイン電極をＴ１とＴ２の各ソースの共通接続点へ
接続され、他方Ｔ３のソース電極はアース電位へ接続さ
れる。

Ｔ３のゲート電極は後述のようにパルス源へ接続される
。トランジスタＴ４はデプレシヨン型トランジスタであ
り、そのドレイン電極は正電位源ＶＨへ接続され、その
ソース電極をそのゲート電極と電気的に共通にしてＴ１
のドレインへ接続する。デプレシヨン型トランジスタＴ
５はそのドレイン電極を正電位ＶＨへ接続され、そのソ
ース電極と電気的共通なそのゲート電極をＴ２のドレイ
ンへ接続される。ここで注意すべきは、このセンス増幅
器ラツチ回路の出力ノードはトランジスタＴ１とＴ２の
交叉結合接続並びにＴ４とＴ１間及びＴ５とＴ２間のソ
ースからドレインへの接続と電気的に接触していること
である。かくしてノードＡは第１出力点又はノードを提
供し、他方ノードＢは第２出力点又はノードを提供する
。エンハンスメント型トランジスタＴ６はそのソースを
入力点又はノード、なお又ビツト線ＢＯと呼ばれるもの
へ接続され、そのゲート電極をそのドレイン電極と共通
にしてノードＡへ接続される。エンハンスメント型トラ
ンジスタＴＴはそのソース電極を第２入力ノード又は点
、なお又ビツト線Ｂ１と呼ばれるものへ接続され、他方
そのドレインとゲート各電極は電気的共通にされてノー
ドＢへ接続される。以上述べたセンス増幅器ラツチ回路
の出力を続いて処理するための１つの有利な手段はブツ
シユプル増幅器を使用することである。

そのようなブツシユブル増幅器はエンハンスメント型装
置Ｔ９から成り、それのドレイン電極は正電位例えば＋
Ｖへ接続される。なお、＋Ｖは正電位ＶＨと等しくして
もよい。Ｔ９のソース電極はトランジスタＴ８のドレイ
ン電極へ接続され、他方エンハンスメント型トランジス
タＴ８のソース電極はアース電位へ接続される。Ｔ９の
ゲート電極はノードＢへ電気的に結合され、Ｔ８のゲー
ト電極はノードＡへ電気的に結合される。出力はＴ９の
ソースとＴ８のドレイン間の共通点から取出され、典型
的にはコンデンサＣＬにより表わされた容量性負荷を駆
動することになるであろう。トランジスタＴＩＯとＴｌ
ｌは上記各出力ノードとプツシユプル増幅器間の隔離手
段である。

ＴＩＯとＴｌｌは電界効果トランジスタであり、それら
のドレインからソースへの各通路はセンス増幅器ラツチ
回路の各出力点とプツシユブル増幅器の各入力点間の直
列電気通路内に接続される。ＴＩＯとＴｌｌの各ゲート
電極は互いに接続されて、トランジスタＴ３へ供給され
ると同じゲートパルスＭＳを受けるようになつている。
上記隔離手段の目的は各出力ノードＡ（５Ｂが共に高レ
ベルにあるときは常にセンス増幅器ラツチ回路の出力を
絶縁することにある。その他のときは常に、各出力ノー
ドＡとＢはプツシユプル増幅器の各入力へ直接電気的に
接続することができる。次に第２図を参照するに、同図
は本発明のセンス増幅器ラツチ回路を１つの例示的電子
記憶装置内に接続した場合を示す。

４個のセルのマトリツクスが１例として示される。

１つの典型的セルは４個の電界効果トランジスタ例えば
Ｑｌ，Ｑ２，Ｑ３，Ｑ４を具備する。

本発明は勿論、各セルの行毎に２つのビツト線を持つ型
の６素子装置又は他の記憶セルにも使用できるであろう
。典型的には、各セル列毎に１本のデコーダ・ワードラ
イン・ドライバ例えば図示のワード線１，２が接続され
る。各ビツト線を前充電して等化するための復帰手段は
トランジスタＱ５，Ｑ６，Ｑ７から成る。これら各トラ
ンジスタのゲート電極は互いに接続されて端子Ｒ上の復
帰パルス信号Ｒを受けるようになつている。Ｑ７の各被
ゲート電極は２つのビツト線間に直列に接続されて電位
の等化を与える。トランジスタＱ５とＱ６は２つのビツ
ト線間の互いに直列の通路内に接続され、それらの間の
共通点において正電位ＶＨを受けてこれを２本のビツト
線に等しく印加する。図面で良く解るように、本発明の
顕著な特長は端子Ｒにおけるパルスの持続時間を制限す
る能力であり、何故ならビツト線ＢＯ又はＢ１の何れも
装置Ｔ６とＴ７の自己隔離特性の故に決してフルの論理
レベルにまで放電されないからである。この最小ビツト
線振れはその結果全体として高速作動をもたらすことに
なる。前述のように、各セル行毎に別個のセンス増幅器
ラツチ回路を備えることは必要でない。この変更型は第
４図の実施例に示される。前記第２図に対応する各素子
は実用的な限り同じ数字に「ダツシユ」符号を付けて示
された。その相違点はビツトスイツチとデコード回路（
そのように称される）にあり、これは同じセンス増幅器
ラツチが複数の行線のうちの選択された１つを検出でき
るようにするものである。作動において、第２図の記憶
配列装置は本発明のセンス増幅器ラツチにより与えられ
る速さの改善と低い電力消費を除けば、その普通の周知
の態様で作動する。

第１図、第２図及び第４図を引続いて参照する他、第３
図をも参照するに、同図は本発明の作動を描く波形線図
を示す。例示的電圧値が諸波形に挿入されたが、これは
制限的なものでなく例示的なものとの意図である。これ
らの波形線図の始発時点において、メモリセレクトパル
ス（ＭＳ）はビツト線ＢＯ，Ｂｌと同様に、前のサイク
ルから上のレベルにある。

ノードＡとＢは全輪理レベルだけ離れており、これらの
二元電圧関係は前に貯えられたビツトが論理の「１」又
は「Ｏ」の何れであつたかによる。この時点において、
トランジスタＴＩＯとＴｌｌはオンであり、プツシユプ
ル増幅器へ入力を与え、後者は出力として、前に貯えて
いたビツトを与える。復帰パルスＲは論理的上のレベル
にあり、ピツト線ＢＯとＢ１はその上のレベルに前充電
されている。ここで注意すべきは、充電と放電の用語は
印加される電位レベルの極性と電界効果トランジスタの
チヤンネル型に関係する相対的用語であることである。
波形線図に描かれているように、メモリセレクト（ＭＳ
）波形は最初に下のレベルに持ち来たされてトランジス
タＴ３をオフにする。

これはＴ１とＴ２のソースとＴ３のドレイン間の共通接
続点をトランジスタＴ１とＴ２のうち「オン」の方とそ
の関連負荷装置Ｔ４又はＴ５を通じて上のレベルへ充電
せしめる。ノードＡはデプレシヨン型装置Ｔ４を通じて
完全な高レベルへ充電し、ＶＨ（波形線図では８．５ボ
ルトとして表わされる）と同じ電位にあるであろう。同
様に、ノードＢもデプレシヨン型トラデジスタＴ５を通
じて８．５ボルトへ充電するであろう。トランジスタＴ
ＩＯとＴｌｌはオフにされてプツシユプル増幅器を通す
るＤＣ電流通路を阻止する。トランジスタＴ１のソース
とトランジスタＴ２のソースとトランジスタＴ３のドレ
イン間の共通接続点はエンハンスメント型電界効果トラ
ンジスタの周知の特性に基くＶＨより１つのしきい降下
だけ低い電位になるであろう。各ビツト線はノードＡと
Ｂより略１つのしきい降下だけ低い電位にあるであろう
し、これは波形線図では５ボルトとして表示された。メ
モリスタート（ＭＳ）波形が降下する現象は、特定のセ
ル列をアドレスして両ビツト線の１つを記憶セルにより
引き下げるのに利用される。第２図を参照して分るよう
に、Ｑ１とＱ２のゲートが高レベルへ上昇してＱ１とＱ
２をオンにするとき、ノードＥとＦにおける電圧差は対
応するビツト線ＢＯとＢ１へ転送されるであろう。先ず
ビツト線０（ＢＯ）がこの時点で降下し始める場合を考
えよう。電流はノードＡからエンハンスメント型トラン
ジスタＴ６を経てビツト線ｏへ導入され、それによりノ
ードＡの電位をノードＢの電位より僅かに下へ下げる。
この時点で、メモリスタート（ＭＳ）は高レベルになり
、トランジスタＴ３をオンにしてＴ１とＴ２の各ソース
電極とＴ３のドレイン電極間の共通接続点をアース電位
へ持ち来たす。これは「競合」を開始させる。

ノードＡがノードＢより低い電位にあるとＴ２をＴ１よ
り僅かに低い導電性にする。Ｔ１が少し高い導電性にな
るとノードＡの降下を速くしてＴ２のオフの度合を増や
し逆にはＴ２はノードＡがアース電位に下がることによ
つて完全にオフになる。この時点で、単方向導電装置で
あるＴ６は逆バイアスされ、従つてビツト線ＢＯから電
流は流れない。このラツチが完全にセツトされると、出
力はフル論理出力レベルとしてノードＡ，Ｂの何れか一
方又は双方並びに他の行線上のＣ，Ｄ等で利用できる。
かくして、復帰パルスが高レベルへ上昇され、すると両
ビツト線をその５ボルトの高レベルで等化する。ビツト
線ＢＯをその僅かに負への移行位置から復帰させるに要
する時間と電力は仮にそれがフル論理下レベルにまで持
ち来たされたとした場合より遥かに速く且つ遥かに少な
い消費電力である。一度びビツト線が復帰してしまうと
、復帰パルスは低レベルへ下げられ、又ＭＳパルスも同
様に低レベルへ下げられ、従つて次のビツトを記憶装置
から読むことができる。第２の場合、ビツト線Ｂ１が僅
かに負への移行位置にあるものとしよう。ＭＳパルスが
上へ移行しＴ３をオンにすると、競合状態はノードＢを
低レベルへ下げ、他方ノードＡは高レベルに止まる。単
方向導電装置Ｔ７は電流がビツト線Ｂ１から流れること
を阻止し、他の比較的短い復帰パルスを用いてビツト線
を等化し次の読みサイクルに備えることができる。出力
は典型的には、ＭＳパルスがＴＩＯとＴｌｌをオンにし
てしまい且つノードＡ（５Ｂがフル論理レベル離れてい
るとき、直列接続されたトランジスタＴ８とＴ９から成
るプツシユプル増幅器へ供給される。

ノードＡが下でノードＢが上にある場合にはコンデンサ
ＣＬは上のレベルへ充電される、何故ならＴ９はオンに
されＴ８はオフにされるからである。反対に、若しノー
ドＡが上のレベルにありノードＢが下のレベルにあるな
らば、出力はアースへ持ち来たされ、コンデンサＣＬは
下のレベルにまで放電する。復帰パルスの持続時間を最
小にすることにより全体の作動速度を改善すると共に復
帰パルスが早い時点で出現することを許容することに加
えて、本発明のセンス増幅器ラツチはデプレシヨン型装
置Ｔ４とＴ５の使用の故に速度を高めた。

デプレシヨン型装置Ｔ４とＴ５はフル電圧振れを与え、
そのしきい電圧に整合する必要がない。一定のゲート対
ソースバイアスの故に、これらの装置はあたかもインバ
ータ回路においてデプレシヨン型装置が負荷装置として
用いられると同じようにして電流源として作用し本発明
回路のスイツチング速度を高める。前に指摘したように
、ビツト線の振れが最小であることはビツト線のフル上
電位への再充電期間中の作動電力を節減する。

電力は又このセンス増幅器ラツチ回路自身によつても節
減される、何故ならトランジスタＴ３はこの時間の約半
分だけしかオンにならないからである。かくして、ＶＨ
とアース間のセンス増幅器ラツチ回路にはトランジスタ
Ｔ３がオフであるとき直流電流は流れない。以上ノード
ＡとＢの両方からプツシユプル増幅器への出力が示され
たが、ノードＡ又はノードＢの何れか一方からの出力も
又記憶セルに貯えられた二元情報を与えるであろうこと
は明かである。なお又、以上各セルコラム毎に別個のセ
ンス増幅器ラツチが図示説明された。本発明のセンス増
幅器ラツチ回路では、第４図に示すように、任意同時に
読む必要のあるビツトの数と同数のセンス増幅器ラツチ
回路を用いるだけでよいようにしたデコード回路網を作
ることも可能であろう。かくして、８０個のコラムから
成る記憶装置において、若し任意同時に５個のビアトを
読むだけでよいとするならば、５個のセンス増幅器ラツ
チをこれに諸々のビツト線を適当にゲートする回路を付
して、設けるだけでよいであろう。

【図面の簡単な説明】

第１図は本発明の好ましい実施例の概要回路線図である
。

Claims (1)

【特許請求の範囲】
1. １ 電極が交叉結合された一対のトランジスタを有し、
   この交叉結合された電極を出力ノードとする、電子記憶
   装置のためのセンス増幅器型ラッチ回路において、ビッ
   ト線と前記出力ノードとの間に電気的に接続された単方
   向導電装置を備え、この単方向導電装置により前記ビッ
   ト線と前記出力ノードとの間の電位差に基づいて、前記
   出力ノードを前記ビット線から自己隔離可能にしたこと
   を特徴とするセンス増幅器型ラッチ回路。