KR950001423B1 - 비트선 구동기와 메모리 회로 - Google Patents

비트선 구동기와 메모리 회로 Download PDF

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Abstract

내용없음.

Description

비트선 구동기와 메모리 회로
제1도는 종래의 비트선 구동기를 도시하는 개략적 블럭선도.
제2도는 제1도에 도시된 종래의 비트선 구동기의 작동을 설명하기 위한 데이타 판독 타이밍에 대한 파형도.
제3도는 제1도에 도시된 종래의 비트선 구동기의 작동을 설명하기 위한 데이타 판독 작동에 대한 그래픽도.
제4도는 본 발명에 따른 비트선 구동기에 대한 개략적 블럭도.
제5도는 제4도에 도시된 비트선 구동기의 작동을 설명하기 위한 데이타 판독 타이밍에 대한 파형도.
제6도는 제4도에 도시된 비트선 구동기의 작동을 설명하기 위한 데이타 판독 작동에 대한 그래픽도.
* 도면의 주요부분에 대한 부호의 설명
10A 내지 10B : 메모리 셀 21A 내지 21N : 워드선
22 : 비트선 23 : 비트선
30 : 판독 증폭기 51, 52 : 클램프용 MOS 트랜지스터
53, 54 : 능동 부하용 MOS 트랜지스터 55 : 등화용 MOS 트랜지스터
[발명의 분야]
본 발명은 일반적으로 마이크로컴퓨터의 스태틱 판독 전용 메모리의 비트선 구동기에 관한 것으로, 특히 한쌍의 상보형 비트선 간에 연결되며 등화용 MOS 트랜지스터를 갖는 비트선 구동기에 관한 것이다.
[종래기술]
통상, 소정의 선택된 임의의 어드레스에 따라 정보를 기록 또는 판독하도록 배열된 MOS 트랜지스터로 구성되어 있는 다수의 메모리 셀을 갖는 MOS 메모리 장치는 전자식 컴퓨터에서 기억 장치로서 광범하게 사용되어진다. MOS 메모리의 액세스 시간을 단축하기 위해서는 부하 저항값을 증가시키는 것이 필요하다. 그러나, 통상, 두개의 MOS 트랜지스터가 클램퍼로서의 기능을 갖도록 능동 부하로서 연결되어지기 때문에, 양호한 클램핑 특성을 얻기 위해서는, 두 MOS 트랜지스터의 내부 저항값을 충분히 감소시키는 것이 필요하다, 즉, MOS 메모리 장치내의 종래의 비트선 구동기에서는 두가지의 상반된 조건이 요구된다. 또한, 사전 충전 동작 및 등화 동작을 동시에 실행하기 위해서는 고출력 클럭 증폭기가 필요하게 된다는 다른 문제점이 존재한다. 더우기, 비트선의 포유 용량(stray capacitance)이 비교적 커서 방전 시간이 길어짐으로써 고속 동작이 방해된다는 다른 결점이 존재한다.
MOS 메모리 장치의 종래 비트선 구동기의 장치 및 동작은 양호한 실시예에 대한 상세한 설명에서 첨부도면을 참조하여 좀더 상세히 기술된다.
[발명의 개요]
상술된 문제점으로 인하여, 본 발명의 주목적은 동작 속도를 증가시키면서 저출력의 클럭 증폭기를 사용하여 상술된 두가지의 상반된 조건을 해결할 수 있는 비트선 구동기를 제공하는데 있다.
상술된 목적을 달성하기 위해, 한쌍의 상보하여 비트선(complementary bit line)간에 연결되고 P채널 MOS 트랜지스터의 게이트에 인가된 클럭 펄스에 응답하여 한쌍의 상보형 비트선을 단락시킴으로써 등화 동작을 실행하는 등화용(equalizing) P채널 MOS 트랜지스터를 갖는 비트선 구동기에 있어서, 본 발명에 의한 구동기는 (a) 한쌍의 능동 부하용(active-load) P채널MOS 트랜지스터와, (b) 상기 능동 부하용 P채널 MOS 트랜지스터와 병렬로 접속된 한쌍의 클램프용(clamping) P채널 MOS 트랜지스터를 구비하며, 상기 능동 부하용 P채널 MOS 트랜지스터 각각은 상보형 비트선중 한선과 전력 공급부 사이에 연결되며, 상기 능동 부하용 P채널 MOS 트랜지스터의 각 게이트는 접지에 연결되어 있으며, 상기 클램프용 P채널 MOS 트랜지스터 각각은 다이오드 접속되어 있다. 등화용 MOS 트랜지스터, 두 능동 부하용 MOS 트랜지스터 및 두 클램프용 MOS 트랜지스터가 모두 P채널형으로 이루어져 있으면, 두 능동 부하용 P채널 MOS 트랜지스터의 각 드레인 한쌍의 상보형 비트선중 하나에 연결되며, 두 능동 부하용 P채널 MOS 트랜지스터의 각 소스는 전력 공급부에 연결되며, 두 클램프용 P채널 MOS 트랜지스터의 각 드레인 및 각 소스는 상기 두 능동 부하용 P채널 MOS 트랜지스터의 각 드레인 및 각 소스에 병렬로 연결되어 있다. 또한 클램프용 MOS트랜지스터의 면적은 능동 부하용 MOS 트랜지스터 및 등화용 MOS 트랜지스터의 면적보다 약 3배 정도 크게 되도록 정해진다.
클램프용 MOS 트랜지스터의 면적 증대는 이 트랜지스터의 내부 저항값의 감소를 가져와, 클램핑 동작이 개선될 수 있고, 반면에 능동 부하용 MOS 트랜지스터의 면적 감소는 이 트랜지스터의 내부 저항값의 증가를 가져와, 액세스 시간이 개선될 수 있다. 요약을 하면, 본 발명에 따라, 고부하 저항값 및 급속한 클램핑 특성이 동시에 얻어진다. 더우기, 구동기는 저전력의 클럭 펄스에 의해 안정하게 동작한다.
[양호한 실시예의 설명]
종래의 비트선 구도에 대해서 본 발명에 따른 비트선 구동기의 특징 및 장점 등은 전도면을 통해 동일한 소자 또는 동일한 부분을 같은 참조번호로 지정한 첨부된 도면과 함께 본 발명의 양호한 실시예의 다음의 기술로부터 명백해진다.
본 발명의 이해를 용이하게 하기 위해서, 첨부된 도면을 참조하여 종래의 비트선 구동기에 대해 먼저 설명한다.
제1도는 종래의 MOS 메모리 장치의 회로 구성의 예를 도시한 것이다. 제1도에 있어서, 참조번호 10{(10A)…(10N)}두개의 부하 저항(11), (12) 및 두개의 N채널 MOS 트랜지스터(13), (14)는 구성된 플립플롭 회로를 각각 가져 전류를 턴온 또는 턴오프함으로써 정보를 기억하는 스태틱형인 메모리 셀이다. 상술된 바와 같이 이러한 다수의 메모리 셀(10)이 집속될 때, 메모리 매트릭스(도시되지 않음)를 구성할 수가 있다.
참조번호 21(21A…21N)는 X어드레스(워드선)을 표시하고, 참조번호(22), (23)는 한쌍의 상보형 Y어드레스(비트선 및 비트선)을 표시한다. 판독 또는 기록 동작시에, 예를들어 (21A)와 같은 워드선이 X디코더(도시되지 않음)에 의해 선택되면, 선택된 워드선(21A)에 연결된 메모리 셀(10A)내의 MOS 트랜지스터(15,16)는 턴온되어 메모리 셀(10A)에 활성화시킨다. 이러한 경우에는 비록 동일한 워드선(21A)에 연결된 모든 메모리 셀이 활성되어지더라도, 예를들어 비트선(22) 및 비트선(23)과 같은 소정의 어드레스가 또한 Y디코더(도시되지 않음)에 의해 선택되기 때문에, 정해진 메모리 셀(10A)은 활성화되어 정보의 판독 또는 기록을 가능케한다.
참조번호(30)는 전체 판독 증폭기를 표시한다. 비트선(22) 및 비트선(23)은 판독 증폭기(30)의 제1단 차동 증폭기(31)에 연결된다. 이 차동 증폭기(31)의 출력은 구동단 반전 증폭기(32) 및 출력단 버퍼 증폭기(33)에 의해 원하는 전압 레벨까지 증폭되어 출력단자(34)를 통해 출력된다.
다이오드 접속된 N채널 MOS 트랜지스터(41 및 42)는 플립플롭 회로(10A)의 능동 부하의 역활도 하는 클램퍼이며, 상기 트랜지스터(41,42)의 드레인 및 게이트 각각은 전력 공급단자 Tp에 연결되며, 각 소스는 비트선(22) 및 비트선(23)에 각각 연결된다. 사전 충전(precharging) N채널 MOS 트랜지스터(43,44)의 소스및 드레인 각각은 MOS 트랜지스터(41,42)의 소스 및 드레인 각각에 병렬로 연결된다. 또한 등화용 N채널 MOS 트랜지스터(45)의 소스 및 드레인은 두개의 중간 접합점 P와 Q 사이에, 즉 비트선(22)과 비트선(23) 사이에 연결된다. 세개의 MOS 트랜지스터(43,44,45)는 모두 클럭 입력 단자(46)에 연결된다.
제1도에서 도시된 바와같은 종래의 MOS 메모리는 다음과 같이 동작한다. 즉 먼저, 메모리 셀(10A)내의 플립플롭의 한 MOS 트랜지스터(13)가 온이고, 다른 나머지 MOS 트랜지스터가 오프라고 가정을 한다. 능동 부하 클램프용 MOS 트랜지스터(41, 42)의 게이트가 전력 공급 단자 Tp에 연결되므로, 이들 트랜지스터(41, 42)는 항상 온으로 유지되어, 비트선(22)의 포유 용량 C22DMS MOS 트랜지스터(41)을 통해 완전히 충전된다.
제2a도에서 도시된 바와같이 어드레스 입력에 응답하여, 워드선(21a), 비트선(22) 및 비트선(23)은 X 코더 및 Y디코더(둘 모두 도시되지 않음)에 의해 선택된다. 이 단계에 의해, 메모리 셀(10a)내의 MOS 트랜지스터(15),(16)는 턴온된다.
제2a도에서 도시된 어드레스 입력에 응답하여 어드레스 전이 검출기(도시되지 않음)에 의해 형성된 제2b도에서 도시된 바와 같은 클럭
Figure kpo00001
E이 클럭 입력 단자(46)에 공급된다. 클럭
Figure kpo00002
E이 ＂H＂(고)전압 레벨로 변경되면, 사전 충전 N채널 MOS 트랜지스터(43,44) 및 등화용 N채널 MOS트랜지스터(45)모두는 턴온되는데, 이것은 이들 트랜지스터의 각 게이트가 전력 공급 전압 VDD에 도달되기 때문이다.
이러한 경우에 있어서, 만일 공급 전압 VDD가 예를들어 5V이면, P와 Q점에서 즉 동화용 MOS트랜지스터(45)의 소스 및 드레인에서의 전위는 다이오드 접속된 N채널 MOS트랜지스터(41,42)의 임계 전압 Vth과 기판 효과
Figure kpo00003
Vth의 영향 때문에 약 3.2V보다 낮다. 그러므로, 등화용 MOS트랜지스터(45)는 상당히 높은 턴온 저항값을 가져, 트랜지스터(45)는 비트선(22) 및 비트선(23)을 완전히 단락시킬 수 가 없다. 그러므로, 제1도에서 도시된 종래기술예에서, 전류는 사전 충전 MOS트랜지스터(43) 또는 (44)를 통하여 통과되어 비트선(22), 비트선(23)의 전위를 등화시킨다. 여기서, 이 전위는 VEL인 것으로 가정을 한다.
클럭
Figure kpo00004
E이 ＂L＂(저) 전압 래벨로 변경되면, MOS 트랜지스터(43) 내지 (45)의 각 게이트 전압은 접지 전위로 강하되므로, 이들 MOS 트랜지스터(43) 내지 (45)는 모두 턴오프된다. 메모리 셀(10A)의 MOS 트랜지스터(14)가 오프이므로, 비트선(22)과의 연결에서 해제된 비트선(23)의 전위는 MOS 트랜지스터(42)의 임계전압 Vth 및 기판 효과
Figure kpo00005
Vth의 영향으로 인하여 일정 레벨 VEL을 유지한다.
반면에 메모리 셀(10A)내의 MOS 트랜지스터(13,15)가 온이므로, 흡인 전류 IB는 능동 부하 클램프용 MOS 트랜지스터(41)를 통해 비트선(22) 내로 흘러 들어간다. 여기서, MOS 트랜지스터(41)의 클램핑 특성이 바이폴라 트랜지스터의 클램핑 특성과 같이 급격하지 않기 때문에, 비트선(22)의 전위는 MOS 트랜지스터(13), (15), (41)로 구성된 등가 저항 분압기를 통해 공급 전압 VDD을 분할함으로써 얻어진 VL값까지 강하되기 시작한다. 전압 강하의 속도는 표유 용량 C22및 등가 저항 분압기에 의해 정해진다.
비트선(22)의 전위가 상술된 VL보다 높은 소정의 전위 VCL에 도달하면, 전압 강하는 MOS 트랜지스터(41)의 클램핑 동작으로 인하여 중단된다. 공급 전압 VDD가 예를들어 5V인 경우에 있어서, 이러한 클램프 전압 VCL은 약 2.6V이다.
상술된 바와같이, P와 Q점 간의 전압차는 판독 증폭기(30)의 차동 증폭기(31)에 의해 증폭되어 반전 증폭기(32) 및 버퍼 증폭기(33)를 통해 출력 단자(34)로부터 출력된다. 이러한 경우에 있어서, 판독 증폭기(30)의 출력은 제2도 c에서 도시된 바와 같이 메모리 셀(10)로부터 나온 데이타이다. 어드레스가 정해질 때부터 데이타가 판돌될 때까지의 시간 Tac(액세스 시간)을 가능한 단축하는 것이 적합하다.
일단 데이타가 메모리 셀(10A)로부터 판독되면, 클럭
Figure kpo00006
E는 상술된 바와같은 방법으로 단자(46)에 인가되며, P점에서의 전위는 VCL에서 VEL로 회복되며 데이타 출력은 제2c도에서 도시된 바와같이 사라진다.
제1도에서 도시된 바와같은 종래의 MOS 메모리의 동작 및 액세스 시간간의 관계를 제3도를 참조하여 이하에서 상세히 기술하고자 한다.
상술된 바와같이, 클럭
Figure kpo00007
E＂＂EL
Figure kpo00008
E＂＂0 R 2
그러므로, 액세스 시간을 단축하기 위해서는, 전이 시간 기간을 단축시키는 것이 바람직하다. 즉 제 3도에서의 점선(2)으로 도시된 바와같이 완만한 기울기에서 제3도의 선(4a)으로 도시된 바와같이 급격한 기울기로 전이 특성을 변화시킴으로써 P점에서의 전위가 기준 전위 VR에 도달하는 시간점(4a)(t1)를 빠르게 하는 것이 적합하다.
전압이 상술한 바와같이 시간에 따라 변화하는 경우에 있어서, V=IR 즉 dv/dt=R.dI/dt이므로 전압 변화 특성의 기울기는 저항값 및 전류 변화 속도(단위 시간당 전류 변화 정도)에 의해 결정된다. 그러므로, 부하 저항값을 증가시킴으로서 액세스 시간을 단축시킬 수 있다.
그러나, 제1도에서 도시된 바와같이 종래의 비트선 구동기에 있어서, MOS 트랜지스터(41,42)는 비트선(22) 및 비트선(23)의 능동 부하로서의 기능을 갖으며 또한 클램핑 회로로서 동작한다. 바람직한 클램핑 동작을 가능케 하기 위해서는 MOS 트랜지스터(41 또는 42)의 면적을 증가시켜 내부 저항값을 충분히 감소시키는 것이 필요하다. 그러나, 이러한 조건은 액세스 시간을 단축시키기 위하여 부하 저항값을 증가시켜야 하는 조건과 상호 모순된다. 그러므로 종래의 구동기에 있어서, 두개의 MOS 트랜지스터(41,42)의 면적은 상기 두 상반된 조건을 절충함으로써, 예를들어 사전 충전 및 등가용 MOS 트랜지스터(43) 내지(45)의 면적보다 2배 정도 크게 정해진다. 그러나, 아직도 상술된 두가지의 상반된 조건을 고려하면서 이들 적합한 특성을 얻기 위한 트랜지스터의 상수들을 정하는 것은 기본적으로 매우 어렵다는 문제점이 존재한다.
또한, 종래의 구동기에 있어서, 사전 충전 동작 및 등가 동작을 하기 위해 3개의 MOS 트랜지스터(43), (44), (45)가 클럭신호
Figure kpo00009
E에 의해 구동되어지므로, 입력 단자(46)에 클럭 신호
Figure kpo00010
E를 공급하는 클럭 증폭기의 부하(도시되지 않음)는 커지게 된다, 그러므로, 고출력의 클럭 증폭기를 사용하지 않고 정확한 클럭 신호
Figure kpo00011
E를 얻기 어렵다는 또다른 문제점이 존재한다.
더우기, 종래의 구동기에 있어서, 비트선(22) 및 비트선(23)의 전위가 VEL≒2.3V로 낮기 때문에, 비트선(22) 및 비트선(23)의 부유용량 C22및 C23에 포함된 메모리 셀(10A)의 N형 확산층과 기판간의 P-N접합 용량(확산 용량)은 커서, 충전 및 방전 시간 기간에 길어지게 되는 문제점이 발생하여 결과적으로 고속 동작을 방해한다.
상술된 설명을 고려하여, 이하에서는 첨부된 도면을 참조하여 본 발명에 따른 비트선 구동기의 실시예에 대해 기술한다.
제4도는 본 발명에 따른 실시예의 회로선도를 도시한 것이다. 이 도면에서, 실시예의 많은 부분이나 소자는 5개의 MOS 트랜지스터를 제외하고는 제1도를 참조하여 종래의 비트선 구동기에 대한 기술된 것들과 동일한 기능을 행한다. 그러므로, 동일한 기능을 갖는 동일 부분에 대하여는 더이상 상세하게 기술하지 않고 동일한 참조번호가 유지된다.
제4도에서, 각각의 트랜지스터(51,52)의 게이트 드레인을 각각 접속함으로서 다이오드 접속된 두 P 채널 MOS 트랜지스터(51), (52)의 소스들은 전력 공급 단자 Tp에 연결된다. 게이트가 접지된 두 P채널 MOS 트랜지스터(53,54)의 소스와 드레인은 이러한 MOS 트랜지스터(51,52)의 각 소스와 각 드레인에 병렬로 접속된다. 비트선(22) 및 비트선(23)은 두 트랜지스터(51)과 (53), 또는 트랜지스터(54)와 (52)의 각각의 드레인 사이에서 각각 접점 R 및 S에 연결된다. 등화용 P채널 MOS 트랜지스터(55)의 소스와 드레인은 접점 R과 S 사이에 연결되고, MOS 트랜지스터(55)의 게이트는 클럭 입력 단자(56)에 연결된다. 클램프 및 등화 작동용과 능동 부하용 트랜지스터(51) 내지 (55)가 P채널 MOS 트랜지스터로 이루어질 때 집적 회로내에 패턴 레이아웃을 쉽게 실행할 수 있다.
또한, 클램프용 MOS 트랜지스터(51), (52)의 각각의 영역은 예를들면 능동 부하용 MOS 트랜지스터(53), (54) 및 등화용 MOS 트랜지스터(55)의 면적의 3배 크기로 결정된다. 위에서 기술되지 않은 제4도회로 구성의 나머지 부분은 제1도에 도시된 종래의 회로 구성과 동일하다.
이 실시예의 작동은 다음과 같다. 우선, 메모리 셀(10A)에서의 초기 상태는 종래 기술의 경우와 동일하고, 또한 비트선(22)의 전위는 공급 전압 VDD와 접지전위 사이이며, 비트선(23)의 전위는 공급 전압 VDD와 동일한 것으로 가정한다.
제5b도에 도시된 클럭
Figure kpo00012
E은 제5a도에 도시된 어드레스 입력에 응답하여 어드레스 전이 검출기(도시안됨)에 의해 발생되며, 이 클럭
Figure kpo00013
E은 입력 단자(56)로부터 등화용 MOS 트랜지스터(55)의 게이트에 공급된다. 클럭
Figure kpo00014
E이 ＂L＂전압 레벨로 바뀌면, P채널 MOS 트랜지스터(55)의 게이트가 접지 전위로 되므로 이 트랜지스터(55)는 턴온된다.
이 실시예에서, 점 R 및 S에서 등화용 MOS 트랜지스터(55)의 소스 및 드레인 전위는 예컨대 공급 전압 VDD가 5V일 경우, 다음에 설명되는 바와같은, 다이오드 접속된 P채널 MOS 트랜지스터(51), (52)의 임계전압 Vth 때문에 약 4.5V이다. 따라서, 등화용 MOS 트랜지스터(55)의 온 저항값은 충분히 낮고, 종래의 구동기에서와 같은 사전 충전 MOS 트랜지스터를 제공하지 않고서도 비트선(22)과 비트선(23) 사이를 완전하게 단락시킬 수 있다. 또한, 비트선(22)과 비트선(23)의 전위는 제6도에서 실선(5)으로 도시된 것과 동일한 전압 VEQ이다.
비등화 시간 간격 동안, 클럭
Figure kpo00015
E＂＂DD
Figure kpo00016
B 23 DD 1 RT
다른 한편, 메모리 셀(10A)에서 MOS 트랜지스터(13), (15)가 모두 온 상태이므로, 흡수 전류 IB는 능동 부하용 MOS 트랜지스터(53)를 통하여 비트선(22)으로 흐른다. 위에서 설명된 바와같이, MOS 트랜지스터(53)의 면적이 비교적 좁게 되도록 결정되므로, 등가 저항값은 비교적 높다. 따라서, 비트선(22)의 전위는 제6도에서 실선(4)으로 도시된 바와같이 급격하게 강하하여, 제6도에서 점(4a)으로 도시된 바와같이 시간 t1에서 소정 기준 전위 VBB에 이르게 된다.
따라서, 제6도에서 실선(4), (6)으로 도시된 바와같이 급상승하는 데이타 신호와 급강하하는 데이타 신호가 비트선(22)과 비트선(23)에서 각각 발생된다. 따라서 액세스 시간을 단축시킬 수 있다.
더욱이, 본 실시예에서, 이미 설명된 바와같이 비트선(22)과 비트선(23)은 각각 비교적 넓은 면적을 갖는 클램프용 MOS 트랜지스터(51), (52)을 통하여 공급 전압 단자 Tp에 연결된다. 따라서, 메모리 셀(10)로 흘러들어가는 흡수 전류 IB또는
Figure kpo00017
B CR EQ DD CR DD CM EQ
또한, 데이타가 ＂0＂인 메모리 셀(10A)에 기록될 때 비트선(22) 또는 비트선(23)의 전위는 기록 구동 증폭기(도시안됨)에 의해 접지 전위 근방으로 구동된다. 그런다음 즉시 판독 작동을 시작하기 위해서 비트선(22)과 비트선(23)의 전위를 등화 레벨 VEQ로 회복(기록 회복)할 필요가 있다. 그러나, 본 실시예에는 비교적 면적이 큰 클램프용 MOS 트랜지스터(51), (52)가 제공되므로, 회복 시간은 짧고 따라서 고속 작동에 대해 유리하다.
상술된 바와 같이, 본 발명에는 클램프용 MOS 트랜지스터(51),(52)에서 분리되어 능동 부하용 MOS 트랜지스터(53), (54)가 제공되므로, 각각의 MOS 트랜지스터(51) 내지 (54)의 상수는 급격한 클램핑 특성과 높은 부하 저항값의 전술한 상반된 두 조건에 대하여 상호 독립적으로 결정될 수 있다. 따라서, 고속 작동에 적합한 최적 특성을 쉽게 실현할 수 있다.
또한, 본 실시예에서 P채널 MOS 트랜지스터(51,52)가 클램프용 트랜지스터로 이용되므로, 등화 작동시 비트선(22)과 비트선(23)의 전위 즉, 등화 레벨 VEQ는 종래기술의 구동기에서와 같이 기판 효과에 영향을 받지 않고 충분히 높다. 따라서 등화용 MOS 트랜지스터(55)의 온 저항값은 특수한 사전 충전 MOS 트랜지스터 없이도 충분히 낮은 값으로 감소될 수 있다. 이러한 작동으로 클럭 증폭기의 부하가 적어도 되며, 고전력 증폭기를 이용하지 않고서도 정확한 클럭 신호를 얻게 되고 안정한 작동을 실현할 수 있게 된다.
게다가, 본 실시예에서의 등화 레벨 VEQ가 위에서 설명된 바와같이 높기 때문에, 비트선(22)과 비트선(23)의 포유 용량 C22및 C23에 포함된 확산 커패시터는 작으며, 따라서 구동기가 고속 작동에 더욱 유리하게 해준다.
상술된 바와같이, 본 발명에 따르면 P채널 MOS 트랜지스터(51), (52)와 능동 부하 트랜지스터(53), (54)가 분리되므로 최적 특성을 쉽게 실현할 수 있고 액세스 시간을 감소시킬 수 있으며, 사전 충전 MOS 트랜지스터를 제거할 수 있으며, 저전력 클럭 펄스에 응답하여 비트선을 안정하게 구동시킬 수 있는 비트선 구동기를 얻을 수 있다.

Claims (5)

  1. 한쌍의 상보형 비트선(22,23) 사이에 연결되고, 게이트에 인가된 클럭 펄스에 응답하여 상기 한쌍의 상보형 비트선을 단락시킴으로써 등화 작용을 하는 등화용 P채널 MOS 트랜지스터(55)를 포함하는 비트선 구동기로서, (a) 상기 상보형 비트선 중의 하나와 전력 공급부 사이에 각각 접속되어 있고 게이트가 접지된 한쌍의 능동 부하용 P채널 MOS 트랜지스터(53,54)와, (b) 각각 상기 능동 부하용 P채널 MOS 트랜지스터(53,54)중 하나에 병렬로 접속되어 있고 각각 다이오드 접속된 한쌍의 클램프용 P채널 MOS 트랜지스터(51,52)를 포함하고, 상기 두 능동 부하용 P채널 MOS 트랜지스터(53,54)는 상기 한쌍의 상보형 비트선(22,23)중 하나에 각각 연결되며, 각각의 상기 두 능동 부하형 P채널 MOS 트랜지스터(53,54)의 소스는 상기 전력 공급부에 연결되며, 상기 두 클램프용 P채널 MOS 트랜지스터(51,52)의 각각의 드레인과 각각의 소스는 상기 두 능동 부하용 P채널 MOS 트랜지스터(53,54)의 각각의 드레인과 각각의 소스에 병렬로 연결되는 비트선 구동기.
  2. 제1항에 있어서, 상기 클램프용 P채널 MOS 트랜지스터(51,52)의 면적은 상기 능동 부하용 P채널 MOS 트랜지스터(53,54)와 등화용 P채널 MOS 트랜지스터(55)의 면적의 약 3배인 것을 특징으로 하는 비트선 구동기.
  3. 한쌍의 상보형 비트선(22,23), 전력 공급원, 클럭 펄스원과 게이트에 인가된 클럭 펄스에 응답하여 등화 작용을 하고 상기 상보형 비트선 사이에 소스와 드레인이 접속된 등화용 P채널 MOS 트랜지스터(55)를 포함한 메모리 회로로서, (a) 상기 전력 공급원에 접속된 소스를 갖는 제1클램핑 P채널 MOS 트랜지스터(51)로서, 상기 제1클램핑 MOS 트랜지스터(51)의 게이트와 드레인이 상호 접속되고, 상기 게이트와 드레인은 상기 등화용 MOS 트랜지스터(55)의 소스-드레인 경로에 접속된 제1클램핑 P채널 MOS 트랜지스터(51)와, (b) 상기 전력 공급원에 접속된 소스와, 접지된 게이트와, 상기 제1클램핑 MOS 트랜지스터(51)의 게이트 및 드레인과 상기 등화용 MOS 트랜지스터(55)의 소스 드레인 경로에 접속된 트레인을 갖는 제1능동부하 P채널 MOS 트랜지스터(53)와, (c) 상기 전력 공급원에 접속된 소스와, 접지된 게이트와, 상기 등화용 트랜지스터(55)의 소스 드레인 경로에 접속된 드레인을 갖는 제2능동 부하용 P채널 MOS 트랜지스터(54)와, (d) 상기 전력 공급원에 접속된 소스를 갖는 제2클램핑 P채널 MOS 트랜지스터(52)로서, 상기 제2클램핑 MOS 트랜지스터(52)의 게이트와 드레인은 상호 접속되고, 이 게이트와 드레인은 상기 등화용 트랜지스터(55)의 소스 드레인 경로 및 상기 제2능동 부하 MOS 트랜지스터(54)의 드레인에 접속된 제2클램핑 P채널 MOS 트랜지스터(52)를 포함하고, 상기 제1클램프용 MOS 트랜지스터(51)와 상기 제1능동 부하용 MOS 트랜지스터(53)는 한쌍의 상보형 비트선(22,23)중의 하나에 연결되며, 상기 제2클램프용 MOS 트랜지스터(52)와 상기 능동 부하용 MOS 트랜지스터(54)는 상기 한쌍의 상보형 비트선(22,23)중의 다른 하나에 연결되는 메모리 회로.
  4. 제3항에 있어서, 상기 제1 및 제2클램프용 MOS 트랜지스터(51,52)중 적어도 하나의 면적은 제1 및 제2능동 부하용 MOS 트랜지스터(53,54)와 등화용 MOS 트랜지스터(55)의 면적보다 적어도 3배가 되어, 등화용 MOS 트랜지스터(55)의 온 저항 값은 비교적 낮게 되며, 상기 제1 및 제2능동 부하용 트랜지스터(53, 54)의 면적은 비교적 좁아서, 그 등가 저항값은 비교적 높게 되며, 이에 의해 상기 상보형 비트선을 스위칭 온하는 동안 전위의 변화율은 증가되어 액세스 시간을 단축시키게 되는 것을 특징으로 하는 메모리 회로.
  5. 제4항에 있어서, 상기 상보형 비트선(22,23)은 워드선(21)상의 신호에 의해 액세스된 메모리 셀에서 데이타를 판독하는 판독 증폭기(30)에 접속되는 것을 특징으로 하는 메모리 회로.
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