JPH023158A - 高い雑音余裕度を有する高速dramセンス増幅器 - Google Patents
高い雑音余裕度を有する高速dramセンス増幅器Info
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- JPH023158A JPH023158A JP63297146A JP29714688A JPH023158A JP H023158 A JPH023158 A JP H023158A JP 63297146 A JP63297146 A JP 63297146A JP 29714688 A JP29714688 A JP 29714688A JP H023158 A JPH023158 A JP H023158A
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- 230000004044 response Effects 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
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- 238000000034 method Methods 0.000 description 12
- 238000001514 detection method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000002829 reductive effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
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- 238000013459 approach Methods 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
り皇」1日り1九1
本発明は一般に半導体メモリに関し、より詳細にはダイ
ナミック・ランダム・アクセス・メモリ用の分離センス
増幅器を提供する方法及び@置に関する。
ナミック・ランダム・アクセス・メモリ用の分離センス
増幅器を提供する方法及び@置に関する。
従来技術
ダイナミック・メモリ・デバイスはセンス増幅器を使用
するが、これは、メモリ・セルが接続されているビット
線の電圧の小さな変化を検出することによりメモリ・セ
ルに蓄積された電荷量を感知するものである。非常に多
くのセルが各ビット線に接続されているため、またメモ
リ・ヒルのサイズは蓄積容量が増加するにつれて縮小さ
れてきたので、メモリ・セルに蓄積された電荷に帰因す
るビット線の電圧変化は非常に小さい。従って、ビット
線上のM音が検出動作に影響を及ぼさないようにするた
めに、センス増幅器は読み出し動作中ビット線から分離
しなければならない。
するが、これは、メモリ・セルが接続されているビット
線の電圧の小さな変化を検出することによりメモリ・セ
ルに蓄積された電荷量を感知するものである。非常に多
くのセルが各ビット線に接続されているため、またメモ
リ・ヒルのサイズは蓄積容量が増加するにつれて縮小さ
れてきたので、メモリ・セルに蓄積された電荷に帰因す
るビット線の電圧変化は非常に小さい。従って、ビット
線上のM音が検出動作に影響を及ぼさないようにするた
めに、センス増幅器は読み出し動作中ビット線から分離
しなければならない。
従来より開発されているセンス増幅器はNチャネル・ト
ランジスタを用いてビット線をセンス暦幅器から分離す
る。このNブ・ヤネル・トランジスタをオン、オフに切
替えるのに用いるIT信号1はランダム雑音を生じ、そ
れによりセンス増幅器の均衡が崩れてしまう。ゆえに、
センス増幅器をビット線から分離するこの方法は追加の
ランダム雑音の一因となる。
ランジスタを用いてビット線をセンス暦幅器から分離す
る。このNブ・ヤネル・トランジスタをオン、オフに切
替えるのに用いるIT信号1はランダム雑音を生じ、そ
れによりセンス増幅器の均衡が崩れてしまう。ゆえに、
センス増幅器をビット線から分離するこの方法は追加の
ランダム雑音の一因となる。
ランダム雑音に加えて、このビット線はまた高静電容重
をセンス増幅器に結びつけ、それにより検出速度を落と
してしまう。従って、センス増幅器が適切な信号でロッ
クしたとたんにセンス増幅器をビット線から離すことが
望ましい。従来より開発ξれているセンスJ11幅器回
路は自動的に増幅器を分離することができず、従って、
検出速度を抑制してしまう。
をセンス増幅器に結びつけ、それにより検出速度を落と
してしまう。従って、センス増幅器が適切な信号でロッ
クしたとたんにセンス増幅器をビット線から離すことが
望ましい。従来より開発ξれているセンスJ11幅器回
路は自動的に増幅器を分離することができず、従って、
検出速度を抑制してしまう。
従って、いったん適切なデータ値がセンス増幅器により
ラッチされたら、センス増幅器をダイナミック・メモリ
・アレイのビット線から完全に分離するセンス増幅器回
路の必要性が生じてぎた。
ラッチされたら、センス増幅器をダイナミック・メモリ
・アレイのビット線から完全に分離するセンス増幅器回
路の必要性が生じてぎた。
を するための
本発明に従って、従来のセンス増幅器にIII達する不
利及び問題を実質的に除去或いは防ぐセンス増幅器を提
供する。
利及び問題を実質的に除去或いは防ぐセンス増幅器を提
供する。
本発明のセンス増幅器によりセンス増幅器のラッチング
回路とメモリ・セルが接続されているビット線との間に
分離回路を提供する。この分離回路は、電圧がラッチさ
れている間、自動的にビット線をラッチング回路から分
離覆る。これにより提供される利点は、雑音が検出動作
中に自動的にラッチング回路から分離され、それにより
ビット線に帰因するN音及び静電8葎が減少するという
ことである。
回路とメモリ・セルが接続されているビット線との間に
分離回路を提供する。この分離回路は、電圧がラッチさ
れている間、自動的にビット線をラッチング回路から分
離覆る。これにより提供される利点は、雑音が検出動作
中に自動的にラッチング回路から分離され、それにより
ビット線に帰因するN音及び静電8葎が減少するという
ことである。
本発明の他の様態において、この分子fi回路はラッチ
ング回路とビット線との間に接続されたPチャネル・ト
ランジスタを含み、各Pチャネル・トランジスタのゲー
トは接地または他の電圧に接続されている。どちらか一
方のPチャネル・トランジスタのソースが引下げられる
と、Pチャネル・トランジスタは、ターン・オフし、そ
れによってビット線がラッチング回路から分離されるこ
とになる。
ング回路とビット線との間に接続されたPチャネル・ト
ランジスタを含み、各Pチャネル・トランジスタのゲー
トは接地または他の電圧に接続されている。どちらか一
方のPチャネル・トランジスタのソースが引下げられる
と、Pチャネル・トランジスタは、ターン・オフし、そ
れによってビット線がラッチング回路から分離されるこ
とになる。
さて、添付の図面に関連して次の説明を参照することに
より、本発明及びその利点をより完全に理解することが
できるであろう。
より、本発明及びその利点をより完全に理解することが
できるであろう。
実施例
本発明の好ましい実施例は第1図乃至第3図を参照する
ことにより最も理解されるが、同図において同一番号は
種々の図面の類似、相当部分に用いられている。
ことにより最も理解されるが、同図において同一番号は
種々の図面の類似、相当部分に用いられている。
第1図は本発明のセンス増@器の回Wi図を示すもので
ある。このセンス増幅器は通して参照番号10で示され
、ビット線12と逆ビット線14とに接続されている。
ある。このセンス増幅器は通して参照番号10で示され
、ビット線12と逆ビット線14とに接続されている。
ビット線12はNチャネル・トランジスタ18を介して
メモリ・セル16に接続されている。Nチ1νネル・ト
ランジスタ18のゲート20はワード[122に接続さ
れている。逆ビット線14はNチャネル・トランジスタ
26を介してダミー・メモリ・セル24に接続されてい
る。Nチャネル・トランジスタ26のゲート28も同様
にワード線22に接続されている。
メモリ・セル16に接続されている。Nチ1νネル・ト
ランジスタ18のゲート20はワード[122に接続さ
れている。逆ビット線14はNチャネル・トランジスタ
26を介してダミー・メモリ・セル24に接続されてい
る。Nチャネル・トランジスタ26のゲート28も同様
にワード線22に接続されている。
ビット線12はNチャネル・トランジスタ30を通して
逆ビット!fj14に接続されており、Nチャネル・ト
ランジスタ30のゲート32は等価信号(E)に接続さ
れている。ビット線12はNチャネル・トランジスタ3
6及びPチャネル・トランジスタ38を介してセンス・
ノード34に接続されている。Nチャネル・トランジス
タ36のゲート40はrTJ信号に接続され、Pチャネ
ル・トランジスタ38のゲート42は接地または他の適
切な電圧に接続されている。逆ビット線14はNチャネ
ル・トランジスタ46及びPチャネル・トランジスタ4
8を介してセンス・ノード44に接続されている。Nチ
ャネル・トランジスタ46のゲート50はrTJ信号に
接続され、Pチャネル・トランジスタ48のゲート52
は接地に接続されている。
逆ビット!fj14に接続されており、Nチャネル・ト
ランジスタ30のゲート32は等価信号(E)に接続さ
れている。ビット線12はNチャネル・トランジスタ3
6及びPチャネル・トランジスタ38を介してセンス・
ノード34に接続されている。Nチャネル・トランジス
タ36のゲート40はrTJ信号に接続され、Pチャネ
ル・トランジスタ38のゲート42は接地または他の適
切な電圧に接続されている。逆ビット線14はNチャネ
ル・トランジスタ46及びPチャネル・トランジスタ4
8を介してセンス・ノード44に接続されている。Nチ
ャネル・トランジスタ46のゲート50はrTJ信号に
接続され、Pチャネル・トランジスタ48のゲート52
は接地に接続されている。
ノード34はNチャネル・トランジスタ56のゲート5
4とPy−tネル・トランジスタ6oのゲート58とに
接続されている。ノード44はNチャネル・トランジス
タ62のゲート61とPチャネル・トランジスタ66の
ゲート64とに接続されている。Nチャネル・トランジ
スタ56はノード44を選択ノーマル信号(SN)と接
続する。
4とPy−tネル・トランジスタ6oのゲート58とに
接続されている。ノード44はNチャネル・トランジス
タ62のゲート61とPチャネル・トランジスタ66の
ゲート64とに接続されている。Nチャネル・トランジ
スタ56はノード44を選択ノーマル信号(SN)と接
続する。
このSN信号はインバータ69を通してワード線22に
接続されているか、または代わりにクロック信号に接続
されている。Pチャネル・トランジスタ6Qはノード4
4を選択補数信号(SC)と接続する。Pチャネル・ト
ランジスタ66はノード34をSC信号と接続し、Nチ
ャネル・トランジスタ62はノード34をSN信号と接
続する。
接続されているか、または代わりにクロック信号に接続
されている。Pチャネル・トランジスタ6Qはノード4
4を選択補数信号(SC)と接続する。Pチャネル・ト
ランジスタ66はノード34をSC信号と接続し、Nチ
ャネル・トランジスタ62はノード34をSN信号と接
続する。
信号WL、SN、SC及び下はクロック信号(図示せず
)に依存する。
)に依存する。
アレイ中のセンス増幅器の配置は、ここに参照として本
願に組込まれる米国特許第4,081゜701号に詳細
に説明されている。
願に組込まれる米国特許第4,081゜701号に詳細
に説明されている。
センス増幅器の動作は第2a図−第2b図と関連して最
もよく説明される。最初の状態では、T信号は高であり
、Wl−信号は低であり、SN信号は高であり、SC信
号は低またはvcC/2レベルであり、そしてE信号は
高である。E信号を用いて、ビット線12及び逆ビット
線14の電圧をほぼ■。c/2の電圧と等しくする。い
ったんこれが達成されると、ビットl1l12を逆ビッ
ト線14から離すために、信号は引下げられてNチャネ
ル・トランジスタ30がターン・オフされる。T信号が
作動して、ビット線をNチャネル・トランジスタ36を
介してノード34に接続し、また逆ビット線14をNチ
ャネル・トランジスタ46を介してノード44に接続す
る。この時点では、ビット線12及び逆ビット114上
の信号がPチャネル・トランジスタ42及び48を介し
てそれぞれノード34及び44に伝えられ得るので、T
信号の実際の値は重要でない。ビット線12及び逆ビッ
ト線14はVCo/2の電圧を有するので、ノード34
及び44も同様に、第2b図に示すように、vco/2
の電圧を有する。時刻1oでT信号及びE信号が引下げ
られ、従ってNチャネル・トランジスタ30.36及び
46は非導電状態に置かれる。T信号及びE信号を同時
に引下げることや、またそれらを引下げる順序はセンス
増幅器1oの動作にとってI’ffではない。
もよく説明される。最初の状態では、T信号は高であり
、Wl−信号は低であり、SN信号は高であり、SC信
号は低またはvcC/2レベルであり、そしてE信号は
高である。E信号を用いて、ビット線12及び逆ビット
線14の電圧をほぼ■。c/2の電圧と等しくする。い
ったんこれが達成されると、ビットl1l12を逆ビッ
ト線14から離すために、信号は引下げられてNチャネ
ル・トランジスタ30がターン・オフされる。T信号が
作動して、ビット線をNチャネル・トランジスタ36を
介してノード34に接続し、また逆ビット線14をNチ
ャネル・トランジスタ46を介してノード44に接続す
る。この時点では、ビット線12及び逆ビット114上
の信号がPチャネル・トランジスタ42及び48を介し
てそれぞれノード34及び44に伝えられ得るので、T
信号の実際の値は重要でない。ビット線12及び逆ビッ
ト線14はVCo/2の電圧を有するので、ノード34
及び44も同様に、第2b図に示すように、vco/2
の電圧を有する。時刻1oでT信号及びE信号が引下げ
られ、従ってNチャネル・トランジスタ30.36及び
46は非導電状態に置かれる。T信号及びE信号を同時
に引下げることや、またそれらを引下げる順序はセンス
増幅器1oの動作にとってI’ffではない。
時刻t1でWL倍信号引き上げられ、従ってメモリ・セ
ル16がビット線12に接続され、ダミー・メモリ・セ
ル24が逆ビット線14に接続される。Nチャネル・ト
ランジスタ18及び26をターン・オンする影響は、ビ
ット線12と逆ビット線14との間に不均衡を生じるこ
とである。もし論理「1」の1(αがメモリ・セル16
に記憶された場合、ビット線12の電圧は約100ミリ
ボルト増加する。一方、論理rOJがメモリ・セル16
に記憶された場合は、ビット線12の電圧は約100ミ
リポル]−減少する。ダミー・セルはあらかじめ定めた
電圧レベルまで活性周期(activecycle )
ごとの前にあらかじめ充電され、活性周期中常に逆ビッ
ト線14をビット線12の論理[−1」と論理rOJの
間に置く。
ル16がビット線12に接続され、ダミー・メモリ・セ
ル24が逆ビット線14に接続される。Nチャネル・ト
ランジスタ18及び26をターン・オンする影響は、ビ
ット線12と逆ビット線14との間に不均衡を生じるこ
とである。もし論理「1」の1(αがメモリ・セル16
に記憶された場合、ビット線12の電圧は約100ミリ
ボルト増加する。一方、論理rOJがメモリ・セル16
に記憶された場合は、ビット線12の電圧は約100ミ
リポル]−減少する。ダミー・セルはあらかじめ定めた
電圧レベルまで活性周期(activecycle )
ごとの前にあらかじめ充電され、活性周期中常に逆ビッ
ト線14をビット線12の論理[−1」と論理rOJの
間に置く。
時all t 2でSN信号が引下げられる。Nチャネ
ル・トランジスタ56及び62はラッチとして働き、ビ
ット線12と逆ビット線14との不均衡を増幅する。例
えば、ノード34の電圧がノード44の電圧よりも高い
場合、Nチャネル・トランジスタ56はNチャネル・ト
ランジスタ62よりもずっと強くターン・オンされる。
ル・トランジスタ56及び62はラッチとして働き、ビ
ット線12と逆ビット線14との不均衡を増幅する。例
えば、ノード34の電圧がノード44の電圧よりも高い
場合、Nチャネル・トランジスタ56はNチャネル・ト
ランジスタ62よりもずっと強くターン・オンされる。
ゆえに、Nチャネル・トランジスタ56はノード44か
ら接地(SNが接地にある)に導電し、それにより接点
44の電圧を接地まで減少させる。ノード44の電圧が
減少すると、Nチャネル・トランジスタ62のゲート6
1の電圧が対応して減少し、ゆえにNチャネル・トラン
ジスタ62をターン・オフする。Nチャネル・トランジ
スタ62がターン・オフされるので、ノード34の電圧
は約■。o/2のままである。
ら接地(SNが接地にある)に導電し、それにより接点
44の電圧を接地まで減少させる。ノード44の電圧が
減少すると、Nチャネル・トランジスタ62のゲート6
1の電圧が対応して減少し、ゆえにNチャネル・トラン
ジスタ62をターン・オフする。Nチャネル・トランジ
スタ62がターン・オフされるので、ノード34の電圧
は約■。o/2のままである。
センス増幅器の「低サイド」のビット線とノード(本例
ではノード44とビット線14)が引下げられると、P
チャネル・トランジスタ48または38のV、5(V(
IsGよトランジスタのゲートとソースの間の電圧であ
る)がそのvtレベルに達すると関連するPチャネル・
トランジスタ48または38が完全にターン・オフされ
るその点まで、Pチャネル・トランジスタ48または3
8のv(l。
ではノード44とビット線14)が引下げられると、P
チャネル・トランジスタ48または38のV、5(V(
IsGよトランジスタのゲートとソースの間の電圧であ
る)がそのvtレベルに達すると関連するPチャネル・
トランジスタ48または38が完全にターン・オフされ
るその点まで、Pチャネル・トランジスタ48または3
8のv(l。
が対応して減少させられる。これには二つの効果がある
。第一の効果は、データがNチャネル・トランジスタ5
6及び62によりラッチされるとすぐに、センス増幅3
10を低サイドと関連するビット線12または14から
分離することである。
。第一の効果は、データがNチャネル・トランジスタ5
6及び62によりラッチされるとすぐに、センス増幅3
10を低サイドと関連するビット線12または14から
分離することである。
第二の効果は、対応するNチャネル・トランジスタ36
または46が高いT信号によってターン・オンされるま
で、低サイドと関連するビット線12または14が引下
げられないようにすることである。
または46が高いT信号によってターン・オンされるま
で、低サイドと関連するビット線12または14が引下
げられないようにすることである。
時刻t3でSC信号が引上げられる。この時刻より前に
SC信号は低であったので、Pチャネル・トランジスタ
60及び66は共にターン・オフされていた。SC信号
が引上げられると、ゲート58または64が低り°イド
のノード34または44に接続されているPチャネル・
トランジスタ60または66がターン・オンされ、その
相補Pチャネル・トランジスタがターン・オフされる。
SC信号は低であったので、Pチャネル・トランジスタ
60及び66は共にターン・オフされていた。SC信号
が引上げられると、ゲート58または64が低り°イド
のノード34または44に接続されているPチャネル・
トランジスタ60または66がターン・オンされ、その
相補Pチャネル・トランジスタがターン・オフされる。
従って、ノード34が高サイドのノードであり、ノード
44が低サイドのノードである上記の例では、Pチャネ
ル・トランジスタ66がターン・オンされ、Pチ1pネ
ル・トランジスタ60がターン・オフされる。ゆえに、
Pチャネル・トランジスタ66は高サイドのノード34
をSC信号に接続し、高サイドのノード34は約V。C
の電圧まで引上げられる。Pチャネル・トランジスタ3
8はまだターン・オンされているので、ビット線12も
同様に■。0に引上げられる。
44が低サイドのノードである上記の例では、Pチャネ
ル・トランジスタ66がターン・オンされ、Pチ1pネ
ル・トランジスタ60がターン・オフされる。ゆえに、
Pチャネル・トランジスタ66は高サイドのノード34
をSC信号に接続し、高サイドのノード34は約V。C
の電圧まで引上げられる。Pチャネル・トランジスタ3
8はまだターン・オンされているので、ビット線12も
同様に■。0に引上げられる。
時刻t4でT信号が引上げられ、Nチャネル・トランジ
スタ36及び46をターン・オンする。
スタ36及び46をターン・オンする。
これにより、低り′イドのノードの電圧がその関連する
ビット線に接続されることが可能になる。本例では、ノ
ード44は接地電圧にあり、逆ピット線14に接続され
る。この時点で、ビット112及び14は共に適当な電
圧になり、メモリ・セル16の電圧が再び蓄積される。
ビット線に接続されることが可能になる。本例では、ノ
ード44は接地電圧にあり、逆ピット線14に接続され
る。この時点で、ビット112及び14は共に適当な電
圧になり、メモリ・セル16の電圧が再び蓄積される。
続いて、WL倍信号引下げられて、メモリ・セル16及
びダミー・メモリ・セル24をビット$112及び14
から離し、そして、SN信号及びSC信号をそれぞれ引
上げ及び引下げ(または■cc/2にし)、トランジス
タ56.60.62及び66をターン・オフすることが
できる。E信号を引上げて、もう−度ビット線12及び
14をV、。/2にあらかじめ充電する。
びダミー・メモリ・セル24をビット$112及び14
から離し、そして、SN信号及びSC信号をそれぞれ引
上げ及び引下げ(または■cc/2にし)、トランジス
タ56.60.62及び66をターン・オフすることが
できる。E信号を引上げて、もう−度ビット線12及び
14をV、。/2にあらかじめ充電する。
従来より開発されているセンス増幅器では、Nチャネル
・トランジスタ36及び46が、ビット線12及び14
をノード34及び44から分離する唯一の手段であった
。■信号が引上げられてNチャネル・トランジスタ36
及び46をターン・オフさぜると、丁信号のVJ換えに
よって雑音が発生し、それによりセンス増幅器の均衡が
崩され得た。本発明では、データがラッチされると、低
サイドのノード34及び44は自動釣にその関連するビ
ット線12または14から離される。
・トランジスタ36及び46が、ビット線12及び14
をノード34及び44から分離する唯一の手段であった
。■信号が引上げられてNチャネル・トランジスタ36
及び46をターン・オフさぜると、丁信号のVJ換えに
よって雑音が発生し、それによりセンス増幅器の均衡が
崩され得た。本発明では、データがラッチされると、低
サイドのノード34及び44は自動釣にその関連するビ
ット線12または14から離される。
代わりの実施例において、Nチャネル・トランジスタ3
6及び46は第1図の回路から除去して、回路をPチャ
ネル・トランジスタ42及び48に接続させ、それらの
ゲートを時刻t4で負の電圧に引張り、低サイドのノー
ドをそのそれぞれのビット線に接続する。
6及び46は第1図の回路から除去して、回路をPチャ
ネル・トランジスタ42及び48に接続させ、それらの
ゲートを時刻t4で負の電圧に引張り、低サイドのノー
ドをそのそれぞれのビット線に接続する。
従って、本発明により提供される技術的利点は、データ
がラップされたとたんに、ビット線12または14がセ
ンス増幅器から離されるということである。これは、雑
音が検出動作に影響を及ぼすのを除去し、データが検出
される速度を増加する。
がラップされたとたんに、ビット線12または14がセ
ンス増幅器から離されるということである。これは、雑
音が検出動作に影響を及ぼすのを除去し、データが検出
される速度を増加する。
第3図によりオープン構造のセンス増幅器のアレイを説
明するが、同図ではビット線12は逆ビット線14の向
かい側にある。このオープン構造では、ビット線12の
データが隣接の線に関連するセンス増幅110にフィー
ド・バックすることが可能である。この影響は、多数の
ビット線が高くまたは低くなる一方で、少数のみが反対
方向に引張られる場合に増加する。
明するが、同図ではビット線12は逆ビット線14の向
かい側にある。このオープン構造では、ビット線12の
データが隣接の線に関連するセンス増幅110にフィー
ド・バックすることが可能である。この影響は、多数の
ビット線が高くまたは低くなる一方で、少数のみが反対
方向に引張られる場合に増加する。
本発明のセンス増幅器10は、データがロック・インさ
れたとたんにビット線12及び14から分離されるので
、上述の影響が最少となる。従って1本発明により、オ
ープン構造において効果的なセンス増幅器の分離を提供
する技術利点が提供される。
れたとたんにビット線12及び14から分離されるので
、上述の影響が最少となる。従って1本発明により、オ
ープン構造において効果的なセンス増幅器の分離を提供
する技術利点が提供される。
以上に本発明の詳細な説明したが、添付の特許請求の範
囲で定めるような本発明の精神及び範囲から離れること
なく、種々の変化、置換え、変更をこれになすことがで
きるということを理解されたい。
囲で定めるような本発明の精神及び範囲から離れること
なく、種々の変化、置換え、変更をこれになすことがで
きるということを理解されたい。
以上の説明に関連して、更に下記の項を開示する。
(1) 第一及び第二のノード間の電圧不均衡を検出
する半導体メ七り・デバイス用のセンス増幅器であって
、 第一及び第二のノードに接続されているそれぞれのビッ
ト線と、 前記ビット線に作動的に接続されているメモリ・セルと
、 第一及び第二のノードに接続されて、センス・ノード間
の°電圧不均衡の方向に対応して第一及び第二のノード
を所定の高電圧及び低電圧の方に引張るラッチング回路
と、 前記ビット線の一木をそのそれぞれのノードから、前記
ラッチング回路によるそのノードの電圧変化に応答して
、自動的に分離する分離回路とを含右センス増幅器。
する半導体メ七り・デバイス用のセンス増幅器であって
、 第一及び第二のノードに接続されているそれぞれのビッ
ト線と、 前記ビット線に作動的に接続されているメモリ・セルと
、 第一及び第二のノードに接続されて、センス・ノード間
の°電圧不均衡の方向に対応して第一及び第二のノード
を所定の高電圧及び低電圧の方に引張るラッチング回路
と、 前記ビット線の一木をそのそれぞれのノードから、前記
ラッチング回路によるそのノードの電圧変化に応答して
、自動的に分離する分離回路とを含右センス増幅器。
(2) 第(1)項に記載したセンス増幅器において
、前記分離回路が前記ラッチング回路によって前記所定
の低電圧に引き下げられたノードに接続されるビット線
を分離する回路を含むセンス増幅i5゜(3) 第(
1)項に記載したセンス増幅器において、前記所定の低
電圧が接地であって、前記所定の高電圧がVCcである
センス増幅器。
、前記分離回路が前記ラッチング回路によって前記所定
の低電圧に引き下げられたノードに接続されるビット線
を分離する回路を含むセンス増幅i5゜(3) 第(
1)項に記載したセンス増幅器において、前記所定の低
電圧が接地であって、前記所定の高電圧がVCcである
センス増幅器。
(4) 第(1)項に記載したセンス増幅器において
、前記分離回路が前記ノードとそれぞれのビット線との
間に接続されたP′f−ヤネル・トランジスタを含むセ
ンス増幅器。
、前記分離回路が前記ノードとそれぞれのビット線との
間に接続されたP′f−ヤネル・トランジスタを含むセ
ンス増幅器。
(5) 第(1)項に記載したセンス増幅器であって
更に、検出動作が完了した後に前記ビット線を前記ノー
ドに接続する接続回路を含むセンス増幅器。
更に、検出動作が完了した後に前記ビット線を前記ノー
ドに接続する接続回路を含むセンス増幅器。
(6) 第(5)項に記載したセンス増幅器において
、前記接続回路が、Pチャネル・トランジスタのゲート
を前記所定の低電圧よりも下に引下げて、前記センス・
ノードを前記それぞれのビット線に接続する回路を含む
センス増幅器。
、前記接続回路が、Pチャネル・トランジスタのゲート
を前記所定の低電圧よりも下に引下げて、前記センス・
ノードを前記それぞれのビット線に接続する回路を含む
センス増幅器。
(1) 第(5)項に記載したセンス増幅器において
、前記接続回路が、前記Pチャネル・トランジスタに並
列に接続され、ゲートがクロック信号に接続されている
Nチャネル・トランジスタを含むセンス増幅器。
、前記接続回路が、前記Pチャネル・トランジスタに並
列に接続され、ゲートがクロック信号に接続されている
Nチャネル・トランジスタを含むセンス増幅器。
(8) 第(1)項に記載したセンス増幅器において
、前記ラッチング回路が前記第一及び第二のノードを検
出信号に応答して前記所定の高電圧及び低電圧の方に引
張るセンス増幅器。
、前記ラッチング回路が前記第一及び第二のノードを検
出信号に応答して前記所定の高電圧及び低電圧の方に引
張るセンス増幅器。
(9) 第(8)項に記載したセンス増幅器であって
更に、前記メモリ・セルを前記ビット線に作動的に接続
するワード線を含むセンス増幅器。
更に、前記メモリ・セルを前記ビット線に作動的に接続
するワード線を含むセンス増幅器。
(10)第(1)項に記載したセンス増幅器であって更
に、検出より前に前記第一及び第二のノードの電圧を等
しくする等価回路を含むセンス増幅器。
に、検出より前に前記第一及び第二のノードの電圧を等
しくする等価回路を含むセンス増幅器。
(11)第一及び第二のノード間の電圧不均衡を検出す
る半導体メモリ・デバイス用のセンス増幅器であって、 第一及び第二のノードに接続されているそれぞれのビッ
ト線と、 論理値に対応する電荷を保持する、前記ビット線に作動
的に接続されているメモリ・セルと、検出より前にノー
ドの電圧を等しくするべく作動可能な等価回路と、 選択されたメモリ・セルを前記ビット線の1本に接続し
て前記ビット線間に電圧の不均衡を生じ、前記不均衡の
方向が前記選択されたメモリ・セルに蓄積された論理値
に依存するべく作動可能なワード線回路と、 第一及び第二のノードに接続され、前記ビット線間の電
圧の不均衡により生じたノード間の電圧の不均衡に応答
してノードの電圧をロックするラッチング回路と、 ソース/ドレイン領域がノードと前記それぞれのビット
線との間に接続され、ゲートが所定の電圧に接続されて
、前記ラッチング回路によって生じたノードの電圧の変
化に応答してノードを前記それぞれのビット線から分離
するPチャネル・トランジスタと、 前記Pチャネル・トランジスタと並列に接続されて、検
出後にノードをビット線と接続するNチャネル・トラン
ジスタとを含むセンス増幅器。
る半導体メモリ・デバイス用のセンス増幅器であって、 第一及び第二のノードに接続されているそれぞれのビッ
ト線と、 論理値に対応する電荷を保持する、前記ビット線に作動
的に接続されているメモリ・セルと、検出より前にノー
ドの電圧を等しくするべく作動可能な等価回路と、 選択されたメモリ・セルを前記ビット線の1本に接続し
て前記ビット線間に電圧の不均衡を生じ、前記不均衡の
方向が前記選択されたメモリ・セルに蓄積された論理値
に依存するべく作動可能なワード線回路と、 第一及び第二のノードに接続され、前記ビット線間の電
圧の不均衡により生じたノード間の電圧の不均衡に応答
してノードの電圧をロックするラッチング回路と、 ソース/ドレイン領域がノードと前記それぞれのビット
線との間に接続され、ゲートが所定の電圧に接続されて
、前記ラッチング回路によって生じたノードの電圧の変
化に応答してノードを前記それぞれのビット線から分離
するPチャネル・トランジスタと、 前記Pチャネル・トランジスタと並列に接続されて、検
出後にノードをビット線と接続するNチャネル・トラン
ジスタとを含むセンス増幅器。
(12) 第(11)項に記載したセンス増幅器にお
いて、Pチャネル・トランジスタのゲートに接続された
前記所定の電圧が接地電圧であるセンス増幅器。
いて、Pチャネル・トランジスタのゲートに接続された
前記所定の電圧が接地電圧であるセンス増幅器。
(13)それぞれのビット線に接続されている半導体メ
モリ・セルの第一及び第二のノード間の電圧の不均衡を
検出する方法であって、 ノードとそれぞれのビット線との間の電圧を等しくする
段階と、 選択されたメモリ・セルをビット線の1木に接続してノ
ード間の電圧の不均衡を生じる段階と、電圧の不均衡に
応答してノードの電圧を所定の高電圧レベル及び低電圧
レベルにラッチングする段階と、 前記ラッチング段階中のノードの電圧変化に応答して前
記ビット線の1本をそのそれぞれのノードから自動的に
分離する段階と、 ノードが前記所定の電圧レベルに達した後にノードを前
記ビット線に接続する段階とを含む方法。
モリ・セルの第一及び第二のノード間の電圧の不均衡を
検出する方法であって、 ノードとそれぞれのビット線との間の電圧を等しくする
段階と、 選択されたメモリ・セルをビット線の1木に接続してノ
ード間の電圧の不均衡を生じる段階と、電圧の不均衡に
応答してノードの電圧を所定の高電圧レベル及び低電圧
レベルにラッチングする段階と、 前記ラッチング段階中のノードの電圧変化に応答して前
記ビット線の1本をそのそれぞれのノードから自動的に
分離する段階と、 ノードが前記所定の電圧レベルに達した後にノードを前
記ビット線に接続する段階とを含む方法。
(14)第(13)項に記載した方法において、前記分
離する段階がノードの電圧に応答してトランジスタを通
して導電することを禁止する段階を含む方法。
離する段階がノードの電圧に応答してトランジスタを通
して導電することを禁止する段階を含む方法。
(15)第(14)項に記載した方法において、前記導
電することを禁止する段階がノードとそれぞれのビット
線との間にPチャネル・トランジスタを提供する段階を
含む方法。
電することを禁止する段階がノードとそれぞれのビット
線との間にPチャネル・トランジスタを提供する段階を
含む方法。
(16)第(15)項に記載した方法において、前記P
チャネル・トランジスタのゲートが所定の電圧に接続さ
れている方法。
チャネル・トランジスタのゲートが所定の電圧に接続さ
れている方法。
(17)第(15)項に記載した方法において、ノード
を前記ビット線に接続する前記段階がNチャネル・トラ
ンジスタを前記Pブヤネル・トランジスタと並列に提供
して前記Nチャネル・トランジスタのゲートをクロック
信号に接続する段階を含む方法。
を前記ビット線に接続する前記段階がNチャネル・トラ
ンジスタを前記Pブヤネル・トランジスタと並列に提供
して前記Nチャネル・トランジスタのゲートをクロック
信号に接続する段階を含む方法。
(18) 第(15)項に記載した方法において、ノ
ードを前記ビット線に接続する前記段階がPチャネル・
トランジスタのゲートを前記所定の低電圧よりも下の電
圧に引下げることを含む方法。
ードを前記ビット線に接続する前記段階がPチャネル・
トランジスタのゲートを前記所定の低電圧よりも下の電
圧に引下げることを含む方法。
(19) センス増幅器1oには、センス増幅器の第
一及び第二のノード34.44とそれぞれのビット線1
2.14との間に接続されたPチャネル・トランジスタ
38.48がある。Pチャネル・トランジスタ38.4
8のゲート42.52は接地に接続されている。1個の
ノード34または44の電圧が検出動作中に接地電圧に
近付くと、ビット線12.14はセンス増幅器10から
完全に離され、それによって検出速度が増加し、一方ビ
ット線とノードの間の雑音が減少する。
一及び第二のノード34.44とそれぞれのビット線1
2.14との間に接続されたPチャネル・トランジスタ
38.48がある。Pチャネル・トランジスタ38.4
8のゲート42.52は接地に接続されている。1個の
ノード34または44の電圧が検出動作中に接地電圧に
近付くと、ビット線12.14はセンス増幅器10から
完全に離され、それによって検出速度が増加し、一方ビ
ット線とノードの間の雑音が減少する。
第1図は本発明のセンス増幅器の回路図である。
第2a図−第2b図はセンス増幅器に加えられた信号の
タイミング図である。 第3図はオープン構造のセンス増幅器の7レイのブロッ
ク図である。 主な符号の説明 10:センス増幅器 12.14:ビット線 16:メモリ・セル 24:ダミー・メモリ・セル 34.44:センス・ノード 38.48:Pチャネル・トランジスタ代即人 浅 村 皓
タイミング図である。 第3図はオープン構造のセンス増幅器の7レイのブロッ
ク図である。 主な符号の説明 10:センス増幅器 12.14:ビット線 16:メモリ・セル 24:ダミー・メモリ・セル 34.44:センス・ノード 38.48:Pチャネル・トランジスタ代即人 浅 村 皓
Claims (1)
- (1)第一及び第二のノード間の電圧不均衡を検出する
半導体メモリ・デバイス用のセンス増幅器であつて、 第一及び第二のノードに接続されているそれぞれのビッ
ト線と、 前記ビット線に作動的に接続されているメモリ・セルと
、 第一及び第二のノードに接続されて、センス・ノード間
の電圧不均衡の方向に対応して第一及び第二のノードを
所定の高電圧及び低電圧の方に引張るラッチング回路と
、 前記ビット線の一本をそのそれぞれのノードから、前記
ラッチング回路によるそのノードの電圧変化に応答して
、自動的に分離する分離回路とを含むセンス増幅器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US125640 | 1980-02-28 | ||
US12564087A | 1987-11-25 | 1987-11-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH023158A true JPH023158A (ja) | 1990-01-08 |
Family
ID=22420710
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63297146A Pending JPH023158A (ja) | 1987-11-25 | 1988-11-24 | 高い雑音余裕度を有する高速dramセンス増幅器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH023158A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5088710A (en) * | 1990-07-10 | 1992-02-18 | Ikegami Tsushinki Co., Ltd. | Sorter |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS533135A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Sensitive amplifier latch circuit |
JPS58189898A (ja) * | 1982-04-30 | 1983-11-05 | Toshiba Corp | ダイナミツク記憶装置 |
JPS6159689A (ja) * | 1984-08-30 | 1986-03-27 | Nec Corp | センスアンプ |
-
1988
- 1988-11-24 JP JP63297146A patent/JPH023158A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS533135A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Sensitive amplifier latch circuit |
JPS58189898A (ja) * | 1982-04-30 | 1983-11-05 | Toshiba Corp | ダイナミツク記憶装置 |
JPS6159689A (ja) * | 1984-08-30 | 1986-03-27 | Nec Corp | センスアンプ |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5088710A (en) * | 1990-07-10 | 1992-02-18 | Ikegami Tsushinki Co., Ltd. | Sorter |
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