JP3253745B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に関し、
より詳細にはＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔ
ｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）な
どの半導体記憶装置におけるデータの書込み時および読
出し時の制御に関する。

【０００２】近年の半導体記憶装置はチップの大型化が
進み、メモリセルのデータを出力回路へ伝達するデータ
線の長さもこれに伴って増加している。一方、アクセス
の高速化のために、例えばＤＲＡＭではページモードや
スタティックコラムモード等の複雑な読出し動作が行わ
れている。このような読み出し動作では、第１の読み出
しデータがデータ線対に残っている状態で、第２のデー
タが続けて読み出されることが頻繁に起きるようになっ
ている。

【０００３】このような場合において、第１の読み出し
データと続けて読み出される第２の読み出しデータとが
逆の極性を有していた場合には、長いデータ線の大きな
寄生容量の存在により、データ線対の極性が反転するの
に長い時間がかかる。

【０００４】これに対して、従来では、読み出し動作時
にデータ線対をある一定の電圧に設定することでデータ
線対間の振幅電圧を制限し、反転速度の向上を図ってい
た。

【０００５】

【従来の技術】図４６は、従来の半導体記憶装置の要部
を示す回路図である。同図において、データ線Ｄ、／Ｄ
からなるデータ線対３には、ｍ個（ただし、ｍは１以上
の整数）の選択トランジスタ回路２を介して、それぞれ
ｍ個の双安定フリップフロップ回路１が接続されてい
る。相補形のデータ線対３には、負荷回路４、読み出し
バッファ回路５および書き込みバッファ回路６が接続さ
れている。

【０００６】各フリップフロップ回路１は、２つのＮチ
ャネルＭＯＳトランジスタ（ＦＥＴ）Ｑ１、Ｑ２と２つ
のＰチャネルＭＯＳトランジスタＱ３、Ｑ４とを有し、
相補信号の形で書き込みデータまたは読み出しデータを
保持する。各フリップフロップ回路１には、電源電圧Ｖ
ＣＣとＶＳＳが供給されている。各選択トランジスタ回
路２は、２つのＮチャネルトＭＯＳランジスタ（トラン
スファゲート）Ｑ５、Ｑ６を有する。負荷回路４は、２
つのＰチャネルＭＯＳトランジスタＱ７、Ｑ８を有す
る。書き込みバッファ回路６は、２つのＰチャネルＭＯ
ＳトランジスタＱ９、Ｑ１１と２つのＮチャネルＭＯＳ
トランジスタＱ１０、Ｑ１２を有する。なお、ＤＲＡＭ
の場合、各フリップフロップ回路１には、図示しないメ
モリセルがそれぞれ接続されている。また、ＳＲＡＭの
場合、各フリップフロップ回路１はメモリセルとして機
能する。なお、フリップフロップ回路は、各ビット線対
ごとのセンスアンプとして利用することもある。

【０００７】図４７は、図４６に示す回路の読み出し時
の動作を示す波形図である。読み出し動作の開始時、負
荷回路４のトランジスタＱ７、Ｑ８のゲートに印加する
制御信号／φ（図４６中のφバーと同じ意味）を立ち下
げ（ローレベルに設定する）、データ線Ｄ、／Ｄをハイ
レベル（ＶＣＣにほぼ等しい）に設定する。この状態
で、例えば選択信号φｍ−２を立ち上げる（ハイレベル
に設定する）。ここで、選択信号φｍ−２に対応するフ
リップフロップ回路１は、そのノードＮ１および／Ｎ１
がそれぞれハイレベル（Ｈ）およびローレベル（Ｌ）に
あるものとする。選択信号φｍ−２がハイレベルになる
ことでトランジスタＱ５およびＱ６はオンし、ノードＮ
１と／Ｎ１はそれぞれデータ線Ｄと／Ｄに接続される。
ノードＮ１はハイレベルなのでデータ線ＤはＶＣＣのま
まであるが、ノード／Ｎ１はローレベルなのでデータ線
／Ｄの電位は下降し始める。そして、データ線／Ｄの電
位は、ｍ−２番目のフリップフロップ回路１のトランジ
スタＱ２およびトランジスタＱ６、ならびに負荷回路４
のトランジスタＱ７のオン抵抗（内部抵抗）の比で決る
制限された電位に落ち着く。この制限された電位をい
ま、ＶＣＣ−αとする。

【０００８】その後、時刻ｔ＝０で選択信号φｍ−１が
ハイレベルになり、ｍ−１番目のフリップフロップ回路
１が選択されるものとする。ここで、ｍ−１番目のフリ
ップフロップ回路１のノードＮ２および／Ｎ２は、それ
ぞれローレベル（Ｌ）およびハイレベル（Ｈ）にあるも
のとする。選択回路２はＮチャネルＭＯＳトランジスタ
Ｑ５およびＱ６で構成されているので、そのゲート電位
がＶＣＣの場合には、ソース電位がＶＣＣ−Ｖｔｈ（Ｖ
ｔｈはＮチャネルＭＯＳトランジスタのしきい値）以下
でなければならない。ノードＮ２に接続されているＮチ
ャネルＭＯＳトランジスタＱ５は、そのソース電位がＶ
ＳＳなので強くオンする。一方、ノード／Ｎ２に接続さ
れているＮチャネルＭＯＳトランジスタＱ６は、そのソ
ース電位がＶＣＣ−αなのでほとんどオンしない。従っ
て、ｍ−１番目のフリップフロップ回路１は、そのノー
ドＮ２に接続しているトランジスタＱ５を介するデータ
Ｄからの影響しか受けないため、安定に動作する。この
ため、データ線Ｄの電位はＶＣＣ−αまで下降し、デー
タ線／Ｄの電位はＶＣＣまで上昇する。

【０００９】このように、読み出し動作時にデータ線対
を、フリップフロップ回路１の振幅電圧の高い側のある
一定の電圧（上述の例ではα）に設定することでデータ
線対間の振幅電圧を制限し、反転速度の向上を図ってい
る。なお、一例として電位差αは０．５Ｖ程度である。

【００１０】次に、読み出し動作に続いて行われる書き
込み時の動作について図４８を参照して説明する。い
ま、ｍ−２番目のフリップフロップ回路１のノードＮ１
および／Ｎ１が、それぞれ図４６に示すようにハイレベ
ル（Ｈ）およびローレベル（Ｌ）にあるもとする。図４
８に示すように、選択信号φｍ−２がハイレベルになり
フリップフロップ回路１のデータが読み出され、データ
線Ｄおよび／Ｄの電位はそれぞれＶＣＣおよびＶＣＣ−
αである。なお、図４８は、負荷回路を動作させ、デー
タ線対をＶＣＣに接続している時の波形図である。

【００１１】この状態で、ｍ−２番目のフリップフロッ
プ回路１に逆データを書き込む場合、書き込みバッファ
回路３６に与えられる書き込みデータ信号Ｄｗおよび／
Ｄｗはそれぞれローレベルおよびハイレベルに設定され
る（書き込みバッファ活性化動作）。このとき、負荷回
路４に印加される駆動信号／φは読み出し動作時と同様
にロウレベルに固定しておく。データ線Ｄはトランジス
タＱ１２を介して電源ＶＳＳに接続され、データ線／Ｄ
はトランジスタＱ９を介して電源ＶＣＣに接続される。
データ線／Ｄの電位は急速にＶＣＣまで上昇し、ノード
／Ｎ１の電位は急速に立上る。

【００１２】一方、書き込みバッファ活性化動作後、デ
ータ線Ｄの電位は緩やかに下降し始める。そして、トラ
ンジスタＱ５のソース電圧がそのゲート電圧よりもしき
い値Ｖｔｈ分だけ低くなった時に、トランジスタＱ５は
オンする。そして、ノードＮ１の電位が下降し始める。
その後、ｍ−２番目のフリップフロップ回路１は反転
し、書き込み動作が終了する。

【００１３】なお、データ線Ｄの電位は、トランジスタ
Ｑ８、Ｑ１２、Ｑ５およびＱ１のオン抵抗の比で決まる
レベルＶＣＣ−βに落ち着く。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
た従来の半導体記憶装置は、以下の問題点を有する。

【００１５】図４９は、図４６に示す読み出しバッファ
回路５の構成を示す図である。図示の回路はＭＯＳトラ
ンジスタＱ１３−Ｑ２２からなるカレントミラー形の読
み出し回路である。ＮチャネルＭＯＳトランジスタＱ１
６およびＱ２０のゲートにそれぞれ、データ線Ｄおよび
／Ｄが接続されている。また、読み出しデータＤｒおよ
び／Ｄｒはそれぞれ、トランジスタＱ１８とＱ２０との
接続点およびトランジスタＱ１４とＱ１６の接続点から
取り出されている。このようなカレントミラー形読み出
し回路は、入力Ｄ、／ＤがＶＣＣ／２程度で最も良い交
流入力特性（高速性）を有することが知られている。し
かしながら、前述の従来構成では、データ線Ｄ、／Ｄを
電源電圧ＶＣＣにプリチャージしてフリップフロップ回
路１の動作の安定性を図るように設計されているため、
読み出し回路５を最良の交流入出力特性で動作させるこ
とができない。すなわち、読み出し回路５の読み出し動
作を高速で行わせることができない。

【００１６】また、図４８を参照して説明した書き込み
動作においては、データ線Ｄの電位は書き込み動作の当
初、ｍ−２番目の選択トランジスタ回路２のトランジス
タＱ５のソースは電源電圧ＶＣＣにしばらく留まり、そ
の後下がりはじめてからトランジスタＱ５がオンになる
までにはかなりの時間がかかる。従って、書き込みを高
速に行うことができない。

【００１７】そこで、図４６に示す負荷回路４に与える
駆動信号／φをデータの書き込み時ハイレベルにするこ
とで、負荷回路４をデータ線Ｄ、／Ｄから切り離すこと
が考えられる。

【００１８】図５０は、この場合の動作を示す波形図で
ある。書き込み動作時に駆動信号／φをハイレベルに設
定して、ｍ−２番目の選択トランジスタ回路２のトラン
ジスタＱ５が早くオンするようにしている。この場合に
は、書き込み時のデータ線Ｄ、／Ｄの振幅制限がなくな
り、図５０のγで示すように、データ線対３の振幅はフ
ルスイングする。従って、書き込み動作後のデータ線
Ｄ、／Ｄのリセット（データ線Ｄ、／Ｄの電位をＶＣＣ
に設定する）に時間がかかる。図５０の場合にはデータ
線Ｄの電位をＶＣＣにプリチャージするのに時間がかか
る。さらに、このプリチャージのために電流を流し込む
必要があり、多くの電流を消費する。

【００１９】本発明は、上記従来技術の問題点を解決
し、少なくともデータの読み出し動作または書き込み動
作を高速にかつ低電力消費で行える半導体記憶装置を提
供することを目的とする。

【００２０】

【課題を解決するための手段】図１は、本発明の第１の
実施例を示す図である。この図を参照して、本発明の原
理を説明する。なお、図中、図４６と同一の構成要素に
は同一の参照番号を付してある。

【００２１】本発明の半導体記憶装置は、相補信号の形
でデータを保持する複数（ｍ個）のフリップフロップ回
路１と、データ線対３と、フリップフロップ回路１とデ
ータ線対３とを外部入力アドレスに基づく選択信号φ１
−φｍに従い選択的に接続する選択トランジスタ回路２
と、フリップフロップ回路１から選択トランジスタ回路
２を介してデータ線対３に読み出されたデータを増幅す
る読み出しバッファ回路５と、データ線対３と選択トラ
ンジスタ回路２を介してフリップフロップ回路１にデー
タを書き込む書き込みバッファ回路６と、データ線対３
に接続された負荷回路４Ａとを有する。

【００２２】負荷回路４Ａはデータ線対３のデータ線Ｄ
と／Ｄとの間の電圧振幅を、少なくともフリップフロッ
プ回路１へのデータの書き込み動作時には、フリップフ
ロップ回路１の電圧振幅以下、好ましくはほぼ半分の電
圧に制限する。

【００２３】

【作用】いま、ｍ−２番目のフリップフロップ回路１の
ノードＮ１および／Ｎ１はそれぞれ、ハイレベル（Ｈ）
およびローレベル（Ｌ）にあるものとする。選択信号φ
ｍー２がハイレベルに切り替わると、データ線Ｄにはハ
イレベルのデータが、データ線／Ｄにはローレベルのデ
ータが現れる。読み出し動作時にデータ線Ｄ、／Ｄ間の
電圧振幅は前述した電圧に制限される。この電圧振幅α
はトランジスタＱ７、Ｑ６、Ｑ２およびＱ８、Ｑ５、Ｑ
３のオン抵抗の比で決まる。

【００２４】ここで、データの読み出し動作時には、デ
ータ線対３はすでにＶＣＣ／２にプリチャージされてい
る。すなわち、読み出し動作時には駆動信号／φをロー
レベルに設定する。この場合、図２に示すように、ノー
ドＮ１はハイレベルにあるのでデータ線Ｄの電位はＶＣ
Ｃ／２＋α／２となり、ノード／Ｎ１はローレベルにあ
るのでデータ線／Ｄの電位はＶＣＣ／２−α／２とな
る。

【００２５】この状態から、ｍ−２番目のフリップフロ
ップ回路１に逆データを書き込む場合には、データ信号
Ｄｗおよび／Ｄｗをそれぞれローレベルおよびハイレベ
ルに設定する。書き込み動作時には、駆動信号／φをロ
ーレベルにしておく。すなわち、データ線Ｄ、／Ｄには
ＶＣＣ／２の電圧が印加されている。

【００２６】ここで、データ書き込み回路６は、書き込
み動作時のデータ線Ｄと／Ｄとの間の電圧振幅を所定の
制限された範囲δ（例えばδ＝２α）となるような内部
抵抗を有している。具体的には、トランジスタＱ９−Ｑ
１２のディメンジョンを調節することで、上記制限され
た範囲δを規定する。従って、読み出し時のデータと逆
のデータを書き込むと、データ線／Ｄの電位はＶＣＣ／
２＋αまで急速に上昇し、データ線Ｄの電位はＶＣＣ／
２−αまで急速に下降する。トランジスタＱ６はノード
／Ｎ１をソースとして、またトランジスタＱ５はデータ
線Ｄ側をソースとして、どちらも強くオンする。

【００２７】この結果、書き込み動作時に制御信号／φ
によって負荷回路４Ａの動作を停止させなくても、両方
のデータ線Ｄ、／Ｄから書き込み動作が行われ、高速な
書き込みが可能となる。また、データ書き込み動作時に
は、データ線Ｄと／Ｄとの間の電圧振幅は制限され、し
かもその制限範囲はＶＣＣ／２を中心としている。従っ
て、書き込み動作後のデータ線Ｄ、／Ｄのリセットを高
速に行うことができる。しかも、このリセットではハイ
側に振幅したデータ線とロー側に振幅したデータ線とを
ＶＣＣ／２にプリチャージするため、従来のようなプリ
チャージのための電流を供給する必要はない。

【００２８】また、読み出し動作開始時には、データ線
Ｄ、／ＤはＶＣＣ／２にプリチャージされており、その
電圧振幅はαに制限されている。よって、読み出しバッ
ファ回路５を図４９に示すカレントミラー形で構成した
場合には、最も良い交流入出力特性で増幅動作を行うこ
とができ、データを高速に読み出すことができる。

【００２９】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００３０】まず、図１に示した構成を有する第１の実
施例を、より詳細に説明する。なお、図１において、図
４６に示す構成要素と同一のものには同一の参照番号を
付してある。第１の実施例は、ｍ個の選択トランジスタ
回路２を介してデータ線対３に結合するｍ個のフリップ
フロップ回路１と、データ線対３に接続された負荷回路
４Ａと、読み出しバッファ回路５と、書き込みバッファ
回路６とを有する。この第１の実施例は、読み出し動作
時および書き込み動作時のいずれにおいてもデータ線
Ｄ、／ＤをＶＣＣ／２にプリチャージしている点で、図
４６に示す構成と異なる。

【００３１】図２に示すように、読み出し動作開始前に
は、データ線Ｄ、／ＤはＶＣＣ／２にプリチャージされ
ている。いま、ｍ−２番目のフリップフロップ回路１が
図１に示すデータを保持している場合に、選択信号φｍ
−２が立ち上がると、データ線Ｄと／Ｄとの電位差はＶ
ＣＣ／２を中心にしてαに等しい。この状態で、ｍ−２
番目のフリップフロップ回路１に逆データを書き込むに
は、データ信号Ｄｗおよび／Ｄｗをそれぞれ、ローレベ
ルおよびハイレベルに設定する。これにより、トランジ
スタＱ９がオンしてデータ線／Ｄに電源電圧ＶＣＣが印
加され、トランジスタＱ１２がオンしてデータ線Ｄに電
源電圧ＶＳＳが印加される。そして、ｍ−２番目の選択
トランジスタ回路２のトランジスタＱ６はノード／Ｎ１
をソースとして、またトランジスタＱ５はデータ線Ｄ側
をソースとして、どちらも強くオンする。これにより、
ノードＮ１の電位は減少し、ノード／Ｎ１の電位は増加
する。そして、ある時点でフリップフロップ回路１の状
態が反転する。

【００３２】一方、電源ＶＣＣからトランジスタＱ９お
よびＱ７を介してＶＣＣ／２に電流が流れ、電源ＶＣＣ
／２からトランジスタＱ８およびＱ１２を介してＶＳＳ
に電流が流れる。この場合、トランジスタＱ９およびＱ
１２のディメンジョンを適当に設計することでこれらの
トランジスタのオン抵抗を制御して、データ線／Ｄの振
幅をＶＣＣ／２＋αに、データ線の振幅をＶＣＣ／２−
αに制限することができる。同様にして、トランジスタ
Ｑ１０およびＱ１１のディメンジョンも適当に設計され
ている。従って、データ線Ｄの電位はＶＣＣ／２−αま
で急速に下降し、データ線／Ｄの電位はＶＣＣ／２＋α
まで急速に上昇し、トランジスタＱ５およびＱ６を書き
込み動作のち速やかにオンさせることができる。

【００３３】ここで、書き込み動作時のデータ線Ｄと／
Ｄとの電位差δは、読み出し動作時の電位差αよりも大
きいことが望ましい（例えば、上述のようにδ＝２
α）。前述した読み出し動作によりｍ−２番目のフリッ
プフロップ回路１からデータを読み出すと、図２に示す
ようにデータ線Ｄの電位はＶＣＣ／２＋α／２になり、
データ線／Ｄの電位はＶＣＣ／２−α／２になる。例え
ばαを０．５Ｖとすると、データ線Ｄの電位はＶＣＣ／
２＋０．２５Ｖになり、データ線／Ｄの電位はＶＣＣ／
２−０．２５Ｖになる。

【００３４】この時、何等かの原因で選択信号φｍ−２
が下降し、代わりにローレベル（Ｌ）にあるノードＮ２
とハイレベル（Ｈ）にあるノード／Ｎ２を有するｍ−１
番目のフリップフロップ回路１が選択信号φｍ−１によ
り選択されたとする。この場合、書き込み動作時のデー
タ線Ｄ、／Ｄの振幅が０．５Ｖ（＝α）であったとする
と、上記選択時の状況は書き込み動作に相当する。読み
出し動作時の上記状況と書き込み動作とを明確に区別す
るためには、書き込み動作時のデータ線Ｄ、／Ｄ間の振
幅を読み出し動作時の振幅αよりも大きくすべきであ
る。α＝０．５Ｖの時には、δは０．５Ｖよりも大きな
電圧に設定すべきである。

【００３５】図３は、図１に示す回路構成を具備するＤ
ＲＡＭの全体構成を示す図である。ＤＲＡＭチップ１０
０は、マトリクス状に配列された複数のメモリセル１０
と、センスアンプ１１と、コラム選択ゲート１２とを有
する。メモリセル１０とセンスアンプ１１とは、コラム
選択ゲート１２を介してデータ線Ｄ、／Ｄからなるデー
タバス対１３に接続されている。センスアンプ１１およ
びコラム選択ゲート１２はそれぞれ、図１のフリップフ
ロップ回路１および選択トランジスタ回路２に相当す
る。データバス対１３には、センスバッファ１５とライ
トアンプ１６が接続されている。このセンスバッファ１
５およびライトアンプ１６はそれぞれ、図１の読み出し
回路５および書き込み回路６に相当する。センスバッフ
ァ１５およびライトアンプ１６に接続されている入出力
回路２３は、入力データ（書き込みデータ）Ｄｉｎをラ
イトアンプ１６に出力し、センスバッファ１５からの出
力データ（読み出しデータ）Ｄｏｕｔを外部に出力す
る。

【００３６】ＤＣロード制御回路１４は、制御回路１８
が出力するタイミング信号のうち所定のタイミング信号
から、読み出し動作時および書き込み動作時にローレベ
ルに切り替わる駆動信号／φを出力する。この駆動信号
／φは、ＰチャネルＭＯＳトランジスタＱ７およびＱ８
のゲートに印加される。ＶＣＣ／２電圧発生器１７は、
外部から供給される電源電圧ＶＣＣからＶＣＣ／２を生
成し、データバス対１３に与える。トランジスタＱ７お
よびＱ８、ＤＣロード制御回路１４ならびにＶＣＣ／２
電圧生成器１７は、図１の負荷回路４Ａに相当する。

【００３７】制御回路１８は、外部からロウアドレスス
トローブ信号／ＲＡＳ、コラムアドレスストローブ信号
／ＣＡＳ、およびライトイネーブル信号／ＷＥを受け取
り、ＤＲＡＭの動作に必要な種々のタイミング信号（制
御信号）を生成する。なお、選択可能な複数のビットが
あるときには、出力イネーブル信号／ＯＥも制御回路１
８に与えられる。センスアンプ駆動信号発生回路１９
は、所定の制御信号を制御回路１８から受け取り、ロー
レベル側およびハイレベル側のセンスアンプ駆動信号
（ＶＳＳ、ＶＣＣ）を生成する。ローレベルおよびハイ
レベルのセンスアンプ駆動信号は、センスアンプ１１に
共通に与えられる。

【００３８】アドレス入力回路２０は外部からアドレス
信号を受け取り、ロウアドレスを複数のロウデコーダ２
１（図３では便宜上、１つのロウデコーダのみを示す）
に出力し、コラムアドレスを複数のコラムデコーダ２２
に出力する。各コラムデコーダ２２はコラムアドレスを
デコードして選択信号を生成し、対応するコラム選択ゲ
ート１２に与える。

【００３９】ロウデコーダ２１はアドレス入力回路２０
からのロウアドレスをデコードして、メモリセル１０に
接続される複数のワード線２５（図３では１本のみを示
す）のうちの１つを選択する。なお、メモリセル１０に
接続される複数のビット線対２４が、図示のように設け
られている。

【００４０】図４は、図３の構成をより詳細に示す図で
ある。なお、図４中、図３に示す構成要素と同一のもの
には同一の参照番号を付してある。外部からのアドレス
信号はアドレス入力回路／プリデコーダ２６に入る。プ
リデコードされたロウアドレスはロウデコーダ２７でデ
コードされ、メモリセルアレイ２８のワード線２５を選
択的に駆動する。プリデコードされたコラムアドレスは
コラムデコーダ２６でデコードされ、コラム選択ゲート
／センスアンプ回路２７を介してメモリセルアレイ２８
のビット線対２４を選択的に駆動する。

【００４１】書き込みデータＤｉｎは入出力回路２３の
書き込みデータ入力回路２３ａ、ライトアンプ１６、デ
ータバス対１３およびコラム選択ゲート／センスアンプ
回路２７を介して、メモリセルアレイ２８の選択された
メモリセルに書き込まれる。メモリセルアレイ２８の選
択されたメモリセルから読み出されたデータは、コラム
選択ゲート／センスアンプ回路２７、データバス対１
３、ＤＣロード／センスバッファ回路２９、およびデー
タ出力回路２３ｂを介して、データＤｏｕｔとして外部
に出力される。ＶＣＣ／２電圧発生器１７で生成された
ＶＣＣ／２の電圧は、ＤＣロード／センスバッファ回路
２９に与えられる。なお、読み出し動作制限回路３４お
よびＤＣロード／センスバッファ回路２９は、図３のＤ
Ｃロード制御回路１４、センスバッファ１５およびトラ
ンジスタＱ７、Ｑ８に相当する。

【００４２】図４に示す／ＲＡＳ動作制御回路３０、／
ＣＡＳ動作制御回路３１、書き込み動作制御回路３２、
データ入出力制御回路３３および読み出し動作制御回路
３４は、図３に示す制御回路１８に相当する。／ＲＡＳ
動作制御回路３０は、書き込み動作時および読み出し動
作時に、ロウアドレスストローブ信号／ＲＡＳの立ち下
がりに応答する制御信号をアドレス入力回路／プリデコ
ーダ回路２６、ロウデコーダ２７およびセンスアンプ駆
動信号発生回路１９に出力する。／ＣＡＳ動作制御回路
３１は、書き込み動作時および読み出し動作時に、コラ
ムアドレスストローブ信号／ＣＡＳの立ち下がりに応答
する制御信号を、書き込書き込み動作制御回路３２、デ
ータ入出力動作制御回路３３、読み出し動作制御回路３
４およびアドレス入力回路／プリデコーダ回路２６に出
力する。書き込み動作制御回路３２は、ライトイネーブ
ル信号／ＷＥが立ち下がった後、コラムアドレスストロ
ーブ信号／ＣＡＳが立ち下がると、書き込みデータ入力
回路２３ａ、ライトアンプ１６および読み出し動作制御
回路３４を駆動する。

【００４３】図５に示すように、読み出し動作制御回路
３４はインバータ３４ａを有する。インバータ３４ａ
は、コラム選択動作時にハイレベル（Ｈ）になる制御信
号を／ＣＡＳ動作制御回路３１から受け取り、その反転
出力を駆動信号／φとして、ＤＣロード／センスバッフ
ァ回路２９のＰチャネルＭＯＳトランジスタＱ７、Ｑ８
のゲートに出力する。すなわち、駆動信号／φは書き込
みおよび読み出し動作時にローレベルとなる。なお、図
５の●は入力端子（信号）を示し、○は出力端子（信
号）を示す（以下、同様）。

【００４４】図６は、センスアンプ駆動信号発生回路１
９の回路図である。センスアンプ駆動信号発生回路１９
は、２つのインバータＩＮＶ１およびＩＮＶ２と、２つ
のＰチャネルＭＯＳトランジスタＱ２３およびＱ２４
と、２つのＮチャネルＭＯＳトランジスタＱ２５および
Ｑ２６とで構成されている。トランジスタＱ２４のゲー
トおよびインバータＩＮＶ２には、／ＲＡＳ動作制御回
路３０で生成され、ロウアドレスストローブ信号／ＲＡ
Ｓの立ち下がりでハイレベルに切り替わる制御信号が与
えられる。トランジスタＱ２６のゲートおよびインバー
タＩＮＶ１には、ワード線が立ち上がるとハイレベルに
切り替わる制御信号（ラッチイネーブル信号）が印加さ
れる。また、トランジスタＱ２４とＱ２５のゲートに
は、ＶＣＣ／２電圧発生器１４で生成されたＶＣＣ／２
の電圧が印加される。読み出しおよび書き込み動作前で
は、ロウアドレスストローブ信号／ＲＡＳはハイレベル
にあるので、ローレベルの制御信号がトランジスタＱ２
４およびインバータＱ２５に印加されている。従って、
ＶＣＣ／２の電圧（信号ＰＳＡとする）がトランジスタ
Ｑ２４を介してセンスアンプ（フリップフロップ回路）
１のＰチャネルＭＯＳトランジスタＱ３、Ｑ４（図１）
に与えられ、またＶＣＣ／２の電圧（信号ＮＳＡとす
る）がトランジスタＱ２５を介してセンスアンプ１のＮ
チャネルＭＯＳトランジスタＱ１、Ｑ２に与えられる。
なお、図１では、図を簡単化するため、センスアンプ１
には電源電圧ＶＣＣ、ＶＳＳが固定的に与えられるよう
に図示してある。読み出しまたは書き込み動作時には、
トランジスタＱ２４とＱ２５はオフし、トランジスタＱ
２３とＱ２６はオンする。よって、トランジスタＱ３、
Ｑ４には電源電圧ＶＣＣが印加され、トランジスタＱ
１、Ｑ２には電源電圧ＶＳＳが印加される。

【００４５】図７は、ＶＣＣ／２電圧発生器１４の構成
を示す図である。同じ抵抗値の抵抗Ｒ１とＲ２が電源Ｖ
ＣＣとＶＳＳの間に直列に接続されている。抵抗Ｒ１と
Ｒ２を接続するノードからＶＣＣ／２の電圧が取り出さ
れる。電圧ＶＣＣ／２はトランジスタＱ７とＱ８のソー
ス（またはドレイン）、およびセンスアンプ駆動信号発
生回路１９に与えられる。

【００４６】図８はアドレス入力回路／プリデコーダ回
路２６の回路図である。図示するように、この回路２６
はインバータＩＮＶ３およびＩＮＶ４と、ＰチャネルＭ
ＯＳトランジストランジスタＱ２７、Ｑ２８、Ｑ３１お
よびＱ３２と、ＮチャネルＭＯＳトランジスタＱ２９、
Ｑ３０、Ｑ３３およびＱ３４とを有する。図４の／ＲＡ
Ｓ動作制御回路３０で生成された、ロウアドレスストロ
ーブ信号／ＲＡＳの立ち下がりでハイレベルにスイッチ
する制御信号がインバータＩＮＶ３およびトランジスタ
Ｑ３０のゲートに印加される。また、図４の／ＣＡＳ動
作制御回路３１で生成された、コラムアドレスストロー
ブ信号／ＣＡＳの立ち下がりでハイレベルに切り替わる
制御信号が、インバータＩＮＶ４およびトランジスタＱ
３４のゲートに印加される。外部からのアドレス信号
は、トランジスタＱ２８、Ｑ２９、Ｑ３２およびＱ３３
のゲートに印加される。書き込みまたは読み出し動作
時、ロウアドレスストローブ信号が立ち下がり、外部ア
ドレスはロウアドレスとして入力される。次に、コラム
アドレスストローブ信号が立ち下がり、外部アドレスは
コラムアドレスとして入力される。

【００４７】図９は、図３および図４に示すライトアン
プ１６の回路図である。図示のように、ライトアンプ１
６はインバータＩＮＶ５−ＩＮＶ８と、ＰチャネルＭＯ
ＳトランジスタＱ３５、Ｑ３６、Ｑ３７、Ｑ３９と、Ｎ
チャネルＭＯＳトランジスタＱ３８、Ｑ４０と、ゲート
Ｇ１、Ｇ２とを有する。ライトアンプ１６は、書き込み
動作制御回路３２で生成された制御信号で書き込み動作
時にハイレベルに切り替わる制御信号と、書き込みデー
タ入力回路２３ａで生成された制御信号で論理的にハイ
（Ｈ）のデータを書き込む時にハイレベルに切り替わる
制御信号とを、図示のように受け取る。書き込み動作で
ないときは、トランジスタＱ３７−Ｑ４０はいずれもオ
フである。書き込み動作時には、ゲートＧ１およびＧ２
が開き、データバス線Ｄおよび／Ｄが書き込みデータに
対応する制御データの値に従い駆動される。

【００４８】図１０は、図３および図４に示す入出力回
路２３の回路図である。入出力回路２３のデータ出力回
路２３ｂは、インバータＩＮＶ９−ＩＮＶ１１と、Ｐチ
ャネルＭＯＳトランジスタＱ４１−Ｑ４３と、Ｎチャネ
ルトランジスタＱ４４と、ゲートＧ３、Ｇ４とを有す
る。データ出力回路２３ｂは、出力動作時にハイレベル
に切り替わる制御信号と、ハイレベルデータの出力動作
時にハイレベルに切り替わる制御信号とを受け取る。出
力動作時にトランジスタＱ４１とＱ４２はオフし、ゲー
トＧ３とＧ４が開く。ハイレベルデータ出力時、トラン
ジスタＱ４３がオンしトランジスタＱ４４がオフする。
書き込みデータ入力回路２３ａは、インバータＩＮＶ１
２、ＩＮＶ１３と、ＰチャネルＭＯＳトランジスタＱ４
５、Ｑ４６と、ＮチャネルＭＯＳトランジスタＱ４７、
Ｑ４８とを有する。データ入力回路２３ａは、書き込み
動作時にハイレベルとなる制御信号と、外部からの入力
データとを受け取る。書き込み動作時、トランジスタＱ
４５とＱ４８がオンし、ローレベルの入力データに対し
てはトランジスタＱ４６がオンする。また、ハイレベル
の入力データに対してはトランジスタＱ４７がオンす
る。トランジスタＱ４６およびＱ４７のドレインはイン
バータＩＮＶ１３を介して、ライトアンプ１６に接続さ
れている。

【００４９】図３のセンスバッファ１５は、前述した図
４９の回路で構成されている。

【００５０】図１１は、図４６の構成を用いて図３およ
び図４に示すようなＤＲＡＭを構成した場合の動作を示
す波形図である。図１１の（Ａ）に示す読み出し動作時
には、ロウアドレスストローブ信号／ＲＡＳおよびコラ
ムアドレスストローブ信号／ＣＡＳが立ち下がった後、
負荷回路４（図４６）への駆動信号／φがローレベルに
切り替わる。これにより、電源電圧ＶＣＣがデータ線Ｄ
および／Ｄに印加される。図１１の（Ｂ）に示す書き込
み動作時には、ロウアドレスストローブ信号／ＲＡＳ、
ライトイネーブル信号／ＷＥおよびコラムアドレススト
ローブ信号／ＣＡＳの順にが立ち下がる。従来では、書
き込み動作時には、負荷回路４はデータ線Ｄ、／Ｄから
切り離されるので、駆動信号／φはハイレベルに固定さ
れている。

【００５１】図１２は、本発明の第１の実施例によるＤ
ＲＡＭの動作を示す波形図である。図１２の（Ａ）に示
すように、読み出しおよび書き込み動作時において、コ
ラムアドレスストローブ信号／ＣＡＳの立ち下がりの
後、駆動信号／φをローレベルに切り替えて、ＶＣＣ／
２の電圧がデータ線Ｄおよび／Ｄに与えらる。図１２の
（Ｂ）に示すように、駆動信号／φはローレベルに固定
しておいても良い。

【００５２】図１３は、図１に示す回路構成を具備する
ＳＲＡＭの全体構成を示す図である。ＳＲＡＭチップ２
００は、マトリクス状に配列された複数のメモリセル３
５と、ワードトランスファゲート（ＤＲＡＭのコラム選
択ゲートに相当する）１２を構成するＮチャネルＭＯＳ
トランジスタＱ５およびＱ６とを有する。メモリセル３
５は、トランジスタＱ５およびＱ６を介してデータ線
Ｄ、／Ｄからなるビット線対１３に接続されている。メ
モリセル３５およびワードトランスファゲート１２はそ
れぞれ、図１のフリップフロップ回路１および選択トラ
ンジスタ回路２に相当する。なお、一般に、データ線
Ｄ、／ＤはＤＲＡＭではデータバスと呼ばれ、ＳＲＡＭ
ではビット線と呼ばれる。

【００５３】ビット線対１３には、センスアンプ１５と
ライトアンプ１６が接続されている。このセンスアンプ
１５およびライトアンプ１６はそれぞれ、図１の読み出
し回路５および書き込み回路６に相当する。なお、一般
に、ＤＲＡＭでセンスバッファと呼ばれるものは、ＳＲ
ＡＭではセンスアンプと呼ばれる。センスアンプ１５お
よびライトアンプ１６に接続されている入出力回路２３
は、入力データ（書き込みデータ）Ｄｉｎをライトアン
プ１６に出力し、センスアンプ１５からの出力データ
（読み出しデータ）Ｄｏｕｔを外部に出力する。コラム
デコーダ２２の出力信号は、図示するＮチャネルＭＯＳ
トランジスタＱ４９およびＱ５０のゲートに印加され
る。

【００５４】ＤＣロード制御回路１４は、制御回路１８
Ａが出力するタイミング信号（制御信号）のうち所定の
タイミング信号から、読み出し動作時および書き込み動
作時にローレベルに切り替わる駆動信号／φを出力す
る。この駆動信号／φは、ＰチャネルＭＯＳトランジス
タＱ７およぶＱ８のゲートに印加される。前述のＶＣＣ
／２電圧発生器１７は、外部から供給される電源電圧Ｖ
ＣＣからＶＣＣ／２を生成し、データバス対１３に与え
る。トランジスタＱ７およびＱ８、ＤＣロード制御回路
１４ならびにＶＣＣ／２電圧生成器１７は、図１の負荷
回路４Ａに相当する。

【００５５】制御回路１８Ａは、外部からチップ選択信
号／ＣＳおよびライトイネーブル信号／ＷＥを受け取
り、ＳＲＡＭの動作に必要な所定のタイミング（制御）
信号を生成する。なお、選択可能な複数のビットが複数
あるときには、出力イネーブル信号／ＯＥも制御回路１
８Ａに与えられる。

【００５６】図１４は、図１３に示すＳＲＡＭの構成を
より詳細に示す図である。なお、図１４中、前述した図
に示される構成要素と同一のものには、同一の参照番号
を付してある。マトリクス状に配列された複数のメモリ
セル３５を有するメモリセルアレイ２８は、トランジス
トランジスタＱ５およびＱ６を含むコラム選択ゲート
（特に、ＳＲＡＭではワードトランスファゲートと呼
ぶ）１２を介して、複数のビット線対２４に接続されて
いる。また、複数のワード線２５は、対応するワードト
ランスファゲート１２のトランジスタＱ５およびＱ６の
ゲートに接続されている。ビット線対２４にはそれぞ
れ、ＰチャネルＭＯＳトランジスタＱ７およびＱ８を有
するＤＣロード回路３６が設けられている。図１３の制
御回路１８Ａは、チップ選択信号を受け取り所定の制御
信号を出力するチップ動作制御回路３１ａを有する。

【００５７】読み出し動作制御回路３４は、書き込みま
たは読み出し動作時ハイレベルとなる制御信号をセンス
アンプ１５に出力する。また、ＤＣロード回路３６は、
ＶＣＣ／２電圧発生器１７からＶＣＣ／２の電圧を受け
取る。センスアンプ１５は、図４９に示すように構成さ
れる。

【００５８】図１５は、図１４に示すアドレス入力回路
／プリデコーダ回路２６Ａの回路図である。アドレス入
力回路／プリデコーダ回路２６Ａは、図８に示すアドレ
ス入力回路／プリデコーダ回路２６と同様にインバータ
ＩＮＶ３およびＩＮＶ４と、ＭＯＳトランジスタＱ２７
−Ｑ３４とを有する。ただし、図１５に示すＭＯＳトラ
ンジスタＱ２７−Ｑ３４のゲートに与えられる信号が、
図８に示すＭＯＳトランジスタＱ２７−Ｑ３４のゲート
に与えられる信号とは異なる。すなわち、図１５の場
合、チップ動作制御回路３１ａで生成される制御信号で
あって、チップ選択信号／ＣＳの立ち下がりに応答して
ハイレベルに切り替わる制御信号が、トランジスタＱ３
０およびＱ３４のゲート、ならびにインバータＩＮＶ３
およびＩＮＶ４を介してトランジスタＱ２７およびＱ３
１のゲートにそれぞれ与えられる。また、外部からのア
ドレス信号は、トランジスタＱ２８、Ｑ２９、Ｑ３２お
よびＱ３３のゲートに与えられる。ＳＲＡＭの場合、ロ
ウアドレスおよびコラムアドレスは同一のタイミングで
取り込まれる。ロウアドレスはトランジスタＱ２８およ
びＱ２９のドレインを介して出力され、コラムアドレス
はトランジスタＱ３２およびＱ３３のドレインを介して
出力される。

【００５９】なお、図１４に示すその他の構成要素は前
述のＤＲＡＭのものと実質的に同一なので詳細な説明は
省略する。また、図１３および図１４に示すＳＲＡＭの
動作は、データの読み出しおよび書き込み動作時にビッ
ト線対２４にＶＣＣ／２の電圧を印加する点を除けば一
般的なＳＲＡＭの動作とほぼ同一であるので、詳細な説
明は省略する。

【００６０】以上説明したように、本発明の第１の実施
例によれば、従来から行われているようなデータ線対の
振幅を制限しないで（図５０参照）書き込み動作を行う
よりも、書き込み後のデータ線対のリセット等にかかる
時間を大幅に短縮できると共に、データ線のリセット電
位がＶＣＣ／２となることでデータ線対のリセット時の
消費電流を低減することができ、半導体記憶装置の高速
化および低電力消費化に寄与するところが大きい。

【００６１】次に、本発明の第２の実施例について説明
する。第１の実施例では、後述するように、読み出し動
作時に図１に示すフリップフロップ回路１の状態が反転
するする可能性がある。この可能性を除去するために、
第２の実施例では、図１６に示すように構成される。

【００６２】図１６は、第２の実施例を示す回路図であ
る。図１６中、図１と同一の構成要素には同一の参照番
号を付してある。図１と図１６を対比することで判るよ
うに、図１６に示す各フリップフロップ回路１には４つ
の抵抗Ｒ３、Ｒ４、Ｒ５およびＲ６が設けられている。
より詳細には、抵抗Ｒ３はトランジスタＱ３のゲート
と、データ線／Ｄに接続されるトランジスタＱ６との間
に設けられ、抵抗Ｒ４はトランジスタＱ４のゲートと、
データ線Ｄに接続されるトランジスタＱ５との間に設け
られている。また、抵抗Ｒ５はトランジスタＱ１のゲー
トとトランジスタＱ６との間に設けられ、抵抗Ｒ６はト
ランジスタＱ２のゲートとトランジスタＱ５との間に設
けられている。

【００６３】図１７は、図１６の半導体記憶装置の読み
出し動作時の等価回路である。図中、抵抗Ｒ７およびＲ
８はそれぞれトランジスタＱ５およびＱ６の内部抵抗を
意味している。また、抵抗Ｒ９およびＲ１０はそれぞれ
トランジスタＱ３およびＱ４の内部抵抗を意味してい
る。さらに、抵抗Ｒ１１およびＲ１２はそれぞれトラン
ジスタＱ１およびＱ２の内部抵抗を示している。また、
データ線Ｄおよび／Ｄはそれぞれ、第１の実施例と同様
に、読み出し動作時および書き込み動作時においてＶＣ
Ｃ／２の電圧が印加されている。

【００６４】いま、図１７に示すように、ｍ−２番目の
フリップフロップ回路１はデータ線Ｄ側にハイレベルの
データを保持し、ｍ−１番目のフリップフロップ回路１
はデータ線／Ｄ側にハイレベルのデータを保持している
ものとする。

【００６５】図１８は、データの読み出し時、フリップ
フロップ回路１の状態が反転してしまう場合の動作波形
図である。時刻ｔ＜０でｍ−２番目のフリップフロップ
回路１が対応する選択信号φｍ−２で選択されたものと
する。この選択時、データ線Ｄ、／ＤはＶＣＣ／２にプ
リチャージされている。選択信号φｍ−２に応答して、
データ線Ｄにはハイレベルのデータ、データ線／Ｄには
ローレベルのデータが現われ始める。時刻ｔ＝０で、何
等かの原因（例えばノイズ）により選択信号φｍ−２が
下降し、代わりに選択信号φｍ−１が立ち上り、ｍ−１
番目のフリップフロップ回路１が選択される。データ線
Ｄの寄生容量Ｃに蓄えられていた電荷が、ｍ−１番目の
回路の選択トランジスタＲ７（Ｑ５）を介して、ｍ−１
番目の回路のノードＮ２に付く寄生容量Ｃ１と入力ノー
ドＮ４およびＮ６にそれぞれ付く寄生容量Ｃ２へ向けて
流れ始める（放電）。この放電とともに、データ線／Ｄ
に付く寄生容量／Ｃはｍ−１番目の回路の選択トランジ
スタＲ８（Ｑ６）を介して、ｍ−１番目のノード／Ｎ２
に付く寄生容量／Ｃ１と、入力ノード／Ｎ４および／Ｎ
６にそれぞれ付く寄生容量／Ｃ２から充電される。

【００６６】また、ｍ−１番目の回路内では、寄生容量
Ｃ１およびＣ２を抵抗Ｒ１１を介してグランド（ＶＳ
Ｓ）へ放電する作用と、電源ＶＣＣから抵抗Ｒ１０を介
して寄生容量／Ｃ１および／Ｃ２を充電する作用とが同
時に働く。従って、これらの相互作用によってｍ−１番
目のフリップフロップ回路１が反転するかどうかが決ま
る。

【００６７】ここで、データ線対Ｄおよび／Ｄの寄生容
量Ｃおよび／Ｃは比較的大きいので、その電荷の大半が
消失するまではそれぞれ電源として作用する。この場
合、抵抗Ｒ３、Ｒ４、Ｒ５およびＲ６が実質的にゼロま
たは非常に小さい場合には、ノードＮ２はノードＮ４お
よびＮ６の電位とほぼ同電位となり、同様にノード／Ｎ
２はノード／Ｎ４および／Ｎ６の電位とほぼ同電位とな
る。従って、抵抗Ｒ７とＲ１１との抵抗比、および抵抗
Ｒ８とＲ１０との抵抗比によってはフリップフロップ回
路１が反転してしまう。図１８では、時刻ｔ＝０からノ
ードＮ２の電位は上昇してＶＣＣ近くまでに達し、ノー
ド／Ｎ２の電位は下降してＶＳＳ近くまでに達してい
る。ノードＮ４およびＮ６の電位はノードＮ２の電位と
ほぼ等しく、ノード／Ｎ４および／Ｎ６の電位はほぼノ
ード／Ｎ２の電位とほぼ等しい。よって、ｍ−１番目の
フリップフロップ回路１の状態は反転し、データ線Ｄお
よび／Ｄの論理状態は、逆データがｍ−１番目のフリッ
プフロップ回路１から読み出されたにもかかわらず変化
しない。

【００６８】これに対し、抵抗Ｒ３、Ｒ４、Ｒ５および
Ｒ６が比較的大きい場合には、寄生容量Ｃ２および／Ｃ
２が抵抗Ｒ７とＲ１１との抵抗比および抵抗Ｒ８とＲ１
０との抵抗比で決まる電位に対して行う充放電が制限さ
れるので、ノードＮ４、／Ｎ４、Ｎ５および／Ｎ５の電
位変動を抑制することができ、フリップフロップ回路１
の状態の反転が起こりにくくなる。

【００６９】このように、意図的に高抵抗Ｒ３−Ｒ６を
各フリップフロップ回路１に設けることで、これらを有
する電流路の電荷の流れを制限することで、ノードＮ
２、／Ｎ２の電位の大きな変動による影響を緩和してい
る。

【００７０】図１９の（Ａ）は、本発明の第２の実施例
の動作を示す図である。選択信号φｍ−２でｍ−２番目
のフリップフロップ回路１のデータを読み出した後、選
択信号φｍ−２が立ち下がり、選択信号φｍ−１が立ち
上がってｍ−１番目のフリップフロップ回路１が選択さ
れた場合、ノードＮ２の電位は時刻ｔ＝０で上昇し始め
るが、ノードＮ４およびＮ６の電位は抵抗Ｒ６およびＲ
４の作用によりノードＮ２ほど変化しない。そして、寄
生容量Ｃ１およびＣ２の電荷が抵抗Ｒ１１を介して流れ
るので、ノードＮ２の電位は下降に転じる。ノード／Ｎ
２の電位も一端下降するが、抵抗Ｒ５およびＲ３の作用
により寄生容量／Ｃ１および／Ｃ２は充電されるため、
ノード／Ｎ２の電位は上昇に転じる。従って、フリップ
フロップ回路１の状態は反転しない。

【００７１】図１９の（Ｂ）は、第２の実施例を適応し
たＤＲＡＭの読み出し動作を示す図である。図１９の
（Ａ）の動作は（Ｂ）の破線で囲んだ部分に相当する。

【００７２】図２０は、図１６のＸ部分（ＮチャネルＭ
ＯＳトランジスタＱ１およびＱ２を含む）を実現する集
積回路レイアウトパターンである。図示するように、抵
抗Ｒ５およびＲ６は拡散抵抗で実現できる。これらの抵
抗の抵抗値は主に、拡散抵抗層の幅と長さ決定できる。
なお、ラインＢＬＺ０およびラインＢＬＸ０はそれぞれ
選択トランジスタＱ５、Ｑ６を介してデータ線Ｄおよび
／Ｄに接続されている。なお、抵抗Ｒ５およびＲ６はポ
リシリコン等の配線抵抗を用いてもよい。

【００７３】上述した第２の実施例は、第１の実施例と
同様に、ＤＲＡＭおよびＳＲＡＭに適応できる。なお、
第２の実施例によるＤＲＡＭおよびＳＲＡＭの全体構成
図はそれぞれ、図３および図４に示すＤＲＡＭならびに
図１３および図１４に示すＳＲＡＭと同一なので、図示
を省略する。

【００７４】次に、本発明の第３の実施例を説明する。

【００７５】第３の実施例では、第２の実施例と同様に
第１の実施例で読み出し動作時にフリップフロップ回路
１の状態が反転する可能性を除去することを意図し、上
記抵抗Ｒ３−Ｒ６を用いる代わりに、読み出し動作時と
書き込み動作時とで選択トランジスタＱ５およびＱ６の
ゲート電圧を変化させることを特徴とする。

【００７６】図２１は、本発明の第３の実施例の回路図
である。なお、前述の構成要素と同一のものには同一の
参照番号を付してある。ただし、各メモリセル１のトラ
ンジスタＱ１−Ｑ４のゲートには、図１３に示す抵抗Ｒ
３−Ｒ６が接続されていない。

【００７７】第３の実施例では、電圧切り換え器３７と
内部電圧発生器３８とを図１の構成に付加した構成であ
る。内部電圧発生器３８は、電源電圧ＶＣＣとＶＳＳと
から内部電圧ＶＬ（ＶＳＳ＜ＶＬ＜ＶＣＣ）を発生す
る。電圧切り換え器３７は、ライトイネーブル信号／Ｗ
Ｅのレベルに従って、電源電圧ＶＣＣと内部電圧ＶＬと
のいずれか一方をデコーダ回路３９（ＤＲＡＭのコラム
デコーダ、ＳＲＡＭのロウデコーダの相当）に与える。
より詳細には、電圧切り換え器３７はＰチャネルＭＯＳ
トランジスタＱ５１とＮチャネルＭＯＳトランジストラ
ンジスタＱ５２とを有し、これらのゲートに共通にライ
トイネーブル信号／ＷＥが与えられる。書き込み動作
時、すなわちライトイネーブル信号がローレベルにある
とき、電源電圧ＶＣＣがデコーダ回路３９に与えられ、
読み出し動作時、すなわちライトイネーブル信号／ＷＥ
がハイレベルにあるとき、内部電圧ＶＬがデコーダ回路
３９に与えられる。

【００７８】図２２は、読み出し動作時における図２１
の回路の等価回路図である。いま、図１７を参照して説
明したように、データ線Ｄ側にハイレベルのデータを保
持するｍ−２番目のフリップフロップ回路１を読み出し
たのち、選択信号φｍ−２が立ち下がり、選択信号φｍ
−１が立ち上がるものとする。ｍ−１番目のフリップフ
ロップ回路１は、データ線Ｄ側にローレベルのデータを
保持している。この場合、データ線Ｄの寄生容量Ｃに蓄
えられていた電荷がｍ−１番目の回路の選択トランジス
タＱ５（Ｒ７）を介して寄生容量Ｃ１を充電し、またｍ
−１番目の回路の寄生容量／Ｃに蓄えられていた電荷が
選択トランジスタＱ６（Ｒ８）を介してデータ線／Ｄの
寄生容量／Ｃを充電する。また同時に、ｍ−１番目の回
路内では、抵抗Ｒ１１を介して寄生容量Ｃ１を放電する
作用と、抵抗Ｒ１０を介して寄生容量／Ｃ１を充電する
作用とが働き、これらの相互作用によってｍ−１番目の
フリップフロップ回路１の状態が反転するかどうかが決
まる。

【００７９】前述したように、寄生容量Ｃおよび／Ｃは
比較的大きいので、その電荷の大半が消失するまでは寄
生容量Ｃおよび／Ｃはそれぞれ電源と同様に作用する。
この場合、抵抗Ｒ７およびＲ８が比較的小さいと、これ
らの抵抗Ｒ７およびＲ８を介しての寄生容量ＣからＣ１
への充電および／Ｃ１からＣへの放電の作用が、抵抗Ｒ
１０およびＲ１１を介しての電源ＶＣＣから／Ｃ１への
充電およびＣ１からグランドへの放電の作用を上回る。
この結果、寄生容量Ｃ１および／Ｃ１の持つ電荷（情
報）は寄生容量Ｃおよび／Ｃの持つ電荷（情報）と同じ
になってしまう。これは、蓄積情報の変化に相当し、次
回正式にｍ−１のフリップフロップ回路１が読み出され
る時にエラーとなる。

【００８０】そこで、読み出し動作時には、読み出し動
作が可能でかつ選択トランジスタＱ５およびＱ６の内部
抵抗Ｒ７およびＲ８が十分に高くなるにする内部電圧Ｖ
Ｌを電圧切り換え器３７で選択する。この結果、抵抗Ｒ
７およびＲ８を介しての充放電の作用は抑制される。

【００８１】一方、書き込み動作時には、ｍ−１番目の
フリップフロップ回路１が持つ情報（Ｃ１および／Ｃ１
に蓄えられている電荷）はデータ線Ｄ、／Ｄの情報（Ｃ
および／Ｃに蓄えられている電荷）に影響され易いほう
が良い。従って、寄生容量ＣからＣ１への充電および／
Ｃ１から／Ｃへの放電を作用を高める必要がある。そこ
で、書き込み動作時に電圧切り換え器３７で電源電圧Ｖ
ＣＣを選択して、選択トランジスタＱ５およびＱ６のゲ
ート電圧をＶＣＣまで引き上げるようにしている。

【００８２】図２３は、図２２の読み出し動作を示す図
である。読み出し動作時に、選択トランジスタＱ５およ
びＱ６に与えられる選択信号は、電源電圧ＶＣＣよりも
低い内部電圧ＶＬに等しい。従って、選択トランジスタ
Ｑ５およびＱ６の内部抵抗Ｒ７およびＲ８は増大してこ
れらを介する充放電が抑制される。従って、ｍ−１番目
のフリップフロップ回路１の状態は反転しない。

【００８３】図２４は、内部電圧発生器３８の回路図で
ある。図示するように、内部電圧発生器３８は、Ｐチャ
ネルＭＯＳトランジスタＱ５３、Ｑ５４およびＱ５５
と、ＮチャネルＭＯＳトランジスタＱ５６、Ｑ５７およ
びＱ５８と、２つの抵抗Ｒ１３およびＲ１４とを有す
る。抵抗Ｒ１３とＲ１４で分圧された電圧がトランジス
タＱ５６のゲートに印加される。定電圧の内部電圧ＶＬ
は、トランジスタＱ５７のゲートから出力される。

【００８４】いま、内部電圧ＶＬが低下したと仮定する
と、トランジスタＱ５４およびＱ５７を流れる電流は減
少し、トランジスタＱ５４のドレイン電位は上昇する。
トランジスタＱ５４のドレインはトランジスタＱ５３お
よびＱ５４のゲートに接続されているので（カレントミ
ラー回路が構成されている）、トランジスタＱ５４のド
レイン電位の上昇によりトランジスタＱ５３を流れる電
流も減少する。この結果、トランジスタＱ５６のドレイ
ン電位は減少する。このトランジスタＱ５６のドレイン
電位の減少は、すなわちトランジスタＱ５５のゲート電
位の減少となり、トランジスタＱ５５のドレイン電位は
上昇する。すなわち、上記内部電圧ＶＬの低下は補償さ
れる。

【００８５】図２５は、図２１および図２２に示すデコ
ーダ回路３９の回路図である。デコーダ回路３９は、Ｄ
ＲＡＭのコラムデコーダ２２（図３）およびＳＲＡＭの
ロウデコーダ２１（図１３）に相当する。図２５では、
図を簡単化するために、アドレス（プリデコードされた
アドレス）が４ビット／Ａ０、Ａ０、／Ａ１およびＡ１
の場合の構成を示す。これらのアドレスビットが印加さ
れるアドレスビット線には、ノア（ＮＯＲ）ゲートＧ５
−Ｇ８が図示するように接続されている。これらのノア
ゲートＧ５−Ｇ８の電源は、図２４に示す内部電圧発生
器３８で生成された内部電圧ＶＬまたは電源電圧ＶＣＣ
が、電圧切り換え器３７を介して選択的に与えられる。

【００８６】図２６は、本発明の第３の実施例によるＤ
ＲＡＭ１００Ａの全体構成を示す図である。図２６中、
前述した構成要素と同一の構成要素には同一の参照番号
を付してある。図２６中のバス線振幅制限回路４０は、
図３１に示すＶＣＣ／２電圧発生器１７、ＤＣロード制
御回路１４およびトランジスタＱ７、Ｑ８を含む。読み
出し動作時、電圧切り換え器３７は制御回路１８を介し
て与えられるライトイネーブル信号／ＷＥの信号レベル
に応じて、内部電圧ＶＬをコラムデコーダ２２に出力す
る。また、書き込み動作時には、電圧切り換え器３７は
電源電圧ＶＣＣをコラムデコーダ２２に出力する。

【００８７】図２７は、本発明の第３の実施例によりＳ
ＲＡＭ２００Ａの全体構成を示す図である。図２７中、
前述した構成要素と同一の構成要素には同一の参照番号
を付してある。読み出し動作時、電圧切り換え器３７は
制御回路１８を介して与えられるライトイネーブル信号
／ＷＥの信号レベルに応じて、内部電圧ＶＬをロウデコ
ーダ２１に出力する。また、書き込み動作時には、電圧
切り換え器３７は電源電圧ＶＣＣをロウデコーダ２１に
出力する。

【００８８】次に、本発明の第４の実施例を説明する。
前述の第３の実施例では、読み出し動作時に選択トラン
ジスタＱ５およびＱ６に与えるゲート電圧を、書き込み
動作時に与える電源電圧ＶＣＣよりも低い内部電圧ＶＬ
として、フリップフロップ回路１の状態が反転するのを
防止している。これに対し、第４の実施例では読み出し
動作時および書き込み動作時とで、フリップフロップ回
路１とデータ線対Ｄ、／Ｄとの間の抵抗値を変化させる
ことで、フリップフロップ回路１の状態の反転を防止し
ている。

【００８９】図２８は、本発明の第４の実施例の半導体
記憶装置の構成を示す回路図である。図中、前述した構
成要素と同一の構成要素には同一の参照番号を付してあ
る。読み出し／書き込み判定回路４１は、ライトイネー
ブル信号／ＷＥの信号レベルを参照して、読み出し動作
または書き込み動作のいずれが行われるのかを判定す
る。判定結果は、デコーダ回路４２に出力される。デコ
ーダ回路４２は、ＤＲＡＭのコラムデコーダおよびＳＲ
ＡＭのロウデコーダに相当し、読み出し動作時には選択
信号φＲ１−φＲｍを出力し、書き込み動作時には選択
信号φＲ１−φＲｍに加え、選択信号φＷ１−φＷｍを
出力する。

【００９０】また、第１、第２および第３の実施例で用
いられている選択トランジスタＱ５およびＱ６に代え
て、１−ｍの回路の各々には、４つのＮチャネルＭＯＳ
トランジスタＱＲ１、ＱＲ２、ＱＷ１およびＱＷ２が用
いられている。トランジスタＱＲ１とＱＷ１とは並列に
接続され、これらの共通のノードはデータ線Ｄに接続さ
れている。また、トランジスタＱＲ１とＱＷ１との他方
の端子は、フリップフロップ回路１の一方の端子に接続
されている。トランジスタＱＲ２とＱＷ２とは並列に接
続され、これらの共通のノードはデータ線／Ｄに接続さ
れている。また、トランジスタＱＲ２とＱＷ２の他方の
端子は、フリップフロップ回路１の他方の端子に接続さ
れている。前記選択信号φＲ１−φＲｍはトランジスタ
ＱＲ１およびＱＲ２のゲートに与えられ、選択信号φＷ
１−φＷｍはトランジスタＱＷ１およびＱＷ２のゲート
に与えられている。

【００９１】図２９は、読み出し動作時の図２８の回路
の等価回路図である。図中、ＲＲ１およびＲＲ２はそれ
ぞれトランジスタＱＲ１およびＱＲ２の内部抵抗であ
り、ＲＷ１およびＲＷ２はそれぞれトランジスタＱＷ１
およびＱＷ２の内部抵抗である。読み出し動作時には、
選択信号φＷ１−φＷｍはローレベルなので、内部抵抗
ＲＷ１およびＲＷ２はそれぞれ無限大である。

【００９２】図３０は、図２９の等価回路における読み
出し動作を示す波形図である。より詳細には、図３０は
図２９に示すノードＮ１にハイレベルのデータを有する
ｍ−２番目のフリップフロップ回路１のデータが読み出
されているときに、選択信号φＲｍ−２が立ち下がりφ
Ｒｍ−１が立ち上がる場合の読み出し動作を示してい
る。

【００９３】寄生容量Ｃ、／Ｃ、Ｃ１および／Ｃ１間の
充放電によるフリップフロップ回路１の状態の反転の可
能性については、図２２を参照して説明した通りであ
る。すなわち、いま、内部抵抗ＲＲ１およびＲＲ２が比
較的小さいと、寄生容量Ｃから内部抵抗ＲＲ１を介する
寄生容量Ｃ１への充電作用および寄生容量／Ｃから内部
抵抗ＲＲ２を介する寄生容量／Ｃへの放電作用が、内部
抵抗Ｒ１１を介する寄生容量Ｃ１のグランドへの放電作
用および内部抵抗Ｒ１０を介する寄生容量／Ｃ１への電
源ＶＣＣからの充電作用を上回る。このため、寄生容量
Ｃ１および／Ｃ１の持つ電荷（情報）は寄生容量Ｃおよ
び／Ｃの持つ電荷（情報）と同じになってしまう。従っ
て、次回正式にｍ−１番目のフリップフロップ回路１が
選択されたときには読み出しエラーとなる。従って、読
み動作においては、内部抵抗ＲＲ１およびＲＲ２が十分
に高いことが必要である。

【００９４】一方、書き込み動作時においては、ｍ−１
番目の持つ情報（寄生容量Ｃ１、／Ｃ１の電荷）はデー
タ線対Ｄ、／Ｄの持つ情報（寄生容量Ｃ、／Ｃの電荷）
に影響され易く、このためには寄生容量ＣからＣ１への
充電作用および／Ｃ１から／Ｃへの充電作用を高める必
要がある。

【００９５】そこで、書き込み動作時には、読み出し動
作時に駆動されるトランジスタＱＲ１およびＱＲ２に加
え、トランジスタＱＷ１およびＱＷ２も駆動すること
で、フリップフロップ回路１とデータ線対Ｄ、／Ｄとの
間の内部抵抗を十分に低くする。すべてのトランジスタ
ＱＲ１、ＱＲ２、ＱＷ１およびＱＷ２がオンすること
で、並列に接続されたトランジスタＱＲ１およびＱＷ１
のゲート幅と、トランジスタＱＲ２およびＱＷ２のゲー
ト幅とは増大する。このときの内部抵抗は、ＲＲ１×Ｒ
Ｗ１／（ＲＲ１＋ＲＷ１）、およびＲＲ２×ＲＷ２／
（ＲＲ２＋ＲＷ２）となる。よって、図３０に示すよう
に、ｍ−１番目のフリップフロップ回路１の状態の反転
は防止される。

【００９６】図３１は、第４の実施例によるＤＲＡＭ１
００Ｂの構成を示す図である。図中、前述した構成要素
と同一の構成要素には同一の参照番号を付してある。各
コラムデコーダ２２Ａは、読み出し／書き込み判定回路
４１の判定結果に応じて、選択トランジスタＱＲ１、Ｑ
Ｒ２、ＱＷ１およびＱＷ２を選択駆動する。

【００９７】図３２は読み出し／書き込み判定回路４１
の構成を示す図である。図示するように、読み出し／書
き込み判定回路４１はノア（ＮＯＲ）ゲートＧ９を有す
る。ノアゲートＧ９はライトイネーブル信号／ＷＥとコ
ラムアドレスストローブ信号／ＣＡＳとのノア論理を演
算し、演算結果を判定信号としてデコーダ回路２２Ａに
出力する。なお、図２８に示す読み出し／書き込み判定
回路４１は、ライトイネーブル信号／ＷＥのみで判定動
作をするようになっているが、実際にはコラムアドレス
ストローブ信号／ＣＡＳも用いたほうが読み出し動作の
安定性の観点から好ましい。

【００９８】図３３の（Ａ）はデコーダ回路２２Ａの回
路図である。図示するデコーダ回路２２Ａはデコード部
４３と、ＰチャネルＭＯＳトランジスタＱ５９およびＱ
６１と、ＮチャネルＭＯＳトランジスタＱ６０およびＱ
６２とを有する駆動部４３Ａとを有する。デコード部４
３は、図２５に示す回路と同様の構成を有する。ただ
し、ノアゲートＧ５−Ｇ８に与えられる電源電圧はＶＣ
Ｃ固定である。トランジスタＱ５９−Ｑ６２のゲートに
は、デコードされた信号の反転信号がインバータＩＮＶ
１６が与えられる。トランジスタＱ６１のソースには電
源電圧ＶＣＣが印加され、トランジスタＱ５９には読み
出し／書き込み判定回路４１からの判定信号が印加され
る。選択信号φＲはトランジスタＱ６１およびＱ６２の
ドレインから出力され、選択信号φＷはトランジスタＱ
５９およびＱ６０のドレインから出力される。書き込み
動作時、判定信号はハイレベルにスイッチし、トランジ
スタＱ５９のソースを電源電圧ＶＣＣに設定する。図示
のデコーダ回路２２Ａが選択された場合、デコード部４
３からハイレベルのデコード信号が出力され、読み出し
動作時には選択信号φＲのみがハイレベルに切り換わ
り、書き込み動作時には選択信号φＲおよびφＷの両方
がハイレベルに切り換わる。

【００９９】図３３の（Ｂ）は、デコード部４３と駆動
部４３Ａがチップ上で近くに存在し、かつ駆動部４３Ａ
が出力する選択信号φＷおよびφＲが複数組の選択トラ
ンジスタに与えられる構成を示す。複数組の選択トラン
ジスタ（ＤＲＡＭ装置ではコラム選択ゲート）は、図３
１の横方向に配列されているものである。より詳細に
は、選択信号φＷおよびφＲを伝達する信号線は、図３
１のコラム選択ゲート１２、センスアンプ１１およびセ
ル１０の上を通り、図示するセル１０の左側に位置する
コラム選択ゲート（図示を省略する）に接続されてい
る。勿論、各コラム選択ゲートにはセンスアンプおよび
セルが接続されている。

【０１００】図３３の（Ｃ）は、デコート部４３の出力
が複数の駆動部４３Ａに与えられ、各駆動部４３Ａには
１組の選択トランジスタが接続されている構成を示す。
この構成では、デコード部４３と各駆動部４３Ａとの距
離は長い。図３１の構成では、デコード部４３の出力を
伝達する信号線は、コラム選択ゲート１２、センスアン
プ１１およびセル１０の上を横方向に配線されている。
図３３の（Ｃ）に示す駆動部４３Ａにはそれぞれ、選択
信号１、２が与えられている。

【０１０１】図３４は、図３１のＤＲＡＭ１００Ｂの動
作を示す波形図である。図３４の（Ａ）は読み出し動作
時の動作波形図で、図３４の（Ｂ）は書き込み動作時の
動作波形図である。読み出し動作時には、選択信号φＲ
のみ立ち上り、選択信号φＷはローレベルに固定されて
いる。書き込み動作時には、選択信号φＲおよびφＷの
いずれもが立ち上がる。

【０１０２】図３５は、本発明の第４の実施例によるＳ
ＲＡＭ２００Ｂの構成を示すブロック図である。図中、
前述した構成要素と同一の構成要素には同一の参照番号
を付してある。各回路１ないしｍの選択トランジスタＱ
Ｒ１、ＱＲ２、ＱＷ１およびＱＷ２はロウデコーダ２１
Ａで制御される。各ロウデコーダ２１Ａは、図３３の
（Ａ）または（Ｂ）に示す構成を具備している。

【０１０３】次に、本発明の第５の実施例について説明
する。

【０１０４】図４９を参照して前述したように、ＤＲＡ
ＭのセンスバッファおよびＳＲＡＭのセンスアンプは一
般に、ＭＯＳトランジスタＱ１３−Ｑ２２からなるカレ
ントミラー形の読み出し回路で構成される。このような
カレントミラー形読み出し回路は、入力Ｄ、／ＤがＶＣ
Ｃ／２程度で最も良い交流入力特性（高速性）を有する
ことが知られている。しかしながら、前述の従来構成で
は、データ線Ｄ、／Ｄを電源電圧ＶＣＣにプリチャージ
してフリップフロップ回路１の動作の安定性を図るよう
に設計されているため、読み出し回路５を最良の交流入
出力特性で動作させることができない。すなわち、読み
出し回路５の読み出し動作を高速で行わせることができ
ない。

【０１０５】そこで、従来では図３６に示すような電位
変換回路を、ＤＲＡＭの場合はセンスバッファ、ＳＲＡ
Ｍの場合はセンスアンプとデータ線対との間に設け、デ
ータ線対の電位をセンスバッファまたはセンスアンプの
最良の交流入出力特性で動作させる（高速化）ようにす
ることが考えられている。図３６に示す従来の電位変換
回路はトランジスタＱ７１−Ｑ７３およびＱ８１−Ｑ８
３を有する。相補入力信号ＶＩＸおよびＶＩＺはそれぞ
れトランジスタＱ７２およぼＱ８２のゲートに与えら
れ、相補出力信号ＶＯＸおよびＶＯＺはそれぞれトラン
ジスタＱ７３およびＱ８３のドレインから出力される。

【０１０６】図３７の（Ａ）は、図３６に示す電位変換
回路に選択信号φおよび／φで制御されるトランジスタ
Ｑ８４およびＱ７４も設けた構成を示す。これらのトラ
ンジスタＱ７４およびＱ８４は、電流路として作用す
る。図３７の（Ｂ）は、（Ａ）において選択信号φの立
ち上りで出力ＶＩＸ側に電流経路が発生して、入力ＶＩ
ＺとＶＩＺとの間に電位差が発生した時の等価回路であ
る。この図を参照して、従来の電位変換回路では入力信
号に対して出力信号が減衰することを以下に示す。

【０１０７】ＶＩＺ側では、 ＶＩＺ＝ＶＣＣ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ
３） ＶＯＺ＝ＶＣＣ×Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３） が成り立つので、電位変換分ΔＶＺは、 ΔＶＺ＝ＶＩＺ−ＶＯＺ ＝Ｒ２／（Ｒ１＋Ｒ２＋Ｒ３） （１） である。

【０１０８】逆にＶＩＸ側では、 ＶＩＸ＝ＶＣＣ×（Ｒ２＋Ｒ３）Ｒ４／｛Ｒ１（Ｒ２＋Ｒ３） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３）｝ ＶＯＸ＝ＶＣＣ×Ｒ３×Ｒ４／｛Ｒ１（Ｒ２＋Ｒ３） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３）｝ が成り立つので、電位変換分ΔＶＸは ΔＶＸ＝ＶＩＸ−ＶＯＸ ＝Ｒ２×Ｒ４／｛Ｒ１（Ｒ２＋Ｒ３） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３） （２） である。

【０１０９】相補入力信号の振幅ΔＶＩは、 ΔＶＩ＝ＶＩＺ−ＶＩＸ ＝ＶＣＣ×Ｒ１（Ｒ２＋Ｒ３） t2 t／ ［（Ｒ１＋Ｒ２＋Ｒ３）｛Ｒ１（Ｒ２＋Ｒ３） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３）｝］ であり、相補出力信号の振幅ΔＶＯは、 ΔＶＯ＝ＶＯＺ−ＶＯＸ ＝ＶＣＣ×Ｒ１Ｒ３（Ｒ２＋Ｒ３）／ ［（Ｒ１＋Ｒ２＋Ｒ３）｛Ｒ１（Ｒ２＋Ｒ３） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３）｝］ である。ここで、 Ａ＝ＶＣＣ×Ｒ１／［（Ｒ１＋Ｒ２＋Ｒ３）｛Ｒ１（Ｒ２＋Ｒ３） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３）｝］ とすると、 ΔＶＩ＝（Ｒ２＋Ｒ３） t2 t×Ａ ΔＶＯ＝Ｒ３（Ｒ２＋Ｒ３）×Ａ となり、ΔＶＩに対してΔＶＯが減衰することが分か
る。その減衰分は、 ΔＶＩＯ＝Ｒ２（Ｒ２＋Ｒ３）Ａ （３） である。この減衰分を押えるためにＲ２→０とすると、
（１）、（２）式においてΔＶＺ＝ΔＶＸ→０となり、
電位変換ができなくなる。以上のように、図３６および
３７に示す電位変換回路では、相補入力信号に対する相
補出力信号の減衰無しには電位変換ができないという問
題点がある。

【０１１０】図３８は、上記問題点を解決した本発明の
第５の実施例の回路図である。図示するように、第５の
実施例による電位変換回路は前述のＰチャネルＭＯＳト
ランジスタＱ７１およびＱ８１と、ＮチャネルＭＯＳト
ランジスタＱ７２、Ｑ７３、Ｑ８２およびＱ８３と有す
る。これらのトランジスタの接続は、図３６に示すトラ
ンジスタの接続とは異なる。トランジスタＱ７２のゲー
トおよびドレインは相互に接続されていると共に、トラ
ンジスタＱ８３のゲートに接続されている。また、トラ
ンジスタＱ８２のゲートとドレインは相互に接続されて
いると共に、トランジスタＱ７３のゲートに接続されて
いる。トランジスタＱ７１とＱ８１のゲートは接地され
ている。換言すれば、トランジスタＱ７３（Ｑ８３）の
ソースを接地し、ドレインを一方の入力信号に対する出
力、ゲートを他方の入力信号の入力とする。

【０１１１】図３９の（Ａ）は、図３８の電位変換回路
に電流経路Ｑ７４およびＱ８４を設けた構成を示す図で
ある。また、図３９の（Ｂ）は選択信号φの立ち上りに
よってＶＩＸ側に電流経路が発生し、ＶＩＺとＶＩＸと
の間に電位差が発生した時の等価回路である。なお、負
荷トランジスタとして機能するＱ７１、Ｑ８１および電
位変換分を決めるトランジスタＱ７２およびＱ８２は、
単純な抵抗素子を用いて置き換えても同様の効果を示
す。すなわち、図３９の（Ｂ）に示すように、抵抗Ｒ１
とＲ２からなる直列回路はトランジスタＱ７３に直列に
接続されている。

【０１１２】等価回路上、第５の実施例による電位変換
回路が従来のものと異なる点は、従来の抵抗Ｒ３が可変
抵抗に置き変わり、その可変抵抗の値がＶＩＺ側とＶＩ
Ｘ側とで異なる値Ｒ３ＺおよびＲ３Ｘをとることであ
る。

【０１１３】ＶＩＺ側では、 ＶＩＺ＝ＶＣＣ×（Ｒ２＋Ｒ３Ｚ）／（Ｒ１＋Ｒ２＋Ｒ
３Ｚ） ＶＯＺ＝ＶＣＣ×Ｒ３Ｚ／（Ｒ１＋Ｒ２＋Ｒ３Ｚ） が成り立つので、電位変換分ΔＶＺは、 ΔＶＺ＝ＶＩＺ−ＶＯＺ ＝Ｒ２／（Ｒ１＋Ｒ２＋Ｒ３Ｚ） （４） である。

【０１１４】逆にＶＩＸ側では、 ＶＩＸ＝ＶＣＣ×（Ｒ２＋Ｒ３Ｘ）Ｒ４／｛Ｒ１（Ｒ２＋Ｒ３Ｘ） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３Ｘ）｝ ＶＯＸ＝ＶＣＣ×Ｒ３Ｘ×Ｒ４／｛Ｒ１（Ｒ２＋Ｒ３Ｘ） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３Ｘ）｝ が成り立つので、電位変換分ΔＶＸは ΔＶＸ＝ＶＩＸ−ＶＯＸ ＝Ｒ２×Ｒ４／｛Ｒ１（Ｒ２＋Ｒ３Ｘ） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３Ｘ）（５） である。

【０１１５】相補入力信号の振幅ΔＶＩは、 ΔＶＩ＝ＶＩＺ−ＶＩＸ ＝ＶＣＣ×Ｒ１｛（Ｒ２＋Ｒ３Ｚ）（Ｒ２＋Ｒ３Ｘ） ＋Ｒ４（Ｒ３Ｚ−Ｒ３Ｘ）｝÷［（Ｒ１＋Ｒ２＋Ｒ３Ｚ） ｛Ｒ１（Ｒ２＋Ｒ３Ｘ）＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３Ｘ）｝ ］ であり、相補出力信号の振幅ΔＶＯは、 ΔＶＯ＝ＶＯＺ−ＶＯＸ ＝ＶＣＣ×Ｒ１｛Ｒ３Ｚ（Ｒ２＋Ｒ３Ｘ） ＋Ｒ４（Ｒ１＋Ｒ２）（Ｒ３Ｚ−Ｒ３Ｘ）／Ｒ１｝ ÷［（Ｒ１＋Ｒ２＋Ｒ３Ｚ）｛Ｒ１（Ｒ２＋Ｒ３Ｘ） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３Ｘ）｝］ である。ここで、前述したように Ｂ＝ＶＣＣ×Ｒ１÷［（Ｒ１＋Ｒ２＋Ｒ３Ｚ）｛Ｒ１（Ｒ２＋Ｒ３Ｘ） ＋Ｒ４（Ｒ１＋Ｒ２＋Ｒ３Ｘ）｝］ とすると、 ΔＶＩ＝（Ｒ２＋Ｒ３Ｚ）（Ｒ２＋Ｒ３Ｘ）＋Ｒ４（Ｒ３Ｚ−Ｒ３Ｘ）｝×Ｂ ΔＶＯ＝｛Ｒ３Ｚ（Ｒ２＋Ｒ３Ｘ）＋Ｒ４（Ｒ１＋Ｒ２） ×（Ｒ３Ｚ−Ｒ３Ｘ）／Ｒ１｝×Ｂ となる。ここで、入力振幅と出力振幅の差をとると、 ΔＶＩＯ＝ＶＩ−ＶＯ ＝Ｒ２｛（Ｒ２＋Ｒ３Ｘ）＋Ｒ４／Ｒ１×（Ｒ３Ｚ−Ｒ３Ｘ）｝×Ｂ （６） となる、この（６）式はＲ３Ｚ＝Ｒ３Ｘ＝Ｒ３の条件下
では前述の（３）式と等価になることが分かる。（６）
式は入力振幅と出力振幅の差なので、 ΔＶＩＯ＞０：減衰 ΔＶＩＯ＝０：減衰＝増幅＝０ ΔＶＩＯ＜０：増幅 が成り立ち、その判定式は Ｒ２｛（Ｒ２＋Ｒ３Ｘ）−Ｒ４／Ｒ１×（Ｒ３Ｚ−Ｒ３
Ｘ）｝×Ｂ＜０ である。この判定式より、 Ｒ３Ｚ＜（１＋Ｒ１／Ｒ４）Ｒ３Ｘ＋Ｒ１Ｒ２／Ｒ４：
減衰 Ｒ３Ｚ＝（１＋Ｒ１／Ｒ４）Ｒ３Ｘ＋Ｒ１Ｒ２／Ｒ４：
減衰＝増幅＝０ Ｒ３Ｚ＞（１＋Ｒ１／Ｒ４）Ｒ３Ｘ＋Ｒ１Ｒ２／Ｒ４：
増幅 なる条件が得られる。

【０１１６】さて、この第５の実施例による電位変換回
路を半導体記憶装置の差動増幅器の入力電位変換用に用
いると、ＤＲＡＭにおいては、Ｒ１はデータバスの負荷
トランジスタＱ７およびＱ８（図１）の内部抵抗、Ｒ４
はコラム選択トランジスタＱ５およびＱ６（図１）であ
る。またＳＲＡＭにおいては、Ｒ１はビット線の負荷ト
ランジスタＱ７およびＱ８（図１）の内部抵抗、Ｒ４は
ワードトランスファトランジスタＱ５およびＱ６であ
る。いずれの場合もＲ１≪Ｒ４が成り立つので、減衰、
増幅はほとんどＲ３ＺとＲ３Ｘの大きさの差で決定され
る。

【０１１７】図４０は、第５の実施例による電位変換回
路を有するＤＲＡＭの構成を示す図である。図中、前述
した構成要素と同一の構成要素には同一の参照番号を付
してある。第５の実施例による電位変換回路４４は、セ
ンスバッファ１５とデータバス対１３との間に接続され
ている。このＤＲＡＭは電位変換回路４４を用いている
ので、データバス対１３は従来のようにＶＣＣにプリチ
ャージされる（図５０参照）。このプリチャージは、図
４０に示すバス線振幅制限回路４５で行われる。内部電
圧発生器４６は、電源電圧ＶＣＣから動作に必要な内部
電圧を生成する。

【０１１８】図４１は、第５の実施例による電位変換回
路４４を有するＳＲＡＭの構成を示す図である。図中、
前述した構成要素と同一の構成要素には同一の参照番号
を付してある。第５の実施例による電位変換回路４４
は、センスアンプ１５とビット線対１３との間に接続さ
れている。このＳＲＡＭは電位変換回路４４を用いてい
るので、ビット線対１３はバス線振幅制限回路４５でＶ
ＣＣにプリチャージされる。

【０１１９】図４２は、図４０に示すＤＲＡＭの要部の
回路図である。図中、前述した構成要素と同一の構成要
素には同一の参照番号を付してある。センスアンプ１１
を駆動するための信号ＰＳＡおよびＮＳＡは図６の回路
で生成される。図４２の回路図は、図４１に示すＳＲＡ
Ｍにも当てはまる。だたし、信号ＰＳＡおよびＮＳＡは
それぞれＶＣＣおよびＶＳＳに固定されている。

【０１２０】図４３は図４０の動作を示す波形図であ
る。図示する選択信号φｍ（ｍ番目のフリップフロップ
回路１が選択された場合）は、ＤＲＡＭの場合は対応す
るコラムデコーダ２２で生成され、ＳＲＡＭの場合は対
応するロウデコーダ２１で生成される信号である。詳細
な回路は、例えば図２５に示す通りである。

【０１２１】図３８に示す電位変換回路は、高い入力電
位をシフトダウンして低い出力電位を出力するものであ
る。逆に、低い入力電位をシフトアップして高い出力電
位を出力する電位変換回路を構成することもできる。

【０１２２】図４４は、低い入力電位をシフトアップし
て高い出力電位を出力する電位変換回路を示す図であ
る。図４４において、ＰチャネルＭＯＳトランジスタＱ
７５とＱ８５は、図３８のＮチャネルＭＯＳトランジス
タＱ７２とＱ８２に置き換えて用いられる。また、図３
８のＮチャネルＭＯＳトランジスタＱ７４およびＱ８４
はそれぞれ、ＰチャネルＭＯＳトランジスタＱ７６およ
びＱ８６に置き換えられている。入力信号信号ＶＩＺは
トランジスタＱ７５のゲートとドレイン、トランジスタ
Ｑ７３のドレイン、ならびにトランジスタＱ８１のゲー
トに与えられる。入力信号ＶＩＸはトランジスタＱ８５
のゲートとドレイン、トランジスタＱ８３のドレイン、
ならびにトランジスタＱ７１のゲートに与えられる。

【０１２３】このように、第５の実施例による電位変換
回路をＤＲＡＭまたはＳＲＡＭに適応することで、変換
にともなう出力振幅の減衰をなくするばかりでなく、出
力振幅を増幅させることが可能である。さらに、差動増
幅器の入力用として用いた場合には、その動作速度を向
上させ、半導体記憶装置の読み出し動作速度の向上に寄
与するところが大きい。

【０１２４】以上、本発明の実施例を説明した。なお、
ＤＲＡＭ装置のメモリセル１０は、図５１の（Ａ）に示
すように、１つのセルキャパシタおよび１つのセルトラ
ンジスタとを有する。またＳＲＡＭ装置のメモリセル３
５は前述のフリップフロップ回路１または、図５１の
（Ｂ）に示すように２つのＭＯＳトランジスタと抵抗と
を有する構成のものを用いてもよい。

【０１２５】

【発明の効果】以上、本発明によれば、少なくともデー
タの読み出し動作または書き込み動作を高速にかつ低電
力消費で行える半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

【図１】図１は本発明の第１の実施例を示す回路図であ
る。

【図２】図２は図１に示す回路の動作を示す波形図であ
る。

【図３】図３は、本発明の第１の実施例をＤＲＡＭに応
用した場合の構成を示す図である。

【図４】図４は、図３に示すＤＲＡＭのより詳細な構成
を示す図である。

【図５】図５は、図４に示す読み出し動作制御回路のー
構成例を示す図である。

【図６】図６は、図３および図４に示すセンスアンプ駆
動信号発生回路一構成例を示す回路図である。

【図７】図７は、図３および図４に示すＶＣＣ／２電圧
発生器の一構成例を示す回路図である。

【図８】図８は、図４に示すアドレス入力回路／プリデ
コーダ回路の一構成例を示す回路図である。

【図９】図９は、図３および図４に示すライトアンプの
一構成例を示す回路図である。

【図１０】図１０は、図３および図４に示す入出力回路
の一構成例を示す回路図である。

【図１１】図１１は、従来のＤＲＡＭの読み出しおよび
書き込み動作を示す波形図である。

【図１２】図１２は、本発明の第１の実施例によるＤＲ
ＡＭの読み出し動作および書き込み動作を示す波形図で
ある。

【図１３】図１３は、本発明の第１の実施例をＳＲＡＭ
に応用した場合の構成を示す図である。

【図１４】図１４は、図１３に示すＳＲＡＭをより詳細
に示す図である。

【図１５】図１５は、図１４に示すアドレス入力回路／
プリデコーダ回路の一構成例を示す回路図である。

【図１６】図１６は、本発明の第２の実施例を示す回路
図である。

【図１７】図１７は、読み出し動作時の図１６の回路の
等価回路である。

【図１８】図１８は、図１６および図１７に示すフリッ
プフロップ回路の状態が反転する場合の動作を示す波形
図である。

【図１９】図１９は、図１６および図１７に示す回路の
動作を示す波形図である。

【図２０】図２０は、第２の実施例を実現するレイアウ
トパターンを示す図である。

【図２１】図２１は、本発明の第３の実施例を示す回路
図である。

【図２２】図２２は、読み出し動作時の図２１の回路の
等価回路である。

【図２３】図２３は、図２１および図２２に示す回路の
読み出し動作時の波形図である。

【図２４】図２４は、図２１および図２２に示す内部電
圧発生器の一構成例を示す回路図である。

【図２５】図２５は、図２１および図２２に示すデコー
ダ回路の一構成例を示す回路図である。

【図２６】図２６は、図２１に示す本発明の第３の実施
例をＤＲＡＭに応用した場合の構成を示す図である。

【図２７】図２７は、図２１に示す本発明の第３の実施
例をＳＲＡＭに応用した場合の構成を示す図である。

【図２８】図２８は、本発明の第４の実施例を示す回路
図である。

【図２９】図２９は、読み出し動作時の図２８の回路の
等価回路である。

【図３０】図３０は、図２８および図２９に示す回路の
読み出し動作時の波形図である。

【図３１】図３１は、図２８に示す本発明の第４の実施
例をＤＲＡＭに応用した場合の構成を示す図である。

【図３２】図３２は、図３１に示す読み出し／書き込み
判定回路の一構成例を示す図である。

【図３３】図３３は、図３１に示すコラムデコーダ２２
Ａの一構成例を示す図である。

【図３４】図３４は、図３１に示すＤＲＡＭの読み出し
動作および書き込み動作を示す波形図である。

【図３５】図３５は、図２８に示す本発明の第４の実施
例をＳＲＡＭに応用した場合の構成を示す図である。

【図３６】図３６は、従来の電位変換回路を示す回路図
である。

【図３７】図３７は、図３６に示す電位変換回路を用い
た場合において選択信号φが立ち下がった時の等価回路
を示す図である。

【図３８】図３８は、本発明の第５の実施例による電位
変換回路を示す回路図である。

【図３９】図３９は、図３８に示す電位変換回路を用い
た場合において選択信号φが立ち下がった時の等価回路
を示す図である。

【図４０】図４０は、図３８に示す本発明の第５の実施
例をＤＲＡＭに応用した場合の構成を示す図である。

【図４１】図４１は、図３８に示す本発明の第５の実施
例をＳＲＡＭに応用した場合の構成を示す図である。

【図４２】図４２は、図４０または図４１の要部の詳細
な回路図である。

【図４３】図４３は、図４０に示すＤＲＡＭの動作を示
す波形図である。

【図４４】図４４は、本発明の第５の実施例による電位
変換回路の別の構成を示す回路図である。

【図４５】図４５は、図４４に示す電位変換回路を用い
た場合において選択信号φが立ち下がった時の等価回路
を示す図である。

【図４６】図４６は、従来の半導体記憶装置の構成を示
す回路図である。

【図４７】図４７は、図４６に示す回路の読み出し時の
動作を示す波形図である。

【図４８】図４８は、図４６に示す回路において書き込
み動作時にデータ線対が電源ＶＣＣに接続されている場
合の動作を示す波形図である。

【図４９】図４９は、図４６に示す読み出しバッファ回
路の回路図である。

【図５０】図４９は、図４６に示す回路において書き込
み動作時にデータ線対が電源ＶＣＣから切り離される場
合の動作を示す波形図である。

【図５１】図５１は、メモリセルの構成例の回路図であ
る。

【符号の説明】

１ フリップフロップ回路 ２ 選択トランジスタ回路 ３ データ線対 ４、４Ａ 負荷回路 ５ 読み出しバッファ回路 ６ 書き込みバッファ回路 １０ メモリセル １１ センスアンプ １２ コラム選択ゲート １３ データバス対 １４ ＤＣロード制御回路 １５ センスバッファ（センスアンプ） １６ ライトアンプ １７ ＶＣＣ／２電圧発生器 １８、１８Ａ 制御回路 １９ センスアンプ駆動信号発生回路 ２０ アドレス入力回路 ２１ ロウデコーダ ２２ コラムデコーダ ２３ 入出力回路 ３７ 電圧切り換え器 ３８ 内部電圧発生器 ４０ バス線振幅制限回路 ４１ 読み出し／書き込み判定回路 ４４ 電位変換回路

フロントページの続き (56)参考文献 特開 平１−235094（ＪＰ，Ａ) 特開 昭60−200595（ＪＰ，Ａ) 特開 昭61−287095（ＪＰ，Ａ) 特開 平３−165398（ＪＰ，Ａ) 特開 平４−315894（ＪＰ，Ａ) 特開 平２−62785（ＪＰ，Ａ) 特開 平２−146180（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4096 G11C 11/419

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 ビット線対と、 該ビット線対に接続され、 データを保持するフリップフ
   ロップ回路と、データＩ／Ｏ線対と、 前記ビット線対と 前記データＩ／Ｏ線対との間に設けら
   れた選択トランジスタと、 前記選択トランジスタを介して前記データＩ／Ｏ線対に
   読み出された前記フリップフロップ回路のデータを増幅
   する読み出しバッファ回路と、 前記データＩ／Ｏ線対と前記選択トランジスタを介して
   前記フリップフロップ回路にデータを書き込む書き込み
   バッファ回路と、 少なくとも前記書き込みバッファ回路が前記フリップフ
   ロップ回路にデータの書き込み動作を行っている時、前
   記データＩ／Ｏ線対の振幅電圧が前記フリップフロップ
   回路の振幅電圧より小さくなるように、前記データＩ／
   Ｏ線対に前記フリップフロップ回路の振幅電圧の中間電
   位を印加する負荷回路とを有することを特徴とする半導
   体記憶装置。
2. 【請求項２】 前記中間電位は、前記フリップフロップ
   回路の振幅電圧の約１／２に等しいことを特徴とする請
   求項１記載の半導体記憶装置。
3. 【請求項３】 前記負荷回路は、前記読み出しバッファ
   回路がデータの読み出し動作を行っている時にも、前記
   中間電位を前記データＩ／Ｏ線対に印加することを特徴
   とする請求項１または２記載の半導体記憶装置。
4. 【請求項４】 さらに、外部電源電圧から前記中間電位
   を生成して、該中間電位を前記負荷回路に供給する電圧
   発生手段を有することを特徴とする請求項１記載の半導
   体記憶装置。
5. 【請求項５】 前記フリップフロップ回路は、該フリッ
   プフロップ回路を構成するトランジスタのゲートと前記
   選択トランジスタ回路との間に、前記フリップフロップ
   回路が保持するデータが反転するのを防止するための抵
   抗素子を有することを特徴とする請求項１記載の半導体
   記憶装置。
6. 【請求項６】 前記選択トランジスタのゲートに、読み
   出し動作時と前記書き込み動作時とで異なるゲート電圧
   を印加する手段を有することを特徴とする請求項１記載
   の半導体記憶装置。
7. 【請求項７】 前記手段は、 外部電源電圧より電圧の低い内部電圧を生成する内部電
   圧発生手段と、 ライトイネーブル信号に応答して、前記読み出し動作時
   に前記内部電圧を選択し、前記書き込み動作時に前記外
   部電源電圧を選択して、前記選択トランジスタのゲート
   に供給する電圧切り換え手段を含むことを特徴とする請
   求項６記載の半導体記憶装置。
8. 【請求項８】 前記選択トランジスタは、前記データＩ
   ／Ｏ線対の一方と前記ビット線対の一方との間に並列に
   設けられた複数の第１のトランジスタと、データＩ／Ｏ
   線対の他方と前記ビット線対の他方との間に並列に設け
   られた複数の第２のトランジスタとを有し、 前記半導体記憶装置はさらに、読み出し動作時にｍ個の
   第１および第２のトランジスタを駆動させ、書き込み動
   作時にｎ個（ｎ＞ｍ）の第１および第２のトランジスタ
   を駆動させて、読み出し動作時と書き込み動作時とでデ
   ータＩ／Ｏ線対とフリップフロップ回路との間の抵抗値
   を変化させる手段を有することを特徴とする請求項１記
   載の半導体記憶装置。
9. 【請求項９】 前記手段は、外部からのライトイネーブ
   ル信号の信号レベルに基づいて、前記読み出し動作と前
   記書き込み動作のいずれが行われるかを判定する判定手
   段を有することを特徴とする請求項８記載の半導体記憶
   装置。
10. 【請求項１０】 データを保持するフリップフロップ回
    路と、 第１および第２のデータ線を有するデータ線対と、 前記フリップフロップ回路と前記データ線対との間に設
    けられた選択トランジスタと、 該選択トランジスタを介して前記データ線対に読み出さ
    れた前記フリップフロップ回路のデータを増幅する読み
    出しバッファ回路と、 前記データ線対と前記読み出しバッファ回路との間に設
    けられ、前記データ線対の電位を変換する電位変換回路
    とを有し、 前記電位変換回路は第１および第２のトランジスタを有
    し、 前記第１のトランジスタは前記第１のデータ線に接続さ
    れるゲートと、第１の電源電位に接続されるソースと、
    前記第２のデータ線の電位を変換した電位を出力するド
    レインとを有し、 前記第２のトランジスタは前記第２のデータ線に接続さ
    れるゲートと、前記第１の電源電位に接続されるソース
    と、第１のデータ線の電位を変換した電位を出力するド
    レインとを有することを特徴とする半導体記憶装置。
11. 【請求項１１】 前記電位変換回路はさらに、 一端が前記第１のトランジスタに接続され、他端が第２
    の電源電位に接続された第１の直列回路と、 一端が前記第２のトランジスタに接続され、他端が前記
    第２の電源電位に接続された第２の直列回路とを有し、 前記第１の直列回路は直列に接続された第１および第２
    の抵抗素子を有し、 前記第２の直列回路は直列に接続された第３および第４
    の抵抗素子を有し、 第１の抵抗素子と前記第２の抵抗素子との接続ノードは
    第２のデータ線に接続され、 第３の抵抗素子と前記第４の抵抗素子との接続ノードは
    第１のデータ線に接続されていることを特徴とする請求
    項１０記載の半導体記憶装置。
12. 【請求項１２】 前記第１の電源電位と前記第２の電源
    電位とは異なる電位であることを特徴とする請求項１０
    記載の半導体記憶装置。
13. 【請求項１３】 前記読み出しバッファ回路はＭＯＳト
    ランジスタで構成されるカレントミラー形のバッファ回
    路を有することを特徴とする請求項１または１０記載の
    半導体記憶装置。
14. 【請求項１４】 前記半導体記憶装置は、前記フリップ
    フロップ回路に接続するメモリセルを有するダイナミッ
    クランダムアクセスメモリであることを特徴とする請求
    項１または１０記載の半導体記憶装置。
15. 【請求項１５】 前記半導体記憶装置は、前記フリップ
    フロップ回路がメモリセルとして機能するスタティック
    ランダムアクセスメモリであることを特徴とする請求項
    １または１０記載の半導体記憶装置。
16. 【請求項１６】 前記読み出し動作時の前記データ線対
    の振幅電圧は、前記書き込み動作時の該データ線対の振
    幅電圧より小さいことを特徴とする請求項３記載の半導
    体記憶装置。
17. 【請求項１７】 少なくとも前記読み出しバッファ回路
    が前記フリップフロップ回路からデータの読み出し動作
    を行っている時、前記データ線対の振幅電圧が前記フリ
    ップフロップ回路の振幅電圧より小さくなるように、前
    記データ線対に前記フリップフロップ回路の振幅電圧の
    高電位を印加する負荷回路をさらに有することを特徴と
    する請求項１０記載の半導体記憶装置。
18. 【請求項１８】 前記選択トランジスタは、前記データ
    Ｉ／Ｏ線対の一方と前記フリップフロップとの間に並列
    に設けられた第１及び第２のトランジスタと、前記デー
    タＩ／Ｏ線対の他方と前記フリップフロップとの間に並
    列に設けられた第３及び第４のトランジスタとを有し、 読み出し動作時と前記書き込み動作時とで前記選択トラ
    ンジスタの内部抵抗が異なるように、前記読み出し動作
    時には前記第１及び第３のトランジスタを駆動し、前記
    書き込み動作時には前記第１ないし第４のトランジスタ
    を駆動する駆動手段を有することを特徴とする請求項１
    記載の半導体記憶装置。