JP3253745B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP3253745B2 JP3253745B2 JP10328893A JP10328893A JP3253745B2 JP 3253745 B2 JP3253745 B2 JP 3253745B2 JP 10328893 A JP10328893 A JP 10328893A JP 10328893 A JP10328893 A JP 10328893A JP 3253745 B2 JP3253745 B2 JP 3253745B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- flip
- transistor
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
より詳細にはDRAM(Dynamic Random
Access Memory)やSRAM(Stat
ic Random Access Memory)な
どの半導体記憶装置におけるデータの書込み時および読
出し時の制御に関する。
進み、メモリセルのデータを出力回路へ伝達するデータ
線の長さもこれに伴って増加している。一方、アクセス
の高速化のために、例えばDRAMではページモードや
スタティックコラムモード等の複雑な読出し動作が行わ
れている。このような読み出し動作では、第1の読み出
しデータがデータ線対に残っている状態で、第2のデー
タが続けて読み出されることが頻繁に起きるようになっ
ている。
データと続けて読み出される第2の読み出しデータとが
逆の極性を有していた場合には、長いデータ線の大きな
寄生容量の存在により、データ線対の極性が反転するの
に長い時間がかかる。
にデータ線対をある一定の電圧に設定することでデータ
線対間の振幅電圧を制限し、反転速度の向上を図ってい
た。
を示す回路図である。同図において、データ線D、/D
からなるデータ線対3には、m個(ただし、mは1以上
の整数)の選択トランジスタ回路2を介して、それぞれ
m個の双安定フリップフロップ回路1が接続されてい
る。相補形のデータ線対3には、負荷回路4、読み出し
バッファ回路5および書き込みバッファ回路6が接続さ
れている。
ャネルMOSトランジスタ(FET)Q1、Q2と2つ
のPチャネルMOSトランジスタQ3、Q4とを有し、
相補信号の形で書き込みデータまたは読み出しデータを
保持する。各フリップフロップ回路1には、電源電圧V
CCとVSSが供給されている。各選択トランジスタ回
路2は、2つのNチャネルトMOSランジスタ(トラン
スファゲート)Q5、Q6を有する。負荷回路4は、2
つのPチャネルMOSトランジスタQ7、Q8を有す
る。書き込みバッファ回路6は、2つのPチャネルMO
SトランジスタQ9、Q11と2つのNチャネルMOS
トランジスタQ10、Q12を有する。なお、DRAM
の場合、各フリップフロップ回路1には、図示しないメ
モリセルがそれぞれ接続されている。また、SRAMの
場合、各フリップフロップ回路1はメモリセルとして機
能する。なお、フリップフロップ回路は、各ビット線対
ごとのセンスアンプとして利用することもある。
の動作を示す波形図である。読み出し動作の開始時、負
荷回路4のトランジスタQ7、Q8のゲートに印加する
制御信号/φ(図46中のφバーと同じ意味)を立ち下
げ(ローレベルに設定する)、データ線D、/Dをハイ
レベル(VCCにほぼ等しい)に設定する。この状態
で、例えば選択信号φm−2を立ち上げる(ハイレベル
に設定する)。ここで、選択信号φm−2に対応するフ
リップフロップ回路1は、そのノードN1および/N1
がそれぞれハイレベル(H)およびローレベル(L)に
あるものとする。選択信号φm−2がハイレベルになる
ことでトランジスタQ5およびQ6はオンし、ノードN
1と/N1はそれぞれデータ線Dと/Dに接続される。
ノードN1はハイレベルなのでデータ線DはVCCのま
まであるが、ノード/N1はローレベルなのでデータ線
/Dの電位は下降し始める。そして、データ線/Dの電
位は、m−2番目のフリップフロップ回路1のトランジ
スタQ2およびトランジスタQ6、ならびに負荷回路4
のトランジスタQ7のオン抵抗(内部抵抗)の比で決る
制限された電位に落ち着く。この制限された電位をい
ま、VCC−αとする。
ハイレベルになり、m−1番目のフリップフロップ回路
1が選択されるものとする。ここで、m−1番目のフリ
ップフロップ回路1のノードN2および/N2は、それ
ぞれローレベル(L)およびハイレベル(H)にあるも
のとする。選択回路2はNチャネルMOSトランジスタ
Q5およびQ6で構成されているので、そのゲート電位
がVCCの場合には、ソース電位がVCC−Vth(V
thはNチャネルMOSトランジスタのしきい値)以下
でなければならない。ノードN2に接続されているNチ
ャネルMOSトランジスタQ5は、そのソース電位がV
SSなので強くオンする。一方、ノード/N2に接続さ
れているNチャネルMOSトランジスタQ6は、そのソ
ース電位がVCC−αなのでほとんどオンしない。従っ
て、m−1番目のフリップフロップ回路1は、そのノー
ドN2に接続しているトランジスタQ5を介するデータ
Dからの影響しか受けないため、安定に動作する。この
ため、データ線Dの電位はVCC−αまで下降し、デー
タ線/Dの電位はVCCまで上昇する。
を、フリップフロップ回路1の振幅電圧の高い側のある
一定の電圧(上述の例ではα)に設定することでデータ
線対間の振幅電圧を制限し、反転速度の向上を図ってい
る。なお、一例として電位差αは0.5V程度である。
込み時の動作について図48を参照して説明する。い
ま、m−2番目のフリップフロップ回路1のノードN1
および/N1が、それぞれ図46に示すようにハイレベ
ル(H)およびローレベル(L)にあるもとする。図4
8に示すように、選択信号φm−2がハイレベルになり
フリップフロップ回路1のデータが読み出され、データ
線Dおよび/Dの電位はそれぞれVCCおよびVCC−
αである。なお、図48は、負荷回路を動作させ、デー
タ線対をVCCに接続している時の波形図である。
プ回路1に逆データを書き込む場合、書き込みバッファ
回路36に与えられる書き込みデータ信号Dwおよび/
Dwはそれぞれローレベルおよびハイレベルに設定され
る(書き込みバッファ活性化動作)。このとき、負荷回
路4に印加される駆動信号/φは読み出し動作時と同様
にロウレベルに固定しておく。データ線Dはトランジス
タQ12を介して電源VSSに接続され、データ線/D
はトランジスタQ9を介して電源VCCに接続される。
データ線/Dの電位は急速にVCCまで上昇し、ノード
/N1の電位は急速に立上る。
ータ線Dの電位は緩やかに下降し始める。そして、トラ
ンジスタQ5のソース電圧がそのゲート電圧よりもしき
い値Vth分だけ低くなった時に、トランジスタQ5は
オンする。そして、ノードN1の電位が下降し始める。
その後、m−2番目のフリップフロップ回路1は反転
し、書き込み動作が終了する。
Q8、Q12、Q5およびQ1のオン抵抗の比で決まる
レベルVCC−βに落ち着く。
た従来の半導体記憶装置は、以下の問題点を有する。
回路5の構成を示す図である。図示の回路はMOSトラ
ンジスタQ13−Q22からなるカレントミラー形の読
み出し回路である。NチャネルMOSトランジスタQ1
6およびQ20のゲートにそれぞれ、データ線Dおよび
/Dが接続されている。また、読み出しデータDrおよ
び/Drはそれぞれ、トランジスタQ18とQ20との
接続点およびトランジスタQ14とQ16の接続点から
取り出されている。このようなカレントミラー形読み出
し回路は、入力D、/DがVCC/2程度で最も良い交
流入力特性(高速性)を有することが知られている。し
かしながら、前述の従来構成では、データ線D、/Dを
電源電圧VCCにプリチャージしてフリップフロップ回
路1の動作の安定性を図るように設計されているため、
読み出し回路5を最良の交流入出力特性で動作させるこ
とができない。すなわち、読み出し回路5の読み出し動
作を高速で行わせることができない。
動作においては、データ線Dの電位は書き込み動作の当
初、m−2番目の選択トランジスタ回路2のトランジス
タQ5のソースは電源電圧VCCにしばらく留まり、そ
の後下がりはじめてからトランジスタQ5がオンになる
までにはかなりの時間がかかる。従って、書き込みを高
速に行うことができない。
駆動信号/φをデータの書き込み時ハイレベルにするこ
とで、負荷回路4をデータ線D、/Dから切り離すこと
が考えられる。
ある。書き込み動作時に駆動信号/φをハイレベルに設
定して、m−2番目の選択トランジスタ回路2のトラン
ジスタQ5が早くオンするようにしている。この場合に
は、書き込み時のデータ線D、/Dの振幅制限がなくな
り、図50のγで示すように、データ線対3の振幅はフ
ルスイングする。従って、書き込み動作後のデータ線
D、/Dのリセット(データ線D、/Dの電位をVCC
に設定する)に時間がかかる。図50の場合にはデータ
線Dの電位をVCCにプリチャージするのに時間がかか
る。さらに、このプリチャージのために電流を流し込む
必要があり、多くの電流を消費する。
し、少なくともデータの読み出し動作または書き込み動
作を高速にかつ低電力消費で行える半導体記憶装置を提
供することを目的とする。
実施例を示す図である。この図を参照して、本発明の原
理を説明する。なお、図中、図46と同一の構成要素に
は同一の参照番号を付してある。
でデータを保持する複数(m個)のフリップフロップ回
路1と、データ線対3と、フリップフロップ回路1とデ
ータ線対3とを外部入力アドレスに基づく選択信号φ1
−φmに従い選択的に接続する選択トランジスタ回路2
と、フリップフロップ回路1から選択トランジスタ回路
2を介してデータ線対3に読み出されたデータを増幅す
る読み出しバッファ回路5と、データ線対3と選択トラ
ンジスタ回路2を介してフリップフロップ回路1にデー
タを書き込む書き込みバッファ回路6と、データ線対3
に接続された負荷回路4Aとを有する。
と/Dとの間の電圧振幅を、少なくともフリップフロッ
プ回路1へのデータの書き込み動作時には、フリップフ
ロップ回路1の電圧振幅以下、好ましくはほぼ半分の電
圧に制限する。
ノードN1および/N1はそれぞれ、ハイレベル(H)
およびローレベル(L)にあるものとする。選択信号φ
mー2がハイレベルに切り替わると、データ線Dにはハ
イレベルのデータが、データ線/Dにはローレベルのデ
ータが現れる。読み出し動作時にデータ線D、/D間の
電圧振幅は前述した電圧に制限される。この電圧振幅α
はトランジスタQ7、Q6、Q2およびQ8、Q5、Q
3のオン抵抗の比で決まる。
ータ線対3はすでにVCC/2にプリチャージされてい
る。すなわち、読み出し動作時には駆動信号/φをロー
レベルに設定する。この場合、図2に示すように、ノー
ドN1はハイレベルにあるのでデータ線Dの電位はVC
C/2+α/2となり、ノード/N1はローレベルにあ
るのでデータ線/Dの電位はVCC/2−α/2とな
る。
ップ回路1に逆データを書き込む場合には、データ信号
Dwおよび/Dwをそれぞれローレベルおよびハイレベ
ルに設定する。書き込み動作時には、駆動信号/φをロ
ーレベルにしておく。すなわち、データ線D、/Dには
VCC/2の電圧が印加されている。
み動作時のデータ線Dと/Dとの間の電圧振幅を所定の
制限された範囲δ(例えばδ=2α)となるような内部
抵抗を有している。具体的には、トランジスタQ9−Q
12のディメンジョンを調節することで、上記制限され
た範囲δを規定する。従って、読み出し時のデータと逆
のデータを書き込むと、データ線/Dの電位はVCC/
2+αまで急速に上昇し、データ線Dの電位はVCC/
2−αまで急速に下降する。トランジスタQ6はノード
/N1をソースとして、またトランジスタQ5はデータ
線D側をソースとして、どちらも強くオンする。
によって負荷回路4Aの動作を停止させなくても、両方
のデータ線D、/Dから書き込み動作が行われ、高速な
書き込みが可能となる。また、データ書き込み動作時に
は、データ線Dと/Dとの間の電圧振幅は制限され、し
かもその制限範囲はVCC/2を中心としている。従っ
て、書き込み動作後のデータ線D、/Dのリセットを高
速に行うことができる。しかも、このリセットではハイ
側に振幅したデータ線とロー側に振幅したデータ線とを
VCC/2にプリチャージするため、従来のようなプリ
チャージのための電流を供給する必要はない。
D、/DはVCC/2にプリチャージされており、その
電圧振幅はαに制限されている。よって、読み出しバッ
ファ回路5を図49に示すカレントミラー形で構成した
場合には、最も良い交流入出力特性で増幅動作を行うこ
とができ、データを高速に読み出すことができる。
に説明する。
施例を、より詳細に説明する。なお、図1において、図
46に示す構成要素と同一のものには同一の参照番号を
付してある。第1の実施例は、m個の選択トランジスタ
回路2を介してデータ線対3に結合するm個のフリップ
フロップ回路1と、データ線対3に接続された負荷回路
4Aと、読み出しバッファ回路5と、書き込みバッファ
回路6とを有する。この第1の実施例は、読み出し動作
時および書き込み動作時のいずれにおいてもデータ線
D、/DをVCC/2にプリチャージしている点で、図
46に示す構成と異なる。
は、データ線D、/DはVCC/2にプリチャージされ
ている。いま、m−2番目のフリップフロップ回路1が
図1に示すデータを保持している場合に、選択信号φm
−2が立ち上がると、データ線Dと/Dとの電位差はV
CC/2を中心にしてαに等しい。この状態で、m−2
番目のフリップフロップ回路1に逆データを書き込むに
は、データ信号Dwおよび/Dwをそれぞれ、ローレベ
ルおよびハイレベルに設定する。これにより、トランジ
スタQ9がオンしてデータ線/Dに電源電圧VCCが印
加され、トランジスタQ12がオンしてデータ線Dに電
源電圧VSSが印加される。そして、m−2番目の選択
トランジスタ回路2のトランジスタQ6はノード/N1
をソースとして、またトランジスタQ5はデータ線D側
をソースとして、どちらも強くオンする。これにより、
ノードN1の電位は減少し、ノード/N1の電位は増加
する。そして、ある時点でフリップフロップ回路1の状
態が反転する。
よびQ7を介してVCC/2に電流が流れ、電源VCC
/2からトランジスタQ8およびQ12を介してVSS
に電流が流れる。この場合、トランジスタQ9およびQ
12のディメンジョンを適当に設計することでこれらの
トランジスタのオン抵抗を制御して、データ線/Dの振
幅をVCC/2+αに、データ線の振幅をVCC/2−
αに制限することができる。同様にして、トランジスタ
Q10およびQ11のディメンジョンも適当に設計され
ている。従って、データ線Dの電位はVCC/2−αま
で急速に下降し、データ線/Dの電位はVCC/2+α
まで急速に上昇し、トランジスタQ5およびQ6を書き
込み動作のち速やかにオンさせることができる。
Dとの電位差δは、読み出し動作時の電位差αよりも大
きいことが望ましい(例えば、上述のようにδ=2
α)。前述した読み出し動作によりm−2番目のフリッ
プフロップ回路1からデータを読み出すと、図2に示す
ようにデータ線Dの電位はVCC/2+α/2になり、
データ線/Dの電位はVCC/2−α/2になる。例え
ばαを0.5Vとすると、データ線Dの電位はVCC/
2+0.25Vになり、データ線/Dの電位はVCC/
2−0.25Vになる。
が下降し、代わりにローレベル(L)にあるノードN2
とハイレベル(H)にあるノード/N2を有するm−1
番目のフリップフロップ回路1が選択信号φm−1によ
り選択されたとする。この場合、書き込み動作時のデー
タ線D、/Dの振幅が0.5V(=α)であったとする
と、上記選択時の状況は書き込み動作に相当する。読み
出し動作時の上記状況と書き込み動作とを明確に区別す
るためには、書き込み動作時のデータ線D、/D間の振
幅を読み出し動作時の振幅αよりも大きくすべきであ
る。α=0.5Vの時には、δは0.5Vよりも大きな
電圧に設定すべきである。
RAMの全体構成を示す図である。DRAMチップ10
0は、マトリクス状に配列された複数のメモリセル10
と、センスアンプ11と、コラム選択ゲート12とを有
する。メモリセル10とセンスアンプ11とは、コラム
選択ゲート12を介してデータ線D、/Dからなるデー
タバス対13に接続されている。センスアンプ11およ
びコラム選択ゲート12はそれぞれ、図1のフリップフ
ロップ回路1および選択トランジスタ回路2に相当す
る。データバス対13には、センスバッファ15とライ
トアンプ16が接続されている。このセンスバッファ1
5およびライトアンプ16はそれぞれ、図1の読み出し
回路5および書き込み回路6に相当する。センスバッフ
ァ15およびライトアンプ16に接続されている入出力
回路23は、入力データ(書き込みデータ)Dinをラ
イトアンプ16に出力し、センスバッファ15からの出
力データ(読み出しデータ)Doutを外部に出力す
る。
が出力するタイミング信号のうち所定のタイミング信号
から、読み出し動作時および書き込み動作時にローレベ
ルに切り替わる駆動信号/φを出力する。この駆動信号
/φは、PチャネルMOSトランジスタQ7およびQ8
のゲートに印加される。VCC/2電圧発生器17は、
外部から供給される電源電圧VCCからVCC/2を生
成し、データバス対13に与える。トランジスタQ7お
よびQ8、DCロード制御回路14ならびにVCC/2
電圧生成器17は、図1の負荷回路4Aに相当する。
トローブ信号/RAS、コラムアドレスストローブ信号
/CAS、およびライトイネーブル信号/WEを受け取
り、DRAMの動作に必要な種々のタイミング信号(制
御信号)を生成する。なお、選択可能な複数のビットが
あるときには、出力イネーブル信号/OEも制御回路1
8に与えられる。センスアンプ駆動信号発生回路19
は、所定の制御信号を制御回路18から受け取り、ロー
レベル側およびハイレベル側のセンスアンプ駆動信号
(VSS、VCC)を生成する。ローレベルおよびハイ
レベルのセンスアンプ駆動信号は、センスアンプ11に
共通に与えられる。
信号を受け取り、ロウアドレスを複数のロウデコーダ2
1(図3では便宜上、1つのロウデコーダのみを示す)
に出力し、コラムアドレスを複数のコラムデコーダ22
に出力する。各コラムデコーダ22はコラムアドレスを
デコードして選択信号を生成し、対応するコラム選択ゲ
ート12に与える。
からのロウアドレスをデコードして、メモリセル10に
接続される複数のワード線25(図3では1本のみを示
す)のうちの1つを選択する。なお、メモリセル10に
接続される複数のビット線対24が、図示のように設け
られている。
ある。なお、図4中、図3に示す構成要素と同一のもの
には同一の参照番号を付してある。外部からのアドレス
信号はアドレス入力回路/プリデコーダ26に入る。プ
リデコードされたロウアドレスはロウデコーダ27でデ
コードされ、メモリセルアレイ28のワード線25を選
択的に駆動する。プリデコードされたコラムアドレスは
コラムデコーダ26でデコードされ、コラム選択ゲート
/センスアンプ回路27を介してメモリセルアレイ28
のビット線対24を選択的に駆動する。
書き込みデータ入力回路23a、ライトアンプ16、デ
ータバス対13およびコラム選択ゲート/センスアンプ
回路27を介して、メモリセルアレイ28の選択された
メモリセルに書き込まれる。メモリセルアレイ28の選
択されたメモリセルから読み出されたデータは、コラム
選択ゲート/センスアンプ回路27、データバス対1
3、DCロード/センスバッファ回路29、およびデー
タ出力回路23bを介して、データDoutとして外部
に出力される。VCC/2電圧発生器17で生成された
VCC/2の電圧は、DCロード/センスバッファ回路
29に与えられる。なお、読み出し動作制限回路34お
よびDCロード/センスバッファ回路29は、図3のD
Cロード制御回路14、センスバッファ15およびトラ
ンジスタQ7、Q8に相当する。
CAS動作制御回路31、書き込み動作制御回路32、
データ入出力制御回路33および読み出し動作制御回路
34は、図3に示す制御回路18に相当する。/RAS
動作制御回路30は、書き込み動作時および読み出し動
作時に、ロウアドレスストローブ信号/RASの立ち下
がりに応答する制御信号をアドレス入力回路/プリデコ
ーダ回路26、ロウデコーダ27およびセンスアンプ駆
動信号発生回路19に出力する。/CAS動作制御回路
31は、書き込み動作時および読み出し動作時に、コラ
ムアドレスストローブ信号/CASの立ち下がりに応答
する制御信号を、書き込書き込み動作制御回路32、デ
ータ入出力動作制御回路33、読み出し動作制御回路3
4およびアドレス入力回路/プリデコーダ回路26に出
力する。書き込み動作制御回路32は、ライトイネーブ
ル信号/WEが立ち下がった後、コラムアドレスストロ
ーブ信号/CASが立ち下がると、書き込みデータ入力
回路23a、ライトアンプ16および読み出し動作制御
回路34を駆動する。
34はインバータ34aを有する。インバータ34a
は、コラム選択動作時にハイレベル(H)になる制御信
号を/CAS動作制御回路31から受け取り、その反転
出力を駆動信号/φとして、DCロード/センスバッフ
ァ回路29のPチャネルMOSトランジスタQ7、Q8
のゲートに出力する。すなわち、駆動信号/φは書き込
みおよび読み出し動作時にローレベルとなる。なお、図
5の●は入力端子(信号)を示し、○は出力端子(信
号)を示す(以下、同様)。
9の回路図である。センスアンプ駆動信号発生回路19
は、2つのインバータINV1およびINV2と、2つ
のPチャネルMOSトランジスタQ23およびQ24
と、2つのNチャネルMOSトランジスタQ25および
Q26とで構成されている。トランジスタQ24のゲー
トおよびインバータINV2には、/RAS動作制御回
路30で生成され、ロウアドレスストローブ信号/RA
Sの立ち下がりでハイレベルに切り替わる制御信号が与
えられる。トランジスタQ26のゲートおよびインバー
タINV1には、ワード線が立ち上がるとハイレベルに
切り替わる制御信号(ラッチイネーブル信号)が印加さ
れる。また、トランジスタQ24とQ25のゲートに
は、VCC/2電圧発生器14で生成されたVCC/2
の電圧が印加される。読み出しおよび書き込み動作前で
は、ロウアドレスストローブ信号/RASはハイレベル
にあるので、ローレベルの制御信号がトランジスタQ2
4およびインバータQ25に印加されている。従って、
VCC/2の電圧(信号PSAとする)がトランジスタ
Q24を介してセンスアンプ(フリップフロップ回路)
1のPチャネルMOSトランジスタQ3、Q4(図1)
に与えられ、またVCC/2の電圧(信号NSAとす
る)がトランジスタQ25を介してセンスアンプ1のN
チャネルMOSトランジスタQ1、Q2に与えられる。
なお、図1では、図を簡単化するため、センスアンプ1
には電源電圧VCC、VSSが固定的に与えられるよう
に図示してある。読み出しまたは書き込み動作時には、
トランジスタQ24とQ25はオフし、トランジスタQ
23とQ26はオンする。よって、トランジスタQ3、
Q4には電源電圧VCCが印加され、トランジスタQ
1、Q2には電源電圧VSSが印加される。
を示す図である。同じ抵抗値の抵抗R1とR2が電源V
CCとVSSの間に直列に接続されている。抵抗R1と
R2を接続するノードからVCC/2の電圧が取り出さ
れる。電圧VCC/2はトランジスタQ7とQ8のソー
ス(またはドレイン)、およびセンスアンプ駆動信号発
生回路19に与えられる。
路26の回路図である。図示するように、この回路26
はインバータINV3およびINV4と、PチャネルM
OSトランジストランジスタQ27、Q28、Q31お
よびQ32と、NチャネルMOSトランジスタQ29、
Q30、Q33およびQ34とを有する。図4の/RA
S動作制御回路30で生成された、ロウアドレスストロ
ーブ信号/RASの立ち下がりでハイレベルにスイッチ
する制御信号がインバータINV3およびトランジスタ
Q30のゲートに印加される。また、図4の/CAS動
作制御回路31で生成された、コラムアドレスストロー
ブ信号/CASの立ち下がりでハイレベルに切り替わる
制御信号が、インバータINV4およびトランジスタQ
34のゲートに印加される。外部からのアドレス信号
は、トランジスタQ28、Q29、Q32およびQ33
のゲートに印加される。書き込みまたは読み出し動作
時、ロウアドレスストローブ信号が立ち下がり、外部ア
ドレスはロウアドレスとして入力される。次に、コラム
アドレスストローブ信号が立ち下がり、外部アドレスは
コラムアドレスとして入力される。
プ16の回路図である。図示のように、ライトアンプ1
6はインバータINV5−INV8と、PチャネルMO
SトランジスタQ35、Q36、Q37、Q39と、N
チャネルMOSトランジスタQ38、Q40と、ゲート
G1、G2とを有する。ライトアンプ16は、書き込み
動作制御回路32で生成された制御信号で書き込み動作
時にハイレベルに切り替わる制御信号と、書き込みデー
タ入力回路23aで生成された制御信号で論理的にハイ
(H)のデータを書き込む時にハイレベルに切り替わる
制御信号とを、図示のように受け取る。書き込み動作で
ないときは、トランジスタQ37−Q40はいずれもオ
フである。書き込み動作時には、ゲートG1およびG2
が開き、データバス線Dおよび/Dが書き込みデータに
対応する制御データの値に従い駆動される。
路23の回路図である。入出力回路23のデータ出力回
路23bは、インバータINV9−INV11と、Pチ
ャネルMOSトランジスタQ41−Q43と、Nチャネ
ルトランジスタQ44と、ゲートG3、G4とを有す
る。データ出力回路23bは、出力動作時にハイレベル
に切り替わる制御信号と、ハイレベルデータの出力動作
時にハイレベルに切り替わる制御信号とを受け取る。出
力動作時にトランジスタQ41とQ42はオフし、ゲー
トG3とG4が開く。ハイレベルデータ出力時、トラン
ジスタQ43がオンしトランジスタQ44がオフする。
書き込みデータ入力回路23aは、インバータINV1
2、INV13と、PチャネルMOSトランジスタQ4
5、Q46と、NチャネルMOSトランジスタQ47、
Q48とを有する。データ入力回路23aは、書き込み
動作時にハイレベルとなる制御信号と、外部からの入力
データとを受け取る。書き込み動作時、トランジスタQ
45とQ48がオンし、ローレベルの入力データに対し
てはトランジスタQ46がオンする。また、ハイレベル
の入力データに対してはトランジスタQ47がオンす
る。トランジスタQ46およびQ47のドレインはイン
バータINV13を介して、ライトアンプ16に接続さ
れている。
49の回路で構成されている。
び図4に示すようなDRAMを構成した場合の動作を示
す波形図である。図11の(A)に示す読み出し動作時
には、ロウアドレスストローブ信号/RASおよびコラ
ムアドレスストローブ信号/CASが立ち下がった後、
負荷回路4(図46)への駆動信号/φがローレベルに
切り替わる。これにより、電源電圧VCCがデータ線D
および/Dに印加される。図11の(B)に示す書き込
み動作時には、ロウアドレスストローブ信号/RAS、
ライトイネーブル信号/WEおよびコラムアドレススト
ローブ信号/CASの順にが立ち下がる。従来では、書
き込み動作時には、負荷回路4はデータ線D、/Dから
切り離されるので、駆動信号/φはハイレベルに固定さ
れている。
RAMの動作を示す波形図である。図12の(A)に示
すように、読み出しおよび書き込み動作時において、コ
ラムアドレスストローブ信号/CASの立ち下がりの
後、駆動信号/φをローレベルに切り替えて、VCC/
2の電圧がデータ線Dおよび/Dに与えらる。図12の
(B)に示すように、駆動信号/φはローレベルに固定
しておいても良い。
SRAMの全体構成を示す図である。SRAMチップ2
00は、マトリクス状に配列された複数のメモリセル3
5と、ワードトランスファゲート(DRAMのコラム選
択ゲートに相当する)12を構成するNチャネルMOS
トランジスタQ5およびQ6とを有する。メモリセル3
5は、トランジスタQ5およびQ6を介してデータ線
D、/Dからなるビット線対13に接続されている。メ
モリセル35およびワードトランスファゲート12はそ
れぞれ、図1のフリップフロップ回路1および選択トラ
ンジスタ回路2に相当する。なお、一般に、データ線
D、/DはDRAMではデータバスと呼ばれ、SRAM
ではビット線と呼ばれる。
ライトアンプ16が接続されている。このセンスアンプ
15およびライトアンプ16はそれぞれ、図1の読み出
し回路5および書き込み回路6に相当する。なお、一般
に、DRAMでセンスバッファと呼ばれるものは、SR
AMではセンスアンプと呼ばれる。センスアンプ15お
よびライトアンプ16に接続されている入出力回路23
は、入力データ(書き込みデータ)Dinをライトアン
プ16に出力し、センスアンプ15からの出力データ
(読み出しデータ)Doutを外部に出力する。コラム
デコーダ22の出力信号は、図示するNチャネルMOS
トランジスタQ49およびQ50のゲートに印加され
る。
Aが出力するタイミング信号(制御信号)のうち所定の
タイミング信号から、読み出し動作時および書き込み動
作時にローレベルに切り替わる駆動信号/φを出力す
る。この駆動信号/φは、PチャネルMOSトランジス
タQ7およぶQ8のゲートに印加される。前述のVCC
/2電圧発生器17は、外部から供給される電源電圧V
CCからVCC/2を生成し、データバス対13に与え
る。トランジスタQ7およびQ8、DCロード制御回路
14ならびにVCC/2電圧生成器17は、図1の負荷
回路4Aに相当する。
号/CSおよびライトイネーブル信号/WEを受け取
り、SRAMの動作に必要な所定のタイミング(制御)
信号を生成する。なお、選択可能な複数のビットが複数
あるときには、出力イネーブル信号/OEも制御回路1
8Aに与えられる。
より詳細に示す図である。なお、図14中、前述した図
に示される構成要素と同一のものには、同一の参照番号
を付してある。マトリクス状に配列された複数のメモリ
セル35を有するメモリセルアレイ28は、トランジス
トランジスタQ5およびQ6を含むコラム選択ゲート
(特に、SRAMではワードトランスファゲートと呼
ぶ)12を介して、複数のビット線対24に接続されて
いる。また、複数のワード線25は、対応するワードト
ランスファゲート12のトランジスタQ5およびQ6の
ゲートに接続されている。ビット線対24にはそれぞ
れ、PチャネルMOSトランジスタQ7およびQ8を有
するDCロード回路36が設けられている。図13の制
御回路18Aは、チップ選択信号を受け取り所定の制御
信号を出力するチップ動作制御回路31aを有する。
たは読み出し動作時ハイレベルとなる制御信号をセンス
アンプ15に出力する。また、DCロード回路36は、
VCC/2電圧発生器17からVCC/2の電圧を受け
取る。センスアンプ15は、図49に示すように構成さ
れる。
/プリデコーダ回路26Aの回路図である。アドレス入
力回路/プリデコーダ回路26Aは、図8に示すアドレ
ス入力回路/プリデコーダ回路26と同様にインバータ
INV3およびINV4と、MOSトランジスタQ27
−Q34とを有する。ただし、図15に示すMOSトラ
ンジスタQ27−Q34のゲートに与えられる信号が、
図8に示すMOSトランジスタQ27−Q34のゲート
に与えられる信号とは異なる。すなわち、図15の場
合、チップ動作制御回路31aで生成される制御信号で
あって、チップ選択信号/CSの立ち下がりに応答して
ハイレベルに切り替わる制御信号が、トランジスタQ3
0およびQ34のゲート、ならびにインバータINV3
およびINV4を介してトランジスタQ27およびQ3
1のゲートにそれぞれ与えられる。また、外部からのア
ドレス信号は、トランジスタQ28、Q29、Q32お
よびQ33のゲートに与えられる。SRAMの場合、ロ
ウアドレスおよびコラムアドレスは同一のタイミングで
取り込まれる。ロウアドレスはトランジスタQ28およ
びQ29のドレインを介して出力され、コラムアドレス
はトランジスタQ32およびQ33のドレインを介して
出力される。
述のDRAMのものと実質的に同一なので詳細な説明は
省略する。また、図13および図14に示すSRAMの
動作は、データの読み出しおよび書き込み動作時にビッ
ト線対24にVCC/2の電圧を印加する点を除けば一
般的なSRAMの動作とほぼ同一であるので、詳細な説
明は省略する。
例によれば、従来から行われているようなデータ線対の
振幅を制限しないで(図50参照)書き込み動作を行う
よりも、書き込み後のデータ線対のリセット等にかかる
時間を大幅に短縮できると共に、データ線のリセット電
位がVCC/2となることでデータ線対のリセット時の
消費電流を低減することができ、半導体記憶装置の高速
化および低電力消費化に寄与するところが大きい。
する。第1の実施例では、後述するように、読み出し動
作時に図1に示すフリップフロップ回路1の状態が反転
するする可能性がある。この可能性を除去するために、
第2の実施例では、図16に示すように構成される。
る。図16中、図1と同一の構成要素には同一の参照番
号を付してある。図1と図16を対比することで判るよ
うに、図16に示す各フリップフロップ回路1には4つ
の抵抗R3、R4、R5およびR6が設けられている。
より詳細には、抵抗R3はトランジスタQ3のゲート
と、データ線/Dに接続されるトランジスタQ6との間
に設けられ、抵抗R4はトランジスタQ4のゲートと、
データ線Dに接続されるトランジスタQ5との間に設け
られている。また、抵抗R5はトランジスタQ1のゲー
トとトランジスタQ6との間に設けられ、抵抗R6はト
ランジスタQ2のゲートとトランジスタQ5との間に設
けられている。
出し動作時の等価回路である。図中、抵抗R7およびR
8はそれぞれトランジスタQ5およびQ6の内部抵抗を
意味している。また、抵抗R9およびR10はそれぞれ
トランジスタQ3およびQ4の内部抵抗を意味してい
る。さらに、抵抗R11およびR12はそれぞれトラン
ジスタQ1およびQ2の内部抵抗を示している。また、
データ線Dおよび/Dはそれぞれ、第1の実施例と同様
に、読み出し動作時および書き込み動作時においてVC
C/2の電圧が印加されている。
フリップフロップ回路1はデータ線D側にハイレベルの
データを保持し、m−1番目のフリップフロップ回路1
はデータ線/D側にハイレベルのデータを保持している
ものとする。
フロップ回路1の状態が反転してしまう場合の動作波形
図である。時刻t<0でm−2番目のフリップフロップ
回路1が対応する選択信号φm−2で選択されたものと
する。この選択時、データ線D、/DはVCC/2にプ
リチャージされている。選択信号φm−2に応答して、
データ線Dにはハイレベルのデータ、データ線/Dには
ローレベルのデータが現われ始める。時刻t=0で、何
等かの原因(例えばノイズ)により選択信号φm−2が
下降し、代わりに選択信号φm−1が立ち上り、m−1
番目のフリップフロップ回路1が選択される。データ線
Dの寄生容量Cに蓄えられていた電荷が、m−1番目の
回路の選択トランジスタR7(Q5)を介して、m−1
番目の回路のノードN2に付く寄生容量C1と入力ノー
ドN4およびN6にそれぞれ付く寄生容量C2へ向けて
流れ始める(放電)。この放電とともに、データ線/D
に付く寄生容量/Cはm−1番目の回路の選択トランジ
スタR8(Q6)を介して、m−1番目のノード/N2
に付く寄生容量/C1と、入力ノード/N4および/N
6にそれぞれ付く寄生容量/C2から充電される。
C1およびC2を抵抗R11を介してグランド(VS
S)へ放電する作用と、電源VCCから抵抗R10を介
して寄生容量/C1および/C2を充電する作用とが同
時に働く。従って、これらの相互作用によってm−1番
目のフリップフロップ回路1が反転するかどうかが決ま
る。
量Cおよび/Cは比較的大きいので、その電荷の大半が
消失するまではそれぞれ電源として作用する。この場
合、抵抗R3、R4、R5およびR6が実質的にゼロま
たは非常に小さい場合には、ノードN2はノードN4お
よびN6の電位とほぼ同電位となり、同様にノード/N
2はノード/N4および/N6の電位とほぼ同電位とな
る。従って、抵抗R7とR11との抵抗比、および抵抗
R8とR10との抵抗比によってはフリップフロップ回
路1が反転してしまう。図18では、時刻t=0からノ
ードN2の電位は上昇してVCC近くまでに達し、ノー
ド/N2の電位は下降してVSS近くまでに達してい
る。ノードN4およびN6の電位はノードN2の電位と
ほぼ等しく、ノード/N4および/N6の電位はほぼノ
ード/N2の電位とほぼ等しい。よって、m−1番目の
フリップフロップ回路1の状態は反転し、データ線Dお
よび/Dの論理状態は、逆データがm−1番目のフリッ
プフロップ回路1から読み出されたにもかかわらず変化
しない。
R6が比較的大きい場合には、寄生容量C2および/C
2が抵抗R7とR11との抵抗比および抵抗R8とR1
0との抵抗比で決まる電位に対して行う充放電が制限さ
れるので、ノードN4、/N4、N5および/N5の電
位変動を抑制することができ、フリップフロップ回路1
の状態の反転が起こりにくくなる。
各フリップフロップ回路1に設けることで、これらを有
する電流路の電荷の流れを制限することで、ノードN
2、/N2の電位の大きな変動による影響を緩和してい
る。
の動作を示す図である。選択信号φm−2でm−2番目
のフリップフロップ回路1のデータを読み出した後、選
択信号φm−2が立ち下がり、選択信号φm−1が立ち
上がってm−1番目のフリップフロップ回路1が選択さ
れた場合、ノードN2の電位は時刻t=0で上昇し始め
るが、ノードN4およびN6の電位は抵抗R6およびR
4の作用によりノードN2ほど変化しない。そして、寄
生容量C1およびC2の電荷が抵抗R11を介して流れ
るので、ノードN2の電位は下降に転じる。ノード/N
2の電位も一端下降するが、抵抗R5およびR3の作用
により寄生容量/C1および/C2は充電されるため、
ノード/N2の電位は上昇に転じる。従って、フリップ
フロップ回路1の状態は反転しない。
たDRAMの読み出し動作を示す図である。図19の
(A)の動作は(B)の破線で囲んだ部分に相当する。
OSトランジスタQ1およびQ2を含む)を実現する集
積回路レイアウトパターンである。図示するように、抵
抗R5およびR6は拡散抵抗で実現できる。これらの抵
抗の抵抗値は主に、拡散抵抗層の幅と長さ決定できる。
なお、ラインBLZ0およびラインBLX0はそれぞれ
選択トランジスタQ5、Q6を介してデータ線Dおよび
/Dに接続されている。なお、抵抗R5およびR6はポ
リシリコン等の配線抵抗を用いてもよい。
同様に、DRAMおよびSRAMに適応できる。なお、
第2の実施例によるDRAMおよびSRAMの全体構成
図はそれぞれ、図3および図4に示すDRAMならびに
図13および図14に示すSRAMと同一なので、図示
を省略する。
第1の実施例で読み出し動作時にフリップフロップ回路
1の状態が反転する可能性を除去することを意図し、上
記抵抗R3−R6を用いる代わりに、読み出し動作時と
書き込み動作時とで選択トランジスタQ5およびQ6の
ゲート電圧を変化させることを特徴とする。
である。なお、前述の構成要素と同一のものには同一の
参照番号を付してある。ただし、各メモリセル1のトラ
ンジスタQ1−Q4のゲートには、図13に示す抵抗R
3−R6が接続されていない。
内部電圧発生器38とを図1の構成に付加した構成であ
る。内部電圧発生器38は、電源電圧VCCとVSSと
から内部電圧VL(VSS<VL<VCC)を発生す
る。電圧切り換え器37は、ライトイネーブル信号/W
Eのレベルに従って、電源電圧VCCと内部電圧VLと
のいずれか一方をデコーダ回路39(DRAMのコラム
デコーダ、SRAMのロウデコーダの相当)に与える。
より詳細には、電圧切り換え器37はPチャネルMOS
トランジスタQ51とNチャネルMOSトランジストラ
ンジスタQ52とを有し、これらのゲートに共通にライ
トイネーブル信号/WEが与えられる。書き込み動作
時、すなわちライトイネーブル信号がローレベルにある
とき、電源電圧VCCがデコーダ回路39に与えられ、
読み出し動作時、すなわちライトイネーブル信号/WE
がハイレベルにあるとき、内部電圧VLがデコーダ回路
39に与えられる。
の回路の等価回路図である。いま、図17を参照して説
明したように、データ線D側にハイレベルのデータを保
持するm−2番目のフリップフロップ回路1を読み出し
たのち、選択信号φm−2が立ち下がり、選択信号φm
−1が立ち上がるものとする。m−1番目のフリップフ
ロップ回路1は、データ線D側にローレベルのデータを
保持している。この場合、データ線Dの寄生容量Cに蓄
えられていた電荷がm−1番目の回路の選択トランジス
タQ5(R7)を介して寄生容量C1を充電し、またm
−1番目の回路の寄生容量/Cに蓄えられていた電荷が
選択トランジスタQ6(R8)を介してデータ線/Dの
寄生容量/Cを充電する。また同時に、m−1番目の回
路内では、抵抗R11を介して寄生容量C1を放電する
作用と、抵抗R10を介して寄生容量/C1を充電する
作用とが働き、これらの相互作用によってm−1番目の
フリップフロップ回路1の状態が反転するかどうかが決
まる。
比較的大きいので、その電荷の大半が消失するまでは寄
生容量Cおよび/Cはそれぞれ電源と同様に作用する。
この場合、抵抗R7およびR8が比較的小さいと、これ
らの抵抗R7およびR8を介しての寄生容量CからC1
への充電および/C1からCへの放電の作用が、抵抗R
10およびR11を介しての電源VCCから/C1への
充電およびC1からグランドへの放電の作用を上回る。
この結果、寄生容量C1および/C1の持つ電荷(情
報)は寄生容量Cおよび/Cの持つ電荷(情報)と同じ
になってしまう。これは、蓄積情報の変化に相当し、次
回正式にm−1のフリップフロップ回路1が読み出され
る時にエラーとなる。
作が可能でかつ選択トランジスタQ5およびQ6の内部
抵抗R7およびR8が十分に高くなるにする内部電圧V
Lを電圧切り換え器37で選択する。この結果、抵抗R
7およびR8を介しての充放電の作用は抑制される。
フリップフロップ回路1が持つ情報(C1および/C1
に蓄えられている電荷)はデータ線D、/Dの情報(C
および/Cに蓄えられている電荷)に影響され易いほう
が良い。従って、寄生容量CからC1への充電および/
C1から/Cへの放電を作用を高める必要がある。そこ
で、書き込み動作時に電圧切り換え器37で電源電圧V
CCを選択して、選択トランジスタQ5およびQ6のゲ
ート電圧をVCCまで引き上げるようにしている。
である。読み出し動作時に、選択トランジスタQ5およ
びQ6に与えられる選択信号は、電源電圧VCCよりも
低い内部電圧VLに等しい。従って、選択トランジスタ
Q5およびQ6の内部抵抗R7およびR8は増大してこ
れらを介する充放電が抑制される。従って、m−1番目
のフリップフロップ回路1の状態は反転しない。
ある。図示するように、内部電圧発生器38は、Pチャ
ネルMOSトランジスタQ53、Q54およびQ55
と、NチャネルMOSトランジスタQ56、Q57およ
びQ58と、2つの抵抗R13およびR14とを有す
る。抵抗R13とR14で分圧された電圧がトランジス
タQ56のゲートに印加される。定電圧の内部電圧VL
は、トランジスタQ57のゲートから出力される。
と、トランジスタQ54およびQ57を流れる電流は減
少し、トランジスタQ54のドレイン電位は上昇する。
トランジスタQ54のドレインはトランジスタQ53お
よびQ54のゲートに接続されているので(カレントミ
ラー回路が構成されている)、トランジスタQ54のド
レイン電位の上昇によりトランジスタQ53を流れる電
流も減少する。この結果、トランジスタQ56のドレイ
ン電位は減少する。このトランジスタQ56のドレイン
電位の減少は、すなわちトランジスタQ55のゲート電
位の減少となり、トランジスタQ55のドレイン電位は
上昇する。すなわち、上記内部電圧VLの低下は補償さ
れる。
ーダ回路39の回路図である。デコーダ回路39は、D
RAMのコラムデコーダ22(図3)およびSRAMの
ロウデコーダ21(図13)に相当する。図25では、
図を簡単化するために、アドレス(プリデコードされた
アドレス)が4ビット/A0、A0、/A1およびA1
の場合の構成を示す。これらのアドレスビットが印加さ
れるアドレスビット線には、ノア(NOR)ゲートG5
−G8が図示するように接続されている。これらのノア
ゲートG5−G8の電源は、図24に示す内部電圧発生
器38で生成された内部電圧VLまたは電源電圧VCC
が、電圧切り換え器37を介して選択的に与えられる。
RAM100Aの全体構成を示す図である。図26中、
前述した構成要素と同一の構成要素には同一の参照番号
を付してある。図26中のバス線振幅制限回路40は、
図31に示すVCC/2電圧発生器17、DCロード制
御回路14およびトランジスタQ7、Q8を含む。読み
出し動作時、電圧切り換え器37は制御回路18を介し
て与えられるライトイネーブル信号/WEの信号レベル
に応じて、内部電圧VLをコラムデコーダ22に出力す
る。また、書き込み動作時には、電圧切り換え器37は
電源電圧VCCをコラムデコーダ22に出力する。
RAM200Aの全体構成を示す図である。図27中、
前述した構成要素と同一の構成要素には同一の参照番号
を付してある。読み出し動作時、電圧切り換え器37は
制御回路18を介して与えられるライトイネーブル信号
/WEの信号レベルに応じて、内部電圧VLをロウデコ
ーダ21に出力する。また、書き込み動作時には、電圧
切り換え器37は電源電圧VCCをロウデコーダ21に
出力する。
前述の第3の実施例では、読み出し動作時に選択トラン
ジスタQ5およびQ6に与えるゲート電圧を、書き込み
動作時に与える電源電圧VCCよりも低い内部電圧VL
として、フリップフロップ回路1の状態が反転するのを
防止している。これに対し、第4の実施例では読み出し
動作時および書き込み動作時とで、フリップフロップ回
路1とデータ線対D、/Dとの間の抵抗値を変化させる
ことで、フリップフロップ回路1の状態の反転を防止し
ている。
記憶装置の構成を示す回路図である。図中、前述した構
成要素と同一の構成要素には同一の参照番号を付してあ
る。読み出し/書き込み判定回路41は、ライトイネー
ブル信号/WEの信号レベルを参照して、読み出し動作
または書き込み動作のいずれが行われるのかを判定す
る。判定結果は、デコーダ回路42に出力される。デコ
ーダ回路42は、DRAMのコラムデコーダおよびSR
AMのロウデコーダに相当し、読み出し動作時には選択
信号φR1−φRmを出力し、書き込み動作時には選択
信号φR1−φRmに加え、選択信号φW1−φWmを
出力する。
いられている選択トランジスタQ5およびQ6に代え
て、1−mの回路の各々には、4つのNチャネルMOS
トランジスタQR1、QR2、QW1およびQW2が用
いられている。トランジスタQR1とQW1とは並列に
接続され、これらの共通のノードはデータ線Dに接続さ
れている。また、トランジスタQR1とQW1との他方
の端子は、フリップフロップ回路1の一方の端子に接続
されている。トランジスタQR2とQW2とは並列に接
続され、これらの共通のノードはデータ線/Dに接続さ
れている。また、トランジスタQR2とQW2の他方の
端子は、フリップフロップ回路1の他方の端子に接続さ
れている。前記選択信号φR1−φRmはトランジスタ
QR1およびQR2のゲートに与えられ、選択信号φW
1−φWmはトランジスタQW1およびQW2のゲート
に与えられている。
の等価回路図である。図中、RR1およびRR2はそれ
ぞれトランジスタQR1およびQR2の内部抵抗であ
り、RW1およびRW2はそれぞれトランジスタQW1
およびQW2の内部抵抗である。読み出し動作時には、
選択信号φW1−φWmはローレベルなので、内部抵抗
RW1およびRW2はそれぞれ無限大である。
出し動作を示す波形図である。より詳細には、図30は
図29に示すノードN1にハイレベルのデータを有する
m−2番目のフリップフロップ回路1のデータが読み出
されているときに、選択信号φRm−2が立ち下がりφ
Rm−1が立ち上がる場合の読み出し動作を示してい
る。
充放電によるフリップフロップ回路1の状態の反転の可
能性については、図22を参照して説明した通りであ
る。すなわち、いま、内部抵抗RR1およびRR2が比
較的小さいと、寄生容量Cから内部抵抗RR1を介する
寄生容量C1への充電作用および寄生容量/Cから内部
抵抗RR2を介する寄生容量/Cへの放電作用が、内部
抵抗R11を介する寄生容量C1のグランドへの放電作
用および内部抵抗R10を介する寄生容量/C1への電
源VCCからの充電作用を上回る。このため、寄生容量
C1および/C1の持つ電荷(情報)は寄生容量Cおよ
び/Cの持つ電荷(情報)と同じになってしまう。従っ
て、次回正式にm−1番目のフリップフロップ回路1が
選択されたときには読み出しエラーとなる。従って、読
み動作においては、内部抵抗RR1およびRR2が十分
に高いことが必要である。
番目の持つ情報(寄生容量C1、/C1の電荷)はデー
タ線対D、/Dの持つ情報(寄生容量C、/Cの電荷)
に影響され易く、このためには寄生容量CからC1への
充電作用および/C1から/Cへの充電作用を高める必
要がある。
作時に駆動されるトランジスタQR1およびQR2に加
え、トランジスタQW1およびQW2も駆動すること
で、フリップフロップ回路1とデータ線対D、/Dとの
間の内部抵抗を十分に低くする。すべてのトランジスタ
QR1、QR2、QW1およびQW2がオンすること
で、並列に接続されたトランジスタQR1およびQW1
のゲート幅と、トランジスタQR2およびQW2のゲー
ト幅とは増大する。このときの内部抵抗は、RR1×R
W1/(RR1+RW1)、およびRR2×RW2/
(RR2+RW2)となる。よって、図30に示すよう
に、m−1番目のフリップフロップ回路1の状態の反転
は防止される。
00Bの構成を示す図である。図中、前述した構成要素
と同一の構成要素には同一の参照番号を付してある。各
コラムデコーダ22Aは、読み出し/書き込み判定回路
41の判定結果に応じて、選択トランジスタQR1、Q
R2、QW1およびQW2を選択駆動する。
の構成を示す図である。図示するように、読み出し/書
き込み判定回路41はノア(NOR)ゲートG9を有す
る。ノアゲートG9はライトイネーブル信号/WEとコ
ラムアドレスストローブ信号/CASとのノア論理を演
算し、演算結果を判定信号としてデコーダ回路22Aに
出力する。なお、図28に示す読み出し/書き込み判定
回路41は、ライトイネーブル信号/WEのみで判定動
作をするようになっているが、実際にはコラムアドレス
ストローブ信号/CASも用いたほうが読み出し動作の
安定性の観点から好ましい。
路図である。図示するデコーダ回路22Aはデコード部
43と、PチャネルMOSトランジスタQ59およびQ
61と、NチャネルMOSトランジスタQ60およびQ
62とを有する駆動部43Aとを有する。デコード部4
3は、図25に示す回路と同様の構成を有する。ただ
し、ノアゲートG5−G8に与えられる電源電圧はVC
C固定である。トランジスタQ59−Q62のゲートに
は、デコードされた信号の反転信号がインバータINV
16が与えられる。トランジスタQ61のソースには電
源電圧VCCが印加され、トランジスタQ59には読み
出し/書き込み判定回路41からの判定信号が印加され
る。選択信号φRはトランジスタQ61およびQ62の
ドレインから出力され、選択信号φWはトランジスタQ
59およびQ60のドレインから出力される。書き込み
動作時、判定信号はハイレベルにスイッチし、トランジ
スタQ59のソースを電源電圧VCCに設定する。図示
のデコーダ回路22Aが選択された場合、デコード部4
3からハイレベルのデコード信号が出力され、読み出し
動作時には選択信号φRのみがハイレベルに切り換わ
り、書き込み動作時には選択信号φRおよびφWの両方
がハイレベルに切り換わる。
部43Aがチップ上で近くに存在し、かつ駆動部43A
が出力する選択信号φWおよびφRが複数組の選択トラ
ンジスタに与えられる構成を示す。複数組の選択トラン
ジスタ(DRAM装置ではコラム選択ゲート)は、図3
1の横方向に配列されているものである。より詳細に
は、選択信号φWおよびφRを伝達する信号線は、図3
1のコラム選択ゲート12、センスアンプ11およびセ
ル10の上を通り、図示するセル10の左側に位置する
コラム選択ゲート(図示を省略する)に接続されてい
る。勿論、各コラム選択ゲートにはセンスアンプおよび
セルが接続されている。
が複数の駆動部43Aに与えられ、各駆動部43Aには
1組の選択トランジスタが接続されている構成を示す。
この構成では、デコード部43と各駆動部43Aとの距
離は長い。図31の構成では、デコード部43の出力を
伝達する信号線は、コラム選択ゲート12、センスアン
プ11およびセル10の上を横方向に配線されている。
図33の(C)に示す駆動部43Aにはそれぞれ、選択
信号1、2が与えられている。
作を示す波形図である。図34の(A)は読み出し動作
時の動作波形図で、図34の(B)は書き込み動作時の
動作波形図である。読み出し動作時には、選択信号φR
のみ立ち上り、選択信号φWはローレベルに固定されて
いる。書き込み動作時には、選択信号φRおよびφWの
いずれもが立ち上がる。
RAM200Bの構成を示すブロック図である。図中、
前述した構成要素と同一の構成要素には同一の参照番号
を付してある。各回路1ないしmの選択トランジスタQ
R1、QR2、QW1およびQW2はロウデコーダ21
Aで制御される。各ロウデコーダ21Aは、図33の
(A)または(B)に示す構成を具備している。
する。
MのセンスバッファおよびSRAMのセンスアンプは一
般に、MOSトランジスタQ13−Q22からなるカレ
ントミラー形の読み出し回路で構成される。このような
カレントミラー形読み出し回路は、入力D、/DがVC
C/2程度で最も良い交流入力特性(高速性)を有する
ことが知られている。しかしながら、前述の従来構成で
は、データ線D、/Dを電源電圧VCCにプリチャージ
してフリップフロップ回路1の動作の安定性を図るよう
に設計されているため、読み出し回路5を最良の交流入
出力特性で動作させることができない。すなわち、読み
出し回路5の読み出し動作を高速で行わせることができ
ない。
変換回路を、DRAMの場合はセンスバッファ、SRA
Mの場合はセンスアンプとデータ線対との間に設け、デ
ータ線対の電位をセンスバッファまたはセンスアンプの
最良の交流入出力特性で動作させる(高速化)ようにす
ることが考えられている。図36に示す従来の電位変換
回路はトランジスタQ71−Q73およびQ81−Q8
3を有する。相補入力信号VIXおよびVIZはそれぞ
れトランジスタQ72およぼQ82のゲートに与えら
れ、相補出力信号VOXおよびVOZはそれぞれトラン
ジスタQ73およびQ83のドレインから出力される。
回路に選択信号φおよび/φで制御されるトランジスタ
Q84およびQ74も設けた構成を示す。これらのトラ
ンジスタQ74およびQ84は、電流路として作用す
る。図37の(B)は、(A)において選択信号φの立
ち上りで出力VIX側に電流経路が発生して、入力VI
ZとVIZとの間に電位差が発生した時の等価回路であ
る。この図を参照して、従来の電位変換回路では入力信
号に対して出力信号が減衰することを以下に示す。
3) VOZ=VCC×R3/(R1+R2+R3) が成り立つので、電位変換分ΔVZは、 ΔVZ=VIZ−VOZ =R2/(R1+R2+R3) (1) である。
る。その減衰分は、 ΔVIO=R2(R2+R3)A (3) である。この減衰分を押えるためにR2→0とすると、
(1)、(2)式においてΔVZ=ΔVX→0となり、
電位変換ができなくなる。以上のように、図36および
37に示す電位変換回路では、相補入力信号に対する相
補出力信号の減衰無しには電位変換ができないという問
題点がある。
第5の実施例の回路図である。図示するように、第5の
実施例による電位変換回路は前述のPチャネルMOSト
ランジスタQ71およびQ81と、NチャネルMOSト
ランジスタQ72、Q73、Q82およびQ83と有す
る。これらのトランジスタの接続は、図36に示すトラ
ンジスタの接続とは異なる。トランジスタQ72のゲー
トおよびドレインは相互に接続されていると共に、トラ
ンジスタQ83のゲートに接続されている。また、トラ
ンジスタQ82のゲートとドレインは相互に接続されて
いると共に、トランジスタQ73のゲートに接続されて
いる。トランジスタQ71とQ81のゲートは接地され
ている。換言すれば、トランジスタQ73(Q83)の
ソースを接地し、ドレインを一方の入力信号に対する出
力、ゲートを他方の入力信号の入力とする。
に電流経路Q74およびQ84を設けた構成を示す図で
ある。また、図39の(B)は選択信号φの立ち上りに
よってVIX側に電流経路が発生し、VIZとVIXと
の間に電位差が発生した時の等価回路である。なお、負
荷トランジスタとして機能するQ71、Q81および電
位変換分を決めるトランジスタQ72およびQ82は、
単純な抵抗素子を用いて置き換えても同様の効果を示
す。すなわち、図39の(B)に示すように、抵抗R1
とR2からなる直列回路はトランジスタQ73に直列に
接続されている。
回路が従来のものと異なる点は、従来の抵抗R3が可変
抵抗に置き変わり、その可変抵抗の値がVIZ側とVI
X側とで異なる値R3ZおよびR3Xをとることであ
る。
3Z) VOZ=VCC×R3Z/(R1+R2+R3Z) が成り立つので、電位変換分ΔVZは、 ΔVZ=VIZ−VOZ =R2/(R1+R2+R3Z) (4) である。
では前述の(3)式と等価になることが分かる。(6)
式は入力振幅と出力振幅の差なので、 ΔVIO>0:減衰 ΔVIO=0:減衰=増幅=0 ΔVIO<0:増幅 が成り立ち、その判定式は R2{(R2+R3X)−R4/R1×(R3Z−R3
X)}×B<0 である。この判定式より、 R3Z<(1+R1/R4)R3X+R1R2/R4:
減衰 R3Z=(1+R1/R4)R3X+R1R2/R4:
減衰=増幅=0 R3Z>(1+R1/R4)R3X+R1R2/R4:
増幅 なる条件が得られる。
路を半導体記憶装置の差動増幅器の入力電位変換用に用
いると、DRAMにおいては、R1はデータバスの負荷
トランジスタQ7およびQ8(図1)の内部抵抗、R4
はコラム選択トランジスタQ5およびQ6(図1)であ
る。またSRAMにおいては、R1はビット線の負荷ト
ランジスタQ7およびQ8(図1)の内部抵抗、R4は
ワードトランスファトランジスタQ5およびQ6であ
る。いずれの場合もR1≪R4が成り立つので、減衰、
増幅はほとんどR3ZとR3Xの大きさの差で決定され
る。
路を有するDRAMの構成を示す図である。図中、前述
した構成要素と同一の構成要素には同一の参照番号を付
してある。第5の実施例による電位変換回路44は、セ
ンスバッファ15とデータバス対13との間に接続され
ている。このDRAMは電位変換回路44を用いている
ので、データバス対13は従来のようにVCCにプリチ
ャージされる(図50参照)。このプリチャージは、図
40に示すバス線振幅制限回路45で行われる。内部電
圧発生器46は、電源電圧VCCから動作に必要な内部
電圧を生成する。
路44を有するSRAMの構成を示す図である。図中、
前述した構成要素と同一の構成要素には同一の参照番号
を付してある。第5の実施例による電位変換回路44
は、センスアンプ15とビット線対13との間に接続さ
れている。このSRAMは電位変換回路44を用いてい
るので、ビット線対13はバス線振幅制限回路45でV
CCにプリチャージされる。
回路図である。図中、前述した構成要素と同一の構成要
素には同一の参照番号を付してある。センスアンプ11
を駆動するための信号PSAおよびNSAは図6の回路
で生成される。図42の回路図は、図41に示すSRA
Mにも当てはまる。だたし、信号PSAおよびNSAは
それぞれVCCおよびVSSに固定されている。
る。図示する選択信号φm(m番目のフリップフロップ
回路1が選択された場合)は、DRAMの場合は対応す
るコラムデコーダ22で生成され、SRAMの場合は対
応するロウデコーダ21で生成される信号である。詳細
な回路は、例えば図25に示す通りである。
位をシフトダウンして低い出力電位を出力するものであ
る。逆に、低い入力電位をシフトアップして高い出力電
位を出力する電位変換回路を構成することもできる。
て高い出力電位を出力する電位変換回路を示す図であ
る。図44において、PチャネルMOSトランジスタQ
75とQ85は、図38のNチャネルMOSトランジス
タQ72とQ82に置き換えて用いられる。また、図3
8のNチャネルMOSトランジスタQ74およびQ84
はそれぞれ、PチャネルMOSトランジスタQ76およ
びQ86に置き換えられている。入力信号信号VIZは
トランジスタQ75のゲートとドレイン、トランジスタ
Q73のドレイン、ならびにトランジスタQ81のゲー
トに与えられる。入力信号VIXはトランジスタQ85
のゲートとドレイン、トランジスタQ83のドレイン、
ならびにトランジスタQ71のゲートに与えられる。
回路をDRAMまたはSRAMに適応することで、変換
にともなう出力振幅の減衰をなくするばかりでなく、出
力振幅を増幅させることが可能である。さらに、差動増
幅器の入力用として用いた場合には、その動作速度を向
上させ、半導体記憶装置の読み出し動作速度の向上に寄
与するところが大きい。
DRAM装置のメモリセル10は、図51の(A)に示
すように、1つのセルキャパシタおよび1つのセルトラ
ンジスタとを有する。またSRAM装置のメモリセル3
5は前述のフリップフロップ回路1または、図51の
(B)に示すように2つのMOSトランジスタと抵抗と
を有する構成のものを用いてもよい。
タの読み出し動作または書き込み動作を高速にかつ低電
力消費で行える半導体記憶装置を提供することができ
る。
る。
る。
用した場合の構成を示す図である。
を示す図である。
構成例を示す図である。
動信号発生回路一構成例を示す回路図である。
発生器の一構成例を示す回路図である。
コーダ回路の一構成例を示す回路図である。
一構成例を示す回路図である。
の一構成例を示す回路図である。
書き込み動作を示す波形図である。
AMの読み出し動作および書き込み動作を示す波形図で
ある。
に応用した場合の構成を示す図である。
に示す図である。
プリデコーダ回路の一構成例を示す回路図である。
図である。
等価回路である。
プフロップ回路の状態が反転する場合の動作を示す波形
図である。
動作を示す波形図である。
トパターンを示す図である。
図である。
等価回路である。
読み出し動作時の波形図である。
圧発生器の一構成例を示す回路図である。
ダ回路の一構成例を示す回路図である。
例をDRAMに応用した場合の構成を示す図である。
例をSRAMに応用した場合の構成を示す図である。
図である。
等価回路である。
読み出し動作時の波形図である。
例をDRAMに応用した場合の構成を示す図である。
判定回路の一構成例を示す図である。
Aの一構成例を示す図である。
動作および書き込み動作を示す波形図である。
例をSRAMに応用した場合の構成を示す図である。
である。
た場合において選択信号φが立ち下がった時の等価回路
を示す図である。
変換回路を示す回路図である。
た場合において選択信号φが立ち下がった時の等価回路
を示す図である。
例をDRAMに応用した場合の構成を示す図である。
例をSRAMに応用した場合の構成を示す図である。
な回路図である。
す波形図である。
変換回路の別の構成を示す回路図である。
た場合において選択信号φが立ち下がった時の等価回路
を示す図である。
す回路図である。
動作を示す波形図である。
み動作時にデータ線対が電源VCCに接続されている場
合の動作を示す波形図である。
路の回路図である。
み動作時にデータ線対が電源VCCから切り離される場
合の動作を示す波形図である。
る。
Claims (18)
- 【請求項1】 ビット線対と、 該ビット線対に接続され、 データを保持するフリップフ
ロップ回路と、データI/O線対と、 前記ビット線対と 前記データI/O線対との間に設けら
れた選択トランジスタと、 前記選択トランジスタを介して前記データI/O線対に
読み出された前記フリップフロップ回路のデータを増幅
する読み出しバッファ回路と、 前記データI/O線対と前記選択トランジスタを介して
前記フリップフロップ回路にデータを書き込む書き込み
バッファ回路と、 少なくとも前記書き込みバッファ回路が前記フリップフ
ロップ回路にデータの書き込み動作を行っている時、前
記データI/O線対の振幅電圧が前記フリップフロップ
回路の振幅電圧より小さくなるように、前記データI/
O線対に前記フリップフロップ回路の振幅電圧の中間電
位を印加する負荷回路とを有することを特徴とする半導
体記憶装置。 - 【請求項2】 前記中間電位は、前記フリップフロップ
回路の振幅電圧の約1/2に等しいことを特徴とする請
求項1記載の半導体記憶装置。 - 【請求項3】 前記負荷回路は、前記読み出しバッファ
回路がデータの読み出し動作を行っている時にも、前記
中間電位を前記データI/O線対に印加することを特徴
とする請求項1または2記載の半導体記憶装置。 - 【請求項4】 さらに、外部電源電圧から前記中間電位
を生成して、該中間電位を前記負荷回路に供給する電圧
発生手段を有することを特徴とする請求項1記載の半導
体記憶装置。 - 【請求項5】 前記フリップフロップ回路は、該フリッ
プフロップ回路を構成するトランジスタのゲートと前記
選択トランジスタ回路との間に、前記フリップフロップ
回路が保持するデータが反転するのを防止するための抵
抗素子を有することを特徴とする請求項1記載の半導体
記憶装置。 - 【請求項6】 前記選択トランジスタのゲートに、読み
出し動作時と前記書き込み動作時とで異なるゲート電圧
を印加する手段を有することを特徴とする請求項1記載
の半導体記憶装置。 - 【請求項7】 前記手段は、 外部電源電圧より電圧の低い内部電圧を生成する内部電
圧発生手段と、 ライトイネーブル信号に応答して、前記読み出し動作時
に前記内部電圧を選択し、前記書き込み動作時に前記外
部電源電圧を選択して、前記選択トランジスタのゲート
に供給する電圧切り換え手段を含むことを特徴とする請
求項6記載の半導体記憶装置。 - 【請求項8】 前記選択トランジスタは、前記データI
/O線対の一方と前記ビット線対の一方との間に並列に
設けられた複数の第1のトランジスタと、データI/O
線対の他方と前記ビット線対の他方との間に並列に設け
られた複数の第2のトランジスタとを有し、 前記半導体記憶装置はさらに、読み出し動作時にm個の
第1および第2のトランジスタを駆動させ、書き込み動
作時にn個(n>m)の第1および第2のトランジスタ
を駆動させて、読み出し動作時と書き込み動作時とでデ
ータI/O線対とフリップフロップ回路との間の抵抗値
を変化させる手段を有することを特徴とする請求項1記
載の半導体記憶装置。 - 【請求項9】 前記手段は、外部からのライトイネーブ
ル信号の信号レベルに基づいて、前記読み出し動作と前
記書き込み動作のいずれが行われるかを判定する判定手
段を有することを特徴とする請求項8記載の半導体記憶
装置。 - 【請求項10】 データを保持するフリップフロップ回
路と、 第1および第2のデータ線を有するデータ線対と、 前記フリップフロップ回路と前記データ線対との間に設
けられた選択トランジスタと、 該選択トランジスタを介して前記データ線対に読み出さ
れた前記フリップフロップ回路のデータを増幅する読み
出しバッファ回路と、 前記データ線対と前記読み出しバッファ回路との間に設
けられ、前記データ線対の電位を変換する電位変換回路
とを有し、 前記電位変換回路は第1および第2のトランジスタを有
し、 前記第1のトランジスタは前記第1のデータ線に接続さ
れるゲートと、第1の電源電位に接続されるソースと、
前記第2のデータ線の電位を変換した電位を出力するド
レインとを有し、 前記第2のトランジスタは前記第2のデータ線に接続さ
れるゲートと、前記第1の電源電位に接続されるソース
と、第1のデータ線の電位を変換した電位を出力するド
レインとを有することを特徴とする半導体記憶装置。 - 【請求項11】 前記電位変換回路はさらに、 一端が前記第1のトランジスタに接続され、他端が第2
の電源電位に接続された第1の直列回路と、 一端が前記第2のトランジスタに接続され、他端が前記
第2の電源電位に接続された第2の直列回路とを有し、 前記第1の直列回路は直列に接続された第1および第2
の抵抗素子を有し、 前記第2の直列回路は直列に接続された第3および第4
の抵抗素子を有し、 第1の抵抗素子と前記第2の抵抗素子との接続ノードは
第2のデータ線に接続され、 第3の抵抗素子と前記第4の抵抗素子との接続ノードは
第1のデータ線に接続されていることを特徴とする請求
項10記載の半導体記憶装置。 - 【請求項12】 前記第1の電源電位と前記第2の電源
電位とは異なる電位であることを特徴とする請求項10
記載の半導体記憶装置。 - 【請求項13】 前記読み出しバッファ回路はMOSト
ランジスタで構成されるカレントミラー形のバッファ回
路を有することを特徴とする請求項1または10記載の
半導体記憶装置。 - 【請求項14】 前記半導体記憶装置は、前記フリップ
フロップ回路に接続するメモリセルを有するダイナミッ
クランダムアクセスメモリであることを特徴とする請求
項1または10記載の半導体記憶装置。 - 【請求項15】 前記半導体記憶装置は、前記フリップ
フロップ回路がメモリセルとして機能するスタティック
ランダムアクセスメモリであることを特徴とする請求項
1または10記載の半導体記憶装置。 - 【請求項16】 前記読み出し動作時の前記データ線対
の振幅電圧は、前記書き込み動作時の該データ線対の振
幅電圧より小さいことを特徴とする請求項3記載の半導
体記憶装置。 - 【請求項17】 少なくとも前記読み出しバッファ回路
が前記フリップフロップ回路からデータの読み出し動作
を行っている時、前記データ線対の振幅電圧が前記フリ
ップフロップ回路の振幅電圧より小さくなるように、前
記データ線対に前記フリップフロップ回路の振幅電圧の
高電位を印加する負荷回路をさらに有することを特徴と
する請求項10記載の半導体記憶装置。 - 【請求項18】 前記選択トランジスタは、前記データ
I/O線対の一方と前記フリップフロップとの間に並列
に設けられた第1及び第2のトランジスタと、前記デー
タI/O線対の他方と前記フリップフロップとの間に並
列に設けられた第3及び第4のトランジスタとを有し、 読み出し動作時と前記書き込み動作時とで前記選択トラ
ンジスタの内部抵抗が異なるように、前記読み出し動作
時には前記第1及び第3のトランジスタを駆動し、前記
書き込み動作時には前記第1ないし第4のトランジスタ
を駆動する駆動手段を有することを特徴とする請求項1
記載の半導体記憶装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10328893A JP3253745B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体記憶装置 |
EP94301434A EP0622800B1 (en) | 1993-04-28 | 1994-03-01 | Semiconductor memory device |
DE69423996T DE69423996T2 (de) | 1993-04-28 | 1994-03-01 | Halbleiterspeicheranordnung |
EP99106786A EP0933779B1 (en) | 1993-04-28 | 1994-03-01 | Semiconductor memory device |
DE69432764T DE69432764T2 (de) | 1993-04-28 | 1994-03-01 | Halbleiterspeichereinrichtung |
US08/205,361 US5544109A (en) | 1993-04-28 | 1994-03-03 | Semiconductor memory device |
KR1019940004706A KR100213426B1 (ko) | 1993-04-28 | 1994-03-10 | 반도체 메모리장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10328893A JP3253745B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06309874A JPH06309874A (ja) | 1994-11-04 |
JP3253745B2 true JP3253745B2 (ja) | 2002-02-04 |
Family
ID=14350126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10328893A Expired - Lifetime JP3253745B2 (ja) | 1993-04-28 | 1993-04-28 | 半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5544109A (ja) |
EP (2) | EP0622800B1 (ja) |
JP (1) | JP3253745B2 (ja) |
KR (1) | KR100213426B1 (ja) |
DE (2) | DE69432764T2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2825291B2 (ja) * | 1989-11-13 | 1998-11-18 | 株式会社東芝 | 半導体記憶装置 |
DE19548053A1 (de) * | 1995-12-21 | 1997-07-03 | Siemens Ag | Verfahren zum Betrieb einer SRAM MOS-Transistor Speicherzelle |
US7157940B1 (en) * | 2001-06-25 | 2007-01-02 | Inapac Technology, Inc | System and methods for a high-speed dynamic data bus |
KR100425474B1 (ko) * | 2001-11-21 | 2004-03-30 | 삼성전자주식회사 | 감소된 프리차지 레벨을 적용하는 데이터 출력방법과데이터 출력회로 |
JP4783002B2 (ja) * | 2004-11-10 | 2011-09-28 | 株式会社東芝 | 半導体メモリ素子 |
JP4756581B2 (ja) * | 2005-07-21 | 2011-08-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4053873A (en) * | 1976-06-30 | 1977-10-11 | International Business Machines Corporation | Self-isolating cross-coupled sense amplifier latch circuit |
US4458336A (en) * | 1980-10-22 | 1984-07-03 | Fujitsu Limited | Semiconductor memory circuit |
US4665507A (en) * | 1984-04-20 | 1987-05-12 | Hitachi, Ltd. | Semiconductor memory having load devices controlled by a write signal |
US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
US5042013A (en) * | 1987-05-27 | 1991-08-20 | Hitachi, Ltd. | Semiconductor memory |
GB9007787D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High-speed,small-swing datapath for dram |
GB9007788D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | Dynamic memory bitline precharge scheme |
JPH07122989B2 (ja) * | 1990-06-27 | 1995-12-25 | 株式会社東芝 | 半導体記憶装置 |
US5291450A (en) * | 1990-11-28 | 1994-03-01 | Matsushita Electric Industrial Co., Ltd. | Read circuit of dynamic random access memory |
JP2664810B2 (ja) * | 1991-03-07 | 1997-10-22 | 株式会社東芝 | メモリセルアレイ分割型半導体記憶装置 |
JP2745251B2 (ja) * | 1991-06-12 | 1998-04-28 | 三菱電機株式会社 | 半導体メモリ装置 |
-
1993
- 1993-04-28 JP JP10328893A patent/JP3253745B2/ja not_active Expired - Lifetime
-
1994
- 1994-03-01 DE DE69432764T patent/DE69432764T2/de not_active Expired - Lifetime
- 1994-03-01 DE DE69423996T patent/DE69423996T2/de not_active Expired - Lifetime
- 1994-03-01 EP EP94301434A patent/EP0622800B1/en not_active Expired - Lifetime
- 1994-03-01 EP EP99106786A patent/EP0933779B1/en not_active Expired - Lifetime
- 1994-03-03 US US08/205,361 patent/US5544109A/en not_active Expired - Lifetime
- 1994-03-10 KR KR1019940004706A patent/KR100213426B1/ko active IP Right Grant
Also Published As
Publication number | Publication date |
---|---|
DE69423996D1 (de) | 2000-05-25 |
DE69423996T2 (de) | 2001-01-04 |
EP0622800B1 (en) | 2000-04-19 |
DE69432764T2 (de) | 2004-02-05 |
JPH06309874A (ja) | 1994-11-04 |
EP0622800A2 (en) | 1994-11-02 |
US5544109A (en) | 1996-08-06 |
DE69432764D1 (de) | 2003-07-03 |
EP0933779B1 (en) | 2003-05-28 |
EP0933779A3 (en) | 2000-03-22 |
EP0622800A3 (en) | 1995-09-20 |
EP0933779A2 (en) | 1999-08-04 |
KR100213426B1 (ko) | 1999-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6105106A (en) | Computer system, memory device and shift register including a balanced switching circuit with series connected transfer gates which are selectively clocked for fast switching times | |
KR100801059B1 (ko) | 누설 전류를 감소시키기 위한 반도체 메모리 장치의드라이버 회로 | |
US4161040A (en) | Data-in amplifier for an MISFET memory device having a clamped output except during the write operation | |
KR0143903B1 (ko) | 반도체 기억장치 | |
US7068067B2 (en) | Semiconductor circuit device having active and standby states | |
JP2568455B2 (ja) | 半導体記憶装置 | |
US7019561B2 (en) | Low-voltage sense amplifier and method | |
US6055206A (en) | Synchronous semiconductor memory device capable of reducing power dissipation by suppressing leakage current during stand-by and in active operation | |
US6762972B2 (en) | Synchronous semiconductor memory device and method of processing data thereof | |
US5517142A (en) | Output buffer with a reduced transient bouncing phenomenon | |
US20060176078A1 (en) | Voltage level shifting circuit and method | |
JP3253745B2 (ja) | 半導体記憶装置 | |
KR950000029B1 (ko) | 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로 | |
US5555206A (en) | Semiconductor memory device | |
US7142465B2 (en) | Semiconductor memory | |
US6487138B2 (en) | Semiconductor memory | |
KR19990072972A (ko) | 반도체메모리장치 | |
KR100203137B1 (ko) | 블럭 라이트 제어 기능을 갖는 싱크로너스 그래픽 램 | |
KR100365563B1 (ko) | 비트라인 센스앰프 구동장치 | |
US6128246A (en) | Semiconductor memory device having write recovery circuit structure | |
US6229748B1 (en) | Memory device using one common bus line between address buffer and row predecoder | |
KR100299872B1 (ko) | 다비트데이터기록제어회로 | |
US5933371A (en) | Write amplifier for use in semiconductor memory device | |
KR970004816B1 (ko) | 어드레스 천이 검출 회로를 내장하는 반도체 메모리 장치 | |
CN115966238A (zh) | 半导体存储器器件及其测试方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011106 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 7 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 7 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 10 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 10 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term |