JPS5930297A - 自己整合された前充電特性を持つ読出し専用メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は一般にメモリ回路に関し、具体的には自己整
合された前充電特性を持つ読出し専用メモリに関する。

電界効果型読出し専用メモ＋）（ＦＥＴ　　Ｒ６Ｍ”’
）は典型的にはＦＥ前記憶素子の直線的な配列であって
、各記憶素子はそのソース／ドレイン路が一般にビット
線と呼ばれるコラム導体と普通接地電位である定電位と
の間に接続されている。情報の２進ビツト単立は、製造
時又はその後のプログラミング時のどちらかにおいてＦ
ＥＴ素子のゲート電極を選択的に削除又は形成すること
にＪニジ、ＦＥＴ素子の配列中に永久的に記憶される。

ゲート電極は、素子のフォトリソグラフインク・マスク
をプログラミングする事に、ｌ：５、又は後の工程で化
学エツチング又はレーザ技術によりゲート’Ｈ極への接
続を切断することにＪ、９選択的に削除してもよい。Ｆ
ＥＴ素子配列の無傷のままに残されたゲート電極は、一
般にワード線と称される行導体に各々接続される。動作
は、普通ピント線が所定の電圧値に前売Ｋ　（ｐｒｅｃ
ｈａｔｇｅ）され、そして選ばれたワード線がバイアス
されて、バイアスされたワード線に接続されたゲートが
それに対応するＦＥＴ配列の素子を導通状態にし、これ
により対応して接続されたピント線が放電される。条件
的に放電されたビット線の状態は、そのピント線に接続
されたセンス増幅器により感知される。

従来技術において、一般にＦＥＴ読出し専用メモリ配列
のビット線を前充電するには、ワード線が選択的にバイ
アスされて導通状態になる時間に先立って、外部で発生
さ肚た前充電プログラミングをＦＥＴ充電素子のゲート
に一定時間加えることにより行なわれている。ワード線
が導通状態にされる瞬間に対して前充電プログラミング
をオン状態にすることのできる正確さには許容差がある
ため、前充電パルＺとワード線を使用可能にするパルス
とが重り合わないように保証するため、両者のパルスを
十分な時間間隔で分離するという対策が取られなければ
ならない。これは読出し専用メモリ配列の全体のアクセ
シング・サイクル時間全増加させる。この例は米国特許
第３９５９７８２号に示さｔている。スタティックＦＥ
Ｔ素子とパルスされるＦＥＴ素子とがビット線を充電す
るのに使用される。パルスされるＦＥＴ素子は、ワード
線を使用可能にする信号との重なり合いを防ぐため、十
分な間隔により分離さ才ｔたタイミングを持つ外部で発
生された前充電信号により、導通状態にされる。米国特
許第６９４２１６２号、第３９３６８１０号、及び第３
８１０１２４号は、同じような外部で発生された前充電
クロックツくルス全必要としている。従来の前充電技術
にお（・では、読出し専用メモリ配列のメモリ・サイク
ル時間に不必要な増加を与えている。

従って、この発明の一つの目的は、改良された読出し専
用メモリを提供することである。

この発明の他の目的は、改良された前充電技術により高
速のアクセヌ時間を有する読出し専用メモリを提供する
ことである。

この発明のさらに他の目的は、従来必要とされたＪ：、
！ｌｌも少ない電力消費を可能にした前充電特性を持つ
改良された読出し専用メモリヲ提供することである。

この発明のさらに他の目的は、従来必要とさオｔたよ・
りも少々い面積を占める改良された読出し専用メモリを
提供することである。

この発明のさらに他の目的は、従来必要とされたよυも
ずｑと簡単に設計できる改良された読出し専用メモリを
提供することである。

この発明のこれらの目的及び池の目的、特徴及び効果は
、ここに開示される自己整合前充電技術を持つ読出し専
用メモリにより達成される。アドレス入力が低レベルに
ある間にビット線への高速前充電を可能にするため、各
々のビット線に接続された２つの前充電電流供給装置を
持つ読出し専用メモリの前充電回路が開示される。この
発明ではフィードバック回路を使用し、ダミー・ビット
線の電圧を検知して、能動負荷を導通状態にするように
制御し、これにより全てのアドレス入力が低レベルにあ
ってダミー・ビン１線が充電されている時に、配列のビ
ット線を急速に充電する。１つのアドレスが高レベルに
な９ダミー・ヒ゛ント線が放電し始めると、フィードバ
ック回路は能動負荷を遮断するように制御し、これにエ
リ配列ピント線への前充電電流を停止する。

この発明により得られる回路は、工９速（・アクセス時
間を有する。何故ならば、小さくなった負荷素子の大き
さは、この素子全通って流れる電荷量が負荷素子と能動
素子との大きさが一定の比に維持されなけ３ばならない
レシオ論理回路（ｒａｔｉｏｅｄ　　ｌｏｇｉｃ　　ｃ
ｉｒｃｕｉｔ）に用いられる対応する負荷素子を通って
流れる電荷量よりも顕著に少ないため、能動配列素子の
１つが導通状態になる時、電位降下方向の変化を高速に
することができる。

さらに、この発明の回路は、負荷素子の大きさが小さい
ため、対応するレシオ論理メモリ回路よりも低い電力消
費を有す−る。目立つほどの電力全消費する負荷素子は
、ダミー・ビット線に接続されたダミー負荷素子だけで
あり、このようなダミー・ビット線及びダミー負荷素子
は、配列光りただ１つを必要とするだけである。さらに
また、この発明に工９得られる読出し専用メモリ配列は
、負荷素子の面積が小さいため、全体の大きさか小さく
なる。さらにまた、この発明の読出し専用メモリ配列は
、各々の特定のピント線に接続されて負荷素子の大きさ
と相関関係を持たなけオｔばならない能動素子の数を考
慮する必要のため複雑となる従来のレシオ論理読出し専
用回路に較べて、設計が容易となる。この発明のメモリ
回路では、能動エンハンスメントモード配列素子と、ピ
ント線に接続されを小さなデプレッションモード負荷素
子との間の大きさの比が大きいため、上述のような複雑
な設計努力は必要としない。このデプレンショ７モ−ド
負荷素子ｉＩ　能動エンハンスメントモード負荷素子に
より前充電された後の上昇されたビット線の電位を維持
するためにのみ使用さｊする。これは、さらにピント線
に接続されるセンス増幅器の設計を簡単にする。

この発明によれば読出し専用メモリの前充電回路が開示
される。この読出し専用メモリ回路は、アドレス入力が
低レベルにある時にピント線の高速前充電を可能とする
ための各ビット線に接続された２つの前充電流供給装置
を有する。この発明では、ダミー・ビット線の電圧を検
知して能動負荷を導通状態に制御するフィードバック回
路が用いら２ｔており、これにより全てのアドレス入力
が低レベルにあってそしてダミー・ビット線が充電さ２
ｔている時、配列ピントＳｔ−急速に充電する。

１つのアドレス入力か高レベルになりそしてダミー・ビ
ット線が放電全開始する時、フィートノくンク回路は能
動負荷全遮断するように制御し、これに、ｌ：り配列ビ
ット線への前充電電流を停止する。

負荷素子の大きさの減少は、能動配列素子の１つが導通
状態になる時に負荷素子を通って流れる電荷の量がレシ
オ論理回路を用いた場合の対応する負荷素子に流オする
電荷量に較べて顕著に少な（・ため、低レベルへの移行
を高速に行うことを可能にし、これにより得られる回路
は高速のアクセス時間を有する。さらに、上述の装置は
負荷素子の大きさが小さいため、対応するレシオ論理メ
モリ回路よりも低い電力消費を有する。注目に値する電
力全消費する唯一の負荷素子は、ダミー負荷素子であり
、ダミー・ビット線に接続されて（・る。

そして、配列毎にこのようなダミー負荷素子及びダミー
・ビット線はただ１つだけ必要とされる。

さらに、この発明により得られる読出し専用メモリ配列
の全体の大きさは、負荷素子の領域の大きさが小さいた
め小さくなる。さらに、上述のこの発明の読出し専用メ
モリ回路は、負荷素子の大きさと相関関係を有しなけ肚
ばならな（・各々の特定のビン１線へ接続さオする能動
素子の数を考慮しなければならない必要にエリ複雑とな
る従来のレシオ論理読出し専用メモリ回路に較べて設計
か容易となる。このような複雑な設割怒力は、上述のこ
の発明の回路では不必要である。何故ならば、能動エン
ノ・ンスメントモード配列素子とビット線に接続された
小さなデプレヅヨンモード負荷素子との間の大きさの比
が大きいからである。デプレッションモード負荷素子１
ｄ、ｎＩｔｔｒｈｘンノ・ンスメントモード負荷素子に
より前充電された後の上昇さＪｔたビット線の電位を維
持するためにのみ使用さオする。

以下、この発明を図示の実施例に基づ（・て説明する。

第１図は、この発明の第１実施例？示すものでＳｌ、で
表示された多数のＦＥ前記憶素子を有するスタティック
読出し専用メモリ回路を示している。ここで１及びＪは
通常の行列表示を示すもので、ｌは水平な行の番号を上
から順に示し、Ｊは垂直な列の番号を左から順に示すも
のである。この素子は多数の行及び列に配列されており
、各列Ｊの内の各記憶素子Ｓ　　は、所望の記憶パター
】　Ｊ ンに一致してその制御電極としてのゲート電極が選択的
に各々の行１のワード線Ｗ、に接続されている。各記憶
素子Ｓ　　は、その導通径路としてｊ のノース／ドレイン径路が、各コラムｊのデータ・ピン
ト線Ｂ、とこの例では接地電位である第１基準ｔＷとの
間に接続されている。例えば、記憶素子Ｓ１１はそのノ
ース／ドレイン径路がビントメＢ１と接地電位との間に
接続されており、またそのゲートがワード線Ｗ１に接続
されている。

第１図中の自己整合前充電回路は、ダミー・ピント線１
０を有する。線１０は、複数のダミーＦＥＴ素子Ｐ１、
Ｂ２、Ｂ３等の各々の導通径路としてのソース／ドレイ
ン径路を経て第１基準覗泣又は接地ＩＥＩｌｆｆに接続
されている。グミ−ＦＥＴ素子Ｐ、の各々は、その制御
ｔｆｆｌとしてのゲートが各々のワード線Ｗに接続され
ている。例えば、ダミーＦＥＴ素子Ｐ１は、そのゲート
がワード線Ｗ１に接続されている。ダミー・ビット線１
ｏは、第２基準覗立であるドレイン電位Ｖ　　に、ダミ
ｄ −・スタティックＦＥＴ負荷素子Ｐ。全組て接続される
検出ノード１２を有する。検出ノード１２に発生する信
号は、複数のワード線Ｗ　のいがなす る１つの上の信号の発生をも表示する。ここで与えられ
る実施例においては、ＦＥＴ素子のゲート上の電位がソ
ースエリも高い場合にＦＥＴ素子が条件付けられるよう
にするため、ＮチャネルＦＥＴ素子が仮定される。もち
ろんＰチャネルＦＥＴ素子を代りに用いることができる
。ＮチャネルＦＥＴ素子に対しては、特定のワード線Ｗ
　が正になる時、対応するグミ−ＦＥＴ素子Ｐ　が導通
状態になり、ダミー・ピント線１ｏ上の電位が放電され
る。この電圧降下は検出ノード１２に生じ、説明が進む
と明らかになるように、配列中のどント線に接続さｎた
能動ビット線負荷素子を遮断するために用いられる。

自己整合前充電回路は、さらに各々の導通径路としての
ソース／ドレイン径路が対応するデータ・ピント線Ｂ　
の１つと第２基準電立Ｖｄｄとの間に接続された複数の
能動ピント線ＦＥＴ負荷素子Ｔ　、を有する。例えば、
能動素子Ｔ１１はそＪ のソース／ドレイン径路がビット線Ｂ１とｖｄｄとの間
に接続されている。能動ＦＥＴ負荷素子Ｔ１゜の各々は
、制御電極としてのゲートがダミー・ピント線１０の検
知ノード１２に接続されている。

能動ＦＥＴ負荷素子Ｔｉ　＝の機能は、対応するデータ
・ビット線Ｂ　を前充電電位へ達するまで急速に充電す
る比較的大きな電流量をビット線Ｂ。

に供給するため、低抵抗路を形成するようワード線Ｗ、
が正になる前の時間に、ビット線に前充電電流を与える
ものである。ピント線Ｂ、に要求されるいかなる条件的
な放ｔ’ｔもセンス増幅器Ｙが十分に検知することがで
きるように、記憶素子Ｓ　　の導通の前に、能動負荷素
子Ｔ１．は遮断ｌｊ　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　ＩＪされることが重
要である。従って、ワード線の１つの上に信号が存在す
る時、能動ＦＥＴ負荷素子Ｔ２．の導通状態は終ってい
ることが重要である。

ｊ 例えば、ワードａＷ、が導通状態になる前の時間に、全
てのダミーＦＥＴ素子Ｐ、は非導通状態にあって、従っ
てデプレションモードＦＥＴ負荷素子であるダミー負荷
素子Ｐ。はダミー・ビット線１０を充電して前充電状態
に維持する電流全供給する。検知ノード１２の正電位は
線８を経て能動ＦＥＴ負荷素子ＴＴ　　　及びＴ　　の
ゲー１１ゝ　　１２　　１６ トに加えられる。そして、これらの能動ＦＥＴ負荷素子
は、比較的大きい電流量を各々のピント線Ｂ１、Ｂ２及
びＢ３に、それらの電位が所望の前充電電位に到達する
まで流す。ワード線Ｗ　の１つが導通状態になる時、例
えばワード線Ｗ２が導通状態になる時、ワード線Ｗ２に
ゲートが接続されているダミーＦＥＴ素子Ｐ２が導通状
態になり、これによりダミー・ピント線１０の前充電状
態が放電される。これは線８を経て能動ＦＥＴ負荷素子
Ｔ　　　　Ｔ　　及びＴ　　のゲートに伝わる検１１ゝ
　　１２　　１３ 知ノード１２のｔＸｔ低下し、これによりＴ１１、Ｔ１
２及びＴ１３’遮断する。従って、記憶素子配列Ｓ　　
及びＳ２３のゲートの電位が上昇して２ と才ｔらの素子が導通状態になると、もはや各々のビッ
ト線Ｂ２及びＢ３に接続された能動ＦＥＴ負荷素子Ｔ１
２及びＴ１３の比較的大きな電流源は存在しないため、
記憶素子Ｓ２２及びＳ２３’流れる電流により各々のビ
ット線Ｂ　及びＢ６上の電Ｍが所望のように低下し始め
る。従って、各々のセンス増幅器Ｙ　及びＴ３はピント
線Ｂ２及びＢ　上の前充電電位の降下を検知し、読出し
専用メモリ配列から所望の出力信号が得られる。回路中
で、導通径路としてのソース／ドレイン径路がビット線
Ｂ　、Ｂ　及びＢ　にそれぞれ接続され１　２　　６ り自己ハイアスデブレソションモードＦＥＴスタティッ
クビット線負荷素子Ｔ　　　、Ｔ　　　及びＴ２１　　
２’２　　　２３ の機能は、駆動ＦＥＴ負荷素子Ｔ　　　、Ｔ　　　及１
　１２ びＴ１３がそれぞれ遮断された後で、データ・ビット線
を前充電電位に維持するものである。

この装置では、データ・ビット線Ｂ１、Ｂ２及びＢ６が
、ワード線Ｗ、上の連続するワード線信号の間において
のみ、前充電される。この能動ＦＥＴ負荷素子Ｔ１ｊ上
の前充電信号の自己整合特性は、外部で発生される前充
電信号の発生とワード線使用可能信号の発生との間の時
間許容差の対策を不必要にし、従ってより稠密なタイミ
ングノ４ルスの連続をメモリ配列に加えることができ、
これによりメモリ配列の全体のサイクル・タイム全減少
できる。

スタティックＦＥＴビット負荷素子、例えばＴ２１、の
減少した大きさは、能動配列素子の１つ、例えばＳ　　
　が導通する時に、素子Ｔ２１を経て流１１ゝ れる電荷量がレシオ論理回路中の対応する負荷素子を経
て流れるよりも顕著に少ないため、電位降下への変移を
より高速にする゛ことができ、得られる回路がより高速
のアクセス時間を有するようにすることができる。

さらにまた、フタティックＦＥＴビット線負荷素子Ｔ２
１等の減少した大きさにより、第１図に示す読出し専用
メモリ配列の電力消費は、対応するし／オ論理メモリ回
路の場合よりも小さくなる。

注目に饋する電力を消費する唯一の負荷素子は、タミー
・ビット線１０に接続されたダミー負荷素子Ｐ。であり
、読出し専用メモリ配列当りただ１つのダミー負荷素子
とダミー・ビット線とを必要とするだけである。

更にまた、＠１図に示される読出し専用メモリ配列の全
体の大きさは、負荷素子Ｔ２１等の面積かより小さい大
きさを持つため２従来において必要とさ２ｔた大きさよ
りも小さい。

さらにまた、従来のレシオ論理読出し専用メモリ配列回
路の設計は、各々特定のピント線に接続される能動ＦＥ
Ｔ素子の数を考慮する必要があるため複雑であり、また
設計者は負荷素子の大きさが能動素子の数と相関関係を
有するようにしなければならない。これは第１図に示さ
れるＦＥＴ読出し専用メモリ回路においては、能動エン
ハンスメントモード配列素子、例えばＳ　　又はＳ１１
　　１３ と、ピント線Ｂ１に接続された小さなデプレション・モ
ード負荷素子Ｔ　　との間の大きさの比が１ 大きいため、もはや必要ではなくなる。このことは、負
荷素子Ｔ２１が、能動ＦＥＴ負荷素子Ｔｉｉにより充電
された後のビット線Ｂ１の上昇された電位を維持するた
めにしか使用されないことによる。検知ノード１２と線
８との間のフィードバック回路に、より大きな配列に対
する駆動能力を増加させるため、信号増幅器を用いるこ
とができる。

ふされしい信号増幅器としては、例えば２つの直列接続
されたインバータ４及び６がある。しかし、小さな配列
にはこのような信号増幅器は必要でない。

上述した読出し専用メモリ回路は、外部クロックとは独
立なそれ自身の前充電信号に’Ｑ生する。

自己整合した前充電信号は、アドレス・デコーダ２から
のアドレスの移り変りの間にのみ存在する。

従来においては、一般にダイナミック前充電信号は、不
十分なビット線の前充電、レース条件、クロック・スキ
ュー及び他のタイミング障害を補償しなければならない
。従来の回路においては、前充電パルス幅はおおよそア
クセス時間の半分に等しい。第１図に示された上述の回
路では、前充電信号はピント線を前充電するのに十分な
長さだけしか存在しない。従って、アクセス時間は従来
の対応する読出し専用メモリ設計の場合よりもずっと少
ない。

一般に、ＮＯＲゲート型デコーダ等のアドレス・デコー
ダ２からの変化は、ワード線選択に先立ってピント線の
前充電が行なえる静止期間を与えるため、高電位から低
電位への変化が低電位から高Ｋ１ｆｆへの変化よりも速
い。デコーダ・アドレス・ゲートは一般にこの基準で設
計さ扛ている。ここて説明されているＲＯＭ回路は、こ
のタイプのアドレス・デコーダにより最適に動作される
。アドレス状態においては、一般に１つのデコーダ・ゲ
ートだけが高電位を出力し、他のゲートは全て低出力を
有する。従って、新しいワード線に対する新しいアドレ
ス選択の前に、アドレス・デコーダ２からの出力ゲート
は初めは全て低くなる。アドレス状態の全てが低くな不
時、全てのエンハンスメントモード・ダミーＦＥＴ素子
Ｐ、は遮断される。これは、相対的に大きなデプレショ
ンモードＦＥＴ負荷素子であるダミー負荷素子Ｐ。を短
い時間、十分に導通状態にし、検知ノード１２に高電位
を与える。前述したように、この検知ノード１２の電位
の上昇は線８を経て最短時間で能動ＦｇＴ負荷素子Ｔ１
ｊのゲートに伝えられる。ダミー・ビット線１０及び配
列ピント線Ｂ、が前売電された後、ワード線Ｗ、０１つ
が信号入力によシ選択されると、対応するダミーＦＥＴ
素子Ｐは素早くダミー・ビット線１０を放電しなければ
ならない。従って、ダミー・トランジスタＰ　は、ワー
ド線のＷ、の上昇する電位に対して素早く反応するよう
に高感度に設計さ２ｔなければならないことが理解され
る。

前述の自己整合前充電は、読出し専用メモリと同様に、
ＦＥＴランダム・アクセス・メモリ回路とプログラム・
ロジック・アレイ回路にも適用することができる。Ｎチ
ャネルＦＥＴ技術が述べられたけれども、この発明の原
理を実行するために相補的ＭＯ８技術を使用することも
可能である。

第２図はこの発明の第２実施例の回路を示すもので、こ
こでは相補的ＭＯ８電界効果トランジスタ素子−が用い
らオｔでいる。第１図中の素子に対応する第２図中の同
様の素子は、同じ参照符号にダッシュを付して示されて
いる。第２図において、ダミー負荷素子Ｐ。′はＰチャ
ネルＦＥＴ素子であり、そのドレインはｖｄｄに接続さ
オｔ１そのソースは検知ノード１２′に接続され、その
ゲートは接地電位に接続さオｔている。ダミー負荷素子
Ｐ。

は、第１図のダミー負荷素子Ｐ。で説明されたのと同様
の作用を行う。第２図中のダミー・ビット線１０′は多
数のグミーＮチャネルＦＥＴ素子Ｐ１′乃至ｐ　　／ヲ
有し、これらの素子の各々のドレインはダミー・ビット
線１０′に接続され、これらの素子の各々のソースは接
地電位に接続され、これらの素子の各々のゲートは対応
するワード線Ｗ１乃至Ｗ　に接続されている。ダミー・
ピント線１０′は１．第１図のダミー・ビット線１０で
説明されたのと同様の作用を行う。

第２図の検知ノード１２は、相補的なＭＯ８ＦＥＴイン
バータ７の入力に接続されていて、ターミー・ピント線
１０′が正の前充電電位に充電される時、インバータ７
が第２図中の能動ＦＥＴ　　Ｐチャネルビット線負荷素
子Ｔ　′乃至Ｔ１３′の谷１ 々のゲートに、線８上の実質的に接地電位である対応す
る低い電位を加え、これらの負荷素子を、対応して接続
されたビット線Ｂ１乃至Ｂ３に比較的大きい前充電電流
全供給するため、導通状態にスル。＄２図中の能動Ｐ、
チャネルＦＥＴビット線負負荷素子　′乃至Ｔ１６′は
第１図中の能動負荷１ 素子Ｔ　　乃至Ｔ１３に対応する。

１ 第２図中のスタティックＰチャネルＦＥＴ負荷素子Ｔ　
　’／乃至Ｔ２３′は、ドレイン電位”ｄｄか１ ら各々が接続された第２図中のビット線Ｂ１乃至Ｂ３に
一定で少量の電流を流すため、各々のゲートが接地電位
に接続されている。第２図中のスタティックピント線負
荷素子Ｔ　′及びＴ　　′は、２１　　、．２３ 第１図中のスタティック負荷素子Ｔ２１乃至Ｔ　２３に
対応する。これら第２図中のスタティック負荷素子は、
ビット線Ｂ　乃至Ｂ　上で達成された前充５ 電電泣を維持するため、スタティック負荷素子のそれぞ
れが接続されたピント線Ｂ　乃至Ｂ３に少量の電流を供
給するという第・１図で説明された同じ作用全行う。

第１図中の配列ＦＥＴ素子Ｓ３．に対応する第ｊ ２図中の配列ＦＥ前記憶素子は、ＮチャネルＦＥＴ素子
Ｓ　、である。第２図のセンス増幅器Ｙ′Ｉ　　Ｊ　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　ｊは第１図のセンス増幅器Ｙ、に対応する。第
２図に示すことのＣＭＯ８の実施例の全体の作用は、第
１図に示すＮチャネルＦＥＴ素子の実施例の作用と同様
である。第２図のダミー・ビット線１０’は、第１図の
回路の作用で説明されたのと同様に、いかなるワード線
Ｗ、が正になる時も、ダミー・ピント線り０′上に結果
として生ずる放電により、能動ＰチャネルＦＥＴ負荷素
子Ｔ　′乃至Ｔ１３′１ を遮断するという自己整合された前充電特徴を与える役
割を果す。

第６図はこの発明の第６実施例を示すもので、この実施
例ではＮＰＮバイポーラ・トランジスタが使用されてい
る。第６図中の回路の素子で第１図の実施例の回路に対
応するものは、同じ参照符号に２重ダッシュを付けて示
している。拡散又はイオン注入による抵抗であってよい
ダミー抵抗負荷素子Ｒ８が、正電位ｖｄｄと検知ノード
１２″との間に接続されている。ダミー・ピント線１０
″は、検知ノード１２″に接続されていて、多数のダミ
ーＮＰＮトランジスタ素子ｐ　　／／乃至ｐ　　／／１
　　　　　　　　ｍ を有する。これらの素子の各々のコレクタはダミー・ピ
ント線１０″に接続されており、これらの素子のエミツ
タは接地電位に接続さ２ｔており、そしてこれらの素子
のベースは対応するワード線Ｗ１乃至Ｗ　に接続されて
いる。検知ノード１２″は線８″を経て第６図中の能動
ＮＰＮビット線負荷トランジスタＴ　　″乃至Ｔ　　　
ｌ／の各々の／＜　−１１１３ スに接続されている。第３図の能動負荷Ｔ１１″乃至Ｔ
　　″は、第１図の能動ＦＥＴ負荷素子Ｔ１１３ 乃至Ｔ　　に対応する。ワード線Ｗ１乃至Ｗｍの６ 全てが低電位にある時、ダミーＮＰＮＩ−ランジスタＰ
１″乃至ｐ　ｍ　／／の全てが遮断され、従ってダミー
・ビット１１１０”とその検知ノード１２″の電位が上
昇し、そして能動ＮＰＮ負荷素子Ｔ１１″乃至Ｔ　　　
／／ヲ導通し、これによりビット線Ｂ１３ ｂ至Ｂ３に前充電電流を供給する。ワード線Ｗ１乃至Ｗ
　　の内のどんな１つでも高レベルになると、対応する
ＮＰＮダミー・トランジスタＰ、″が導通状態になり、
これによりダミー・ビット線１０″を放電する。検知ノ
ード１２″の電位降下は、線８″を経て能動ＮＰＮ負荷
Ｔ　　″乃至Ｔ１３″１ のそれぞれのベースに伝えられ、これらを遮断する。高
電位を有するワード線Ｗ、にベースが接続されたＮＰＮ
配列トランジスタ素子３．、／／が導Ｊ 通され、こ扛に、、Ｊ：　ｐ接続されたセンス増幅器Ｙ
、″により検出されるべき対応するビット線Ｂ、が放電
さする。第６図のビット線Ｂ　乃至Ｂ３の各々に接続さ
れたスタティック・ビット線負荷抵抗Ｒ１乃至Ｒ３は、
接続されたビット線に小量の電流を流すことに工９、そ
のピント線が接続されたＮＰＮ配列トランジスタＳ、　
″の１つにより放電さｊ れるまで、そのピント線を前充電電位に保つ。第ろ図の
抵抗Ｒは、第１図のスタティックＦＥＴ負荷素子Ｔ２ｊ
に対応する。−第ろ図に示される回路の全体の作用は、
第１図に示されたものと同じである。

【図面の簡単な説明】

第１図はこの発明の第１実施例によるＮチャネルＦＥＴ
素子を用いた自己整合前充電特性を持つ読出し専用メモ
リ金示す回路図、第２図はこの発明の第２実施例による
相補的ＭＯ８ＦＥＴｆｆ：用いた読出し専用メモＩＪ　
ｋ示す回路図、第６図はこの発明の第６実施例によるバ
イポーラ・トランジスタ素子を用いた読出し専用メモｌ
Ｊ’を示す回路図である。 ＳＳ、Ｓ　　　・・・・ｓ　　　、ｓ　　　’Ｓ１１’
　　２２’　　２３　　１３　　　３Ｍ　　　１１　　
ゝＳ　′、Ｓ　′、Ｓ　′・・・・Ｓ　′、８１１″、
２２　　２６　　１３　　　３Ｍ ｓ　　″、Ｓ　　″、Ｓ　　　／／・・・・３　　　／
／・・・・記憶２２　　　２３　　　　１３　　　　３
Ｍ素子、ＰＰ、Ｐ　　・・・・Ｐ　　、Ｐ　　’、Ｐ２
’。 １１　２　６　　　Ｍ　　１ Ｐ　′・・・・Ｐ　′、Ｐ　″、Ｐ２″、Ｐ３′ｌ・・
・・３　　　　　Ｍｌ ｐ　　／／・・・・ダミー素子、Ｐ　　、Ｒ・・・・ダ
ミー負Ｍ　　　　　　　　　　　　ＤＯ 荷素子、１０．１０′、１０″・・・・ダミー・ピント
線、１２．１２’　、１２”・・・・検知ノード、Ｔ１
１、Ｔ１２・Ｔ１６・ト１′・し２′・Ｔ１６′・Ｔ　
　　／／、　　Ｔ　　　／／、’［’　　　／／旧・能
動ビット線１１　　　　１２　　　　１３ 負荷素子、Ｔ２１、Ｔ２２、Ｔ、Ｔ　　　／２３２１％ Ｔ　′・Ｔ２３′・Ｔ　″・Ｔ　″・Ｔ２３′・２２　
　　　　　　　２１　　　２２ ・・・・スタティック・ピント線負荷素子、ｗｌ、２・
　　６　　°ｗＭ−、、ワード線・　Ｂ１存Ｂ２・３　
　゛アーク・ピント線。

Claims (1)

1. 【特許請求の範囲】 複数の行及び列に配置さｔた選択的に導通可能な複数の
   記憶素子を有し、これらの記憶素子の各々の制御電極が
   行方向の複数のワード線に各々接続され、これらの記憶
   素子の、各々の導通径路が列方向複数のデータ・ピント
   線と第１基準電位との間に各々接続された読出し専用メ
   モリにおいて、制御電極が対応する前記ワード線に接続
   されて選択的に導通可能な複数のダミー素子と、これら
   ダミー素子の導通径路を径て前記第１基準電位に接続さ
   れ、ダミー負荷素子を介して第２基準電位に接続され、
   前記ワード線上の信号の発生を検知する検知ノードを有
   するダミー・ビット線と、 制御電極が前記ダミー・ピント線の前記検知ノードに接
   続され、導通径路が前記第２基準電位と対応する前記デ
   ータ・ピント線との間に接続され、前記ワード線のいず
   れの上にも信号が存在しない時は対応する前記データ・
   ピント線へ前充電電流を供給し、前記ワード線のいずれ
   かの上に信号が存在する時は前充Ｉｔ流の供給を停止す
   る選択的に導通可能な複数の能動ビット線負荷素子と。 前記第２基準電位と、対応する前記データ・ピント線と
   の間に接続されていて、前記能動ビット線負荷素子が前
   充電電流の供給を停止した後、対応する前記データ・ビ
   ン１線を前充電ｔｍに維持する複数のスタティック・ビ
   ット線負荷素子と、を有し、前記ワード線上の連続する
   信号間においてのみ、前記データ・ピント線を前充電す
   ることを特徴とする自己整合された前充電特性を持つ読
   出し専用メモリ。