JPS5931155B2 - 感知増幅回路 - Google Patents
感知増幅回路Info
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- JPS5931155B2 JPS5931155B2 JP55105182A JP10518280A JPS5931155B2 JP S5931155 B2 JPS5931155 B2 JP S5931155B2 JP 55105182 A JP55105182 A JP 55105182A JP 10518280 A JP10518280 A JP 10518280A JP S5931155 B2 JPS5931155 B2 JP S5931155B2
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- coupled
- signal
- bit line
- sense amplifier
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- H03K—PULSE TECHNIQUE
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- H03K5/01—Shaping pulses
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- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
-
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路メモリ・アレイに関し、更に詳
細には、このようなアレイのデータ・ビット信号の電圧
スイングを増大させるための感知増幅回路に関する。
細には、このようなアレイのデータ・ビット信号の電圧
スイングを増大させるための感知増幅回路に関する。
ビット密度の高い記憶を達成するため、FET集積回路
読取り書込みメモリ・チップは普通、各ビットをキャパ
シタ電荷として記憶するダイナミックなワン・デバイス
・セル構造を用いる。
読取り書込みメモリ・チップは普通、各ビットをキャパ
シタ電荷として記憶するダイナミックなワン・デバイス
・セル構造を用いる。
ビット信号はチップのビット線に読出される必要がある
が、各ビット線の分布容量又は漂遊容量Cbは記憶セル
の容量Csよりもはるかに大きい。そのため記憶セルに
よる最大電圧スイングは電源電圧VDD(7)Cs/(
Cs+ Cb)倍となる。現在はVDDの2%程度の小
さな信号を検知しなければならないが、このように信号
電圧が低い場合は回路のノイズ電圧の方が大きくなるこ
とがしばしばある。Csは回路密度の2乗で減少する傾
向を示すのに対してCbはほぼ直線的に低下するため、
この問題は回路密度が高くなるほど悪化する。従つて記
憶密度が高くなつたときは付加的な増幅が必要になる。
従来のメモリ感知増幅器には、クロック制御されるFE
Tを介してゲートを電源線に結合したエンハンスメント
・モードのFETを用いたものがある。しかしこの回路
はノイズの問題を生じやすい。電源線はそれ自体ノイズ
を含み、またメモリ・アレイにおける連続的に変動する
負荷が電源線、従つて感知増幅器にノイズ・スパイクを
結合する。感知増幅器のエンハンスメント・モードFE
Tのゲートを、VDDからチップ上で発生される別の基
準電圧VRに結合することも可能であるが、このような
基準電圧VRはいぜんとしてVDDのノイズを受けやす
く、基準電圧発生器は余計な電力を消費し、また漂遊容
量を介して基準電圧VRにノイズが結合されるという問
題がある。本発明はノイズの影響を受けない高利得なメ
モリ感知増幅回路を提供することをその目的とするもの
である。
が、各ビット線の分布容量又は漂遊容量Cbは記憶セル
の容量Csよりもはるかに大きい。そのため記憶セルに
よる最大電圧スイングは電源電圧VDD(7)Cs/(
Cs+ Cb)倍となる。現在はVDDの2%程度の小
さな信号を検知しなければならないが、このように信号
電圧が低い場合は回路のノイズ電圧の方が大きくなるこ
とがしばしばある。Csは回路密度の2乗で減少する傾
向を示すのに対してCbはほぼ直線的に低下するため、
この問題は回路密度が高くなるほど悪化する。従つて記
憶密度が高くなつたときは付加的な増幅が必要になる。
従来のメモリ感知増幅器には、クロック制御されるFE
Tを介してゲートを電源線に結合したエンハンスメント
・モードのFETを用いたものがある。しかしこの回路
はノイズの問題を生じやすい。電源線はそれ自体ノイズ
を含み、またメモリ・アレイにおける連続的に変動する
負荷が電源線、従つて感知増幅器にノイズ・スパイクを
結合する。感知増幅器のエンハンスメント・モードFE
Tのゲートを、VDDからチップ上で発生される別の基
準電圧VRに結合することも可能であるが、このような
基準電圧VRはいぜんとしてVDDのノイズを受けやす
く、基準電圧発生器は余計な電力を消費し、また漂遊容
量を介して基準電圧VRにノイズが結合されるという問
題がある。本発明はノイズの影響を受けない高利得なメ
モリ感知増幅回路を提供することをその目的とするもの
である。
一般的にいうと、本発明の感知増幅回路はメモリ・アレ
イのビット線と感知ノードとの間に結合されたゲート接
地デイプリーシヨン・モードFETを含む。
イのビット線と感知ノードとの間に結合されたゲート接
地デイプリーシヨン・モードFETを含む。
感知ノードと電源電圧との間には好ましくはエンハンス
メント・モードのもう1つのFETが結合され、そのゲ
ートは各記憶サイクル期間に生じるクロツク信号によつ
て制御される。デイプリーシヨン・モードのFETのゲ
ートはアース電位に固定されるから、これはアレイ全体
の中で最もノイズの少ない導電線となる。
メント・モードのもう1つのFETが結合され、そのゲ
ートは各記憶サイクル期間に生じるクロツク信号によつ
て制御される。デイプリーシヨン・モードのFETのゲ
ートはアース電位に固定されるから、これはアレイ全体
の中で最もノイズの少ない導電線となる。
また、ビツト信号(まその10倍以上の大きさの信号に
増幅されるため、確実な検出を行なうことができる。回
路構成(ま非常に簡単であり、また別個の基準電圧発生
器VRを必要としないから、回路高密度化の要望と合致
し、電力消費も少ない。更に、デイプリーシヨン・モー
ドのFETを形成するためのイオン注入は多くのメモリ
回路において他の目的のために既に用いられていること
であるから、通常の技術で製造でき経済的である。次に
図面を参照して本発明の良好な実施例について説明する
。
増幅されるため、確実な検出を行なうことができる。回
路構成(ま非常に簡単であり、また別個の基準電圧発生
器VRを必要としないから、回路高密度化の要望と合致
し、電力消費も少ない。更に、デイプリーシヨン・モー
ドのFETを形成するためのイオン注入は多くのメモリ
回路において他の目的のために既に用いられていること
であるから、通常の技術で製造でき経済的である。次に
図面を参照して本発明の良好な実施例について説明する
。
第1図は本発明の感知増幅器の動作を説明するための簡
略回路図である。メモリ・アレイ1(オメモリ・セル1
2に結合されたビツト線11を有する。メモリ・セル1
2は普通のFETl2lを含み、そのゲートはワード線
13に結合され、ドレインはビツト線11に結合され、
ソースは記憶キヤパシタ122に結合されている。他方
のキヤパシタ電極は一定の正の電源電位VDDに結合さ
れている。FETl2lはエンハンスメント・モードの
FETであり、ワード線13の正信号(ごよつてオンに
スイツチされる。感知増幅器14はデイプリーシヨン・
毛−ドのFETl4lを含み、そのソース(すビツト線
11に結合され、ドレインは感知ノード142に結合さ
れ、ゲートはアース電位に直結されている。FETl4
lはゲート・ソース・バイアスがない状態で導通し、ゲ
ート・ソース間に電位差が与えられたときオフになる。
もう1つのFETl43も設けられ、そのソースは感知
ノードに結合され、ドレインは電源電位VDDに結合さ
れ、ゲートは普通のクロツク信号発生器(図示せず)か
らクロツタ信号φAを受取る。FFTl43はエンハン
スメント・モードであるのが好ましいが、デイプリーシ
ヨン・モードのFETにすることもできる。メモリ・ア
レイ1の記憶サイクルの最初の回復相部分の期間にφA
が高レベルになり、FETl43をオンにしてビツト線
11の高い分布容量111をFETl4lのスレシヨル
ド電圧VTDまでプリチヤージする。
略回路図である。メモリ・アレイ1(オメモリ・セル1
2に結合されたビツト線11を有する。メモリ・セル1
2は普通のFETl2lを含み、そのゲートはワード線
13に結合され、ドレインはビツト線11に結合され、
ソースは記憶キヤパシタ122に結合されている。他方
のキヤパシタ電極は一定の正の電源電位VDDに結合さ
れている。FETl2lはエンハンスメント・モードの
FETであり、ワード線13の正信号(ごよつてオンに
スイツチされる。感知増幅器14はデイプリーシヨン・
毛−ドのFETl4lを含み、そのソース(すビツト線
11に結合され、ドレインは感知ノード142に結合さ
れ、ゲートはアース電位に直結されている。FETl4
lはゲート・ソース・バイアスがない状態で導通し、ゲ
ート・ソース間に電位差が与えられたときオフになる。
もう1つのFETl43も設けられ、そのソースは感知
ノードに結合され、ドレインは電源電位VDDに結合さ
れ、ゲートは普通のクロツク信号発生器(図示せず)か
らクロツタ信号φAを受取る。FFTl43はエンハン
スメント・モードであるのが好ましいが、デイプリーシ
ヨン・モードのFETにすることもできる。メモリ・ア
レイ1の記憶サイクルの最初の回復相部分の期間にφA
が高レベルになり、FETl43をオンにしてビツト線
11の高い分布容量111をFETl4lのスレシヨル
ド電圧VTDまでプリチヤージする。
感知ノード142と関連する小さな分布容量142はφ
Aの電圧V(!)AとフFETl43のスレシヨルド電
圧VTEとの差φA−VTEまでチヤージされる。
Aの電圧V(!)AとフFETl43のスレシヨルド電
圧VTEとの差φA−VTEまでチヤージされる。
この電圧はVTDよりも高くなければならず、好ましく
はVDDに等しい。これはV(!)A−丁E=DDにな
るように普通の手段によつてφAをDDよりも高い値に
ブートストラツブすることにより達成できる。FETl
43がデイプリーシヨン゛モードの場合V42SAはV
DDにチヤージされる。次に、メモリ・サイクルのある
時点にφAが低レベルになつてFETl43をオフにす
る。そして、普通のアドレス・デコーダ(図示せず)に
よつてメモリ・セルのFETl2lがワード線13を介
してオンにされるものとする。キヤパシタ121に2進
1が記憶されていれば変化は生じず、感知ノード142
は高レベルのままである。セル12が2進0を含めば、
キヤパシタ122(すビツト線11をアース電位に向け
て引張ろうとする。キヤパシタ122はビツト線分布容
量111よりもはるかに小さいから、結果としてビツト
線11に得られる電圧降下は非常に小さく、典型的には
VDDの2%程度である。しかしビツト線11はVTD
よりも降下するから、FETl4lは直ちにオンになる
。感知ノードの分布容量144(ま容量111よりもは
るかに小さいから、感知ノード142の電圧は直ちにビ
ツト線11の電圧に向けて低下する。このようにして、
ビツト線11の小さな電圧スイングは感知ノード142
において(するかに大きな電圧スイングに増幅される。
10以上の増幅率を達成できるから、利用しうる信号ス
イングはVDDの20%以上に増大される。
はVDDに等しい。これはV(!)A−丁E=DDにな
るように普通の手段によつてφAをDDよりも高い値に
ブートストラツブすることにより達成できる。FETl
43がデイプリーシヨン゛モードの場合V42SAはV
DDにチヤージされる。次に、メモリ・サイクルのある
時点にφAが低レベルになつてFETl43をオフにす
る。そして、普通のアドレス・デコーダ(図示せず)に
よつてメモリ・セルのFETl2lがワード線13を介
してオンにされるものとする。キヤパシタ121に2進
1が記憶されていれば変化は生じず、感知ノード142
は高レベルのままである。セル12が2進0を含めば、
キヤパシタ122(すビツト線11をアース電位に向け
て引張ろうとする。キヤパシタ122はビツト線分布容
量111よりもはるかに小さいから、結果としてビツト
線11に得られる電圧降下は非常に小さく、典型的には
VDDの2%程度である。しかしビツト線11はVTD
よりも降下するから、FETl4lは直ちにオンになる
。感知ノードの分布容量144(ま容量111よりもは
るかに小さいから、感知ノード142の電圧は直ちにビ
ツト線11の電圧に向けて低下する。このようにして、
ビツト線11の小さな電圧スイングは感知ノード142
において(するかに大きな電圧スイングに増幅される。
10以上の増幅率を達成できるから、利用しうる信号ス
イングはVDDの20%以上に増大される。
本明細書で(まソース及びドレインという用語が用いら
れるが、これらは互いに交換可能であることを記憶され
たい。
れるが、これらは互いに交換可能であることを記憶され
たい。
第2図は本発明を組込んだメモリ・アレイ2を示してい
る。
る。
メモ11・アレイ2は2つの半アレイ部分21,22を
有し、夫々の半アレイ部分はメモリ・セル211,22
1を有する。例えばメモリ・セル211はビツト線21
2と記憶キヤパシタ2112との間に結合されたFET
2lllを有し、他方のキヤパシタ電極はDDに結合さ
れている。FET2lllのゲートはワード線213に
接続されている。普通のダミー・セル23,24は信号
/ノイズ比の改善のための差動的基準セルを与える。例
えばダミー・セル231は記憶セルのように働くFET
23ll及びキヤパシタ2312を有するか、FET2
3l3が設けられており、これ(第2進0と2進1の中
間の基準レベルを与えるようにクロツクφCの期間にセ
ルにアース電位を与える。キヤパシタ2312の容量は
キヤパシタ2112の約半分である。感知増幅器25は
各ビツト線対で動作する。
有し、夫々の半アレイ部分はメモリ・セル211,22
1を有する。例えばメモリ・セル211はビツト線21
2と記憶キヤパシタ2112との間に結合されたFET
2lllを有し、他方のキヤパシタ電極はDDに結合さ
れている。FET2lllのゲートはワード線213に
接続されている。普通のダミー・セル23,24は信号
/ノイズ比の改善のための差動的基準セルを与える。例
えばダミー・セル231は記憶セルのように働くFET
23ll及びキヤパシタ2312を有するか、FET2
3l3が設けられており、これ(第2進0と2進1の中
間の基準レベルを与えるようにクロツクφCの期間にセ
ルにアース電位を与える。キヤパシタ2312の容量は
キヤパシタ2112の約半分である。感知増幅器25は
各ビツト線対で動作する。
例えば感知増幅器251はFET25ll,25l2(
これは第1図のFETl4lに対応する)を介してビツ
ト線212,222に接続される。感知ノード2513
,2514はこれらのFET25ll,25l2をFE
T25l5,25l6(これは第1図のFETl43に
対応する)に接続する。FET25l5,25l6のド
レインは電源電圧VDDに結合され、ゲートは共にクロ
ツクφAを受取る。加えて、2つのラツチFET25l
7,25l8のドレインは感知ノード2513,251
4に接続され、ゲートは互いに交差結合され、ソースは
もう1つのクロツクφBに結合されている。ラツチFE
TにクロツクφBが与えられたとき各ビツト線対例えば
ビツト線212,222の一方が低レベルに保たれ、他
方が高レベルに保たれる。
これは第1図のFETl4lに対応する)を介してビツ
ト線212,222に接続される。感知ノード2513
,2514はこれらのFET25ll,25l2をFE
T25l5,25l6(これは第1図のFETl43に
対応する)に接続する。FET25l5,25l6のド
レインは電源電圧VDDに結合され、ゲートは共にクロ
ツクφAを受取る。加えて、2つのラツチFET25l
7,25l8のドレインは感知ノード2513,251
4に接続され、ゲートは互いに交差結合され、ソースは
もう1つのクロツクφBに結合されている。ラツチFE
TにクロツクφBが与えられたとき各ビツト線対例えば
ビツト線212,222の一方が低レベルに保たれ、他
方が高レベルに保たれる。
出力回路26は各ビツト線対毎に別々のスイツチを有す
る。例えばスイツチ261はFET26llが普通のア
ドレス・デコーダ(図示せず)から線2612に与えら
れる信号BOによつてオンにされたとき共通のデータ線
262にビツト線212の状態(これはビツト線222
の状態と反対である)を通す。小さなキヤパシタ261
3はシングル・エンデイツド読取り/書込み回路を有す
るメモリ・アレイに適応させるために図示の如くスイツ
チ261においてはしばしば用いられるものである。第
3図は第2図のメモリ・アレイのアドレスされたセルに
2進0が記憶されている場合の完全な1読取りサイクル
3を示している。
る。例えばスイツチ261はFET26llが普通のア
ドレス・デコーダ(図示せず)から線2612に与えら
れる信号BOによつてオンにされたとき共通のデータ線
262にビツト線212の状態(これはビツト線222
の状態と反対である)を通す。小さなキヤパシタ261
3はシングル・エンデイツド読取り/書込み回路を有す
るメモリ・アレイに適応させるために図示の如くスイツ
チ261においてはしばしば用いられるものである。第
3図は第2図のメモリ・アレイのアドレスされたセルに
2進0が記憶されている場合の完全な1読取りサイクル
3を示している。
先ず最初、普通のチツプ選択信号CSが外部の装置から
与えられ、メモリ・アレイ2がアドレスされたことが示
される。
与えられ、メモリ・アレイ2がアドレスされたことが示
される。
CSは点301で3つのクロツク・パルスφA,φB,
φCを開始するが、φBは遅延回路により意図的に遅延
される。クロツクφAの点321において特定のワード
・アドレス例えばワード線213の1つW1が高レベル
になる。同時にダミー・セル・アドレス線232,24
2の1つ、この例ではワード線W1と反対側の半アレイ
部分にある左側のダミー・セル・アドレス線DLl24
2が高レベルになる。また点301の後にφCが降下す
るとダミー・セルFETがオフになる。ワード線W1の
信号が点341になるとビツト線212の信号BRは3
51に誇張して示されているように、キヤパシタ211
2の記憶電荷のために小さな変化分Δだけ減少する。
φCを開始するが、φBは遅延回路により意図的に遅延
される。クロツクφAの点321において特定のワード
・アドレス例えばワード線213の1つW1が高レベル
になる。同時にダミー・セル・アドレス線232,24
2の1つ、この例ではワード線W1と反対側の半アレイ
部分にある左側のダミー・セル・アドレス線DLl24
2が高レベルになる。また点301の後にφCが降下す
るとダミー・セルFETがオフになる。ワード線W1の
信号が点341になるとビツト線212の信号BRは3
51に誇張して示されているように、キヤパシタ211
2の記憶電荷のために小さな変化分Δだけ減少する。
ビツト線信号BRの電圧降下はFET25llによつて
増幅され、感知ノード2513において感知信号SRに
大きな電圧降下を発生する。典型的には感知信号におけ
る降下分は約10×ΔVである。一方、ダミー・セル2
41の記憶電荷は点381に示されるように左側のビツ
ト線222の信号BLに0.5×ΔVの小さな電圧降下
を発生し、これは感知ノード2514において感知信号
SLに5×ΔVの変化分を発生する。従つて感知ノード
2513,2514に与えられる差信号SR−SLは対
応するビツト線間の差信号BR−BLの約10倍大きい
値になる。点331でφBが降下すると感知ノード25
13の電圧SRが低下し、交差結合FET25l7,2
5l8によつてラツチされる。
増幅され、感知ノード2513において感知信号SRに
大きな電圧降下を発生する。典型的には感知信号におけ
る降下分は約10×ΔVである。一方、ダミー・セル2
41の記憶電荷は点381に示されるように左側のビツ
ト線222の信号BLに0.5×ΔVの小さな電圧降下
を発生し、これは感知ノード2514において感知信号
SLに5×ΔVの変化分を発生する。従つて感知ノード
2513,2514に与えられる差信号SR−SLは対
応するビツト線間の差信号BR−BLの約10倍大きい
値になる。点331でφBが降下すると感知ノード25
13の電圧SRが低下し、交差結合FET25l7,2
5l8によつてラツチされる。
このとき線2612の解読された信号BOがオンになる
。同時にゲート接地FET25llは点361において
感知信号SRの降下分をビツト線信号BRに転送する。
従つて最大の信号スイングが共通のデータ線262に転
送され、またFET2lllが信号W1によりオンに保
たれているからこの信号スイングはキヤパシタ2112
の記憶電荷をリフレツシユするのにも利用しうる。回路
遅延の後、点331におけるφBの降下はφAを高レベ
ルにする。
。同時にゲート接地FET25llは点361において
感知信号SRの降下分をビツト線信号BRに転送する。
従つて最大の信号スイングが共通のデータ線262に転
送され、またFET2lllが信号W1によりオンに保
たれているからこの信号スイングはキヤパシタ2112
の記憶電荷をリフレツシユするのにも利用しうる。回路
遅延の後、点331におけるφBの降下はφAを高レベ
ルにする。
点322におけるφAの上昇はBL及びSLの両方をも
との高レベルに上昇させる。サイクルを終了させるため
外部のチツプ選択信号CSが点302のように高レベル
になる。これによりφB,φC,Wl,DL,BOが終
端する。φBが点332のように上昇すると、BR,S
Rは最初の高レベルに戻る。
との高レベルに上昇させる。サイクルを終了させるため
外部のチツプ選択信号CSが点302のように高レベル
になる。これによりφB,φC,Wl,DL,BOが終
端する。φBが点332のように上昇すると、BR,S
Rは最初の高レベルに戻る。
第1図は本発明の動作を示す簡略した感知増幅回路を示
す図、第2図は本発明の感知増幅回路を組込んだメモリ
・アレイの一部を示す図、第3図は第2図のメモリ・ア
レイの動作タイミングを示す図である。 11・・・・・・ビツト線、12・・・・・・メモリ・
セル、13−・・・・・ワード線、14・・・・・・感
知増幅器、141・・・・・・デイプリーシヨン・モー
ドFETll42・・・・・・感知ノード、143・・
・・・・FETlφA・・・・・・クロツク信号。
す図、第2図は本発明の感知増幅回路を組込んだメモリ
・アレイの一部を示す図、第3図は第2図のメモリ・ア
レイの動作タイミングを示す図である。 11・・・・・・ビツト線、12・・・・・・メモリ・
セル、13−・・・・・ワード線、14・・・・・・感
知増幅器、141・・・・・・デイプリーシヨン・モー
ドFETll42・・・・・・感知ノード、143・・
・・・・FETlφA・・・・・・クロツク信号。
Claims (1)
- 1 記憶セルに接続されたビット線を有するメモリ・ア
レイのための感知増幅回路にして、前記ビット線に結合
されたソース、感知ノードに結合されたドレイン及びア
ース電位に直結されたゲートを有するデイプリーシヨン
・モードの第1FETと、前記感知ノードに結合された
ソース、電源電位に結合されたドレイン及びクロック信
号を受取るように結合されたゲートを有する第2FET
とを備えていることを特徴とする感知増幅回路。
Applications Claiming Priority (3)
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---|---|---|---|
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-
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