JPS5931155B2 - 感知増幅回路 - Google Patents

感知増幅回路

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JPS5931155B2
JPS5931155B2 JP55105182A JP10518280A JPS5931155B2 JP S5931155 B2 JPS5931155 B2 JP S5931155B2 JP 55105182 A JP55105182 A JP 55105182A JP 10518280 A JP10518280 A JP 10518280A JP S5931155 B2 JPS5931155 B2 JP S5931155B2
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Description

【発明の詳細な説明】 本発明は半導体集積回路メモリ・アレイに関し、更に詳
細には、このようなアレイのデータ・ビット信号の電圧
スイングを増大させるための感知増幅回路に関する。
ビット密度の高い記憶を達成するため、ＦＥＴ集積回路
読取り書込みメモリ・チップは普通、各ビットをキャパ
シタ電荷として記憶するダイナミックなワン・デバイス
・セル構造を用いる。
ビット信号はチップのビット線に読出される必要がある
が、各ビット線の分布容量又は漂遊容量Ｃｂは記憶セル
の容量Ｃｓよりもはるかに大きい。そのため記憶セルに
よる最大電圧スイングは電源電圧ＶＤＤ（７）Ｃｓ／（
Ｃｓ＋ Ｃｂ）倍となる。現在はＶＤＤの２％程度の小
さな信号を検知しなければならないが、このように信号
電圧が低い場合は回路のノイズ電圧の方が大きくなるこ
とがしばしばある。Ｃｓは回路密度の２乗で減少する傾
向を示すのに対してＣｂはほぼ直線的に低下するため、
この問題は回路密度が高くなるほど悪化する。従つて記
憶密度が高くなつたときは付加的な増幅が必要になる。
従来のメモリ感知増幅器には、クロック制御されるＦＥ
Ｔを介してゲートを電源線に結合したエンハンスメント
・モードのＦＥＴを用いたものがある。しかしこの回路
はノイズの問題を生じやすい。電源線はそれ自体ノイズ
を含み、またメモリ・アレイにおける連続的に変動する
負荷が電源線、従つて感知増幅器にノイズ・スパイクを
結合する。感知増幅器のエンハンスメント・モードＦＥ
Ｔのゲートを、ＶＤＤからチップ上で発生される別の基
準電圧ＶＲに結合することも可能であるが、このような
基準電圧ＶＲはいぜんとしてＶＤＤのノイズを受けやす
く、基準電圧発生器は余計な電力を消費し、また漂遊容
量を介して基準電圧ＶＲにノイズが結合されるという問
題がある。本発明はノイズの影響を受けない高利得なメ
モリ感知増幅回路を提供することをその目的とするもの
である。
一般的にいうと、本発明の感知増幅回路はメモリ・アレ
イのビット線と感知ノードとの間に結合されたゲート接
地デイプリーシヨン・モードＦＥＴを含む。
感知ノードと電源電圧との間には好ましくはエンハンス
メント・モードのもう１つのＦＥＴが結合され、そのゲ
ートは各記憶サイクル期間に生じるクロツク信号によつ
て制御される。デイプリーシヨン・モードのＦＥＴのゲ
ートはアース電位に固定されるから、これはアレイ全体
の中で最もノイズの少ない導電線となる。
また、ビツト信号（まその１０倍以上の大きさの信号に
増幅されるため、確実な検出を行なうことができる。回
路構成（ま非常に簡単であり、また別個の基準電圧発生
器ＶＲを必要としないから、回路高密度化の要望と合致
し、電力消費も少ない。更に、デイプリーシヨン・モー
ドのＦＥＴを形成するためのイオン注入は多くのメモリ
回路において他の目的のために既に用いられていること
であるから、通常の技術で製造でき経済的である。次に
図面を参照して本発明の良好な実施例について説明する
。
第１図は本発明の感知増幅器の動作を説明するための簡
略回路図である。メモリ・アレイ１（オメモリ・セル１
２に結合されたビツト線１１を有する。メモリ・セル１
２は普通のＦＥＴｌ２ｌを含み、そのゲートはワード線
１３に結合され、ドレインはビツト線１１に結合され、
ソースは記憶キヤパシタ１２２に結合されている。他方
のキヤパシタ電極は一定の正の電源電位ＶＤＤに結合さ
れている。ＦＥＴｌ２ｌはエンハンスメント・モードの
ＦＥＴであり、ワード線１３の正信号（ごよつてオンに
スイツチされる。感知増幅器１４はデイプリーシヨン・
毛−ドのＦＥＴｌ４ｌを含み、そのソース（すビツト線
１１に結合され、ドレインは感知ノード１４２に結合さ
れ、ゲートはアース電位に直結されている。ＦＥＴｌ４
ｌはゲート・ソース・バイアスがない状態で導通し、ゲ
ート・ソース間に電位差が与えられたときオフになる。
もう１つのＦＥＴｌ４３も設けられ、そのソースは感知
ノードに結合され、ドレインは電源電位ＶＤＤに結合さ
れ、ゲートは普通のクロツク信号発生器（図示せず）か
らクロツタ信号φＡを受取る。ＦＦＴｌ４３はエンハン
スメント・モードであるのが好ましいが、デイプリーシ
ヨン・モードのＦＥＴにすることもできる。メモリ・ア
レイ１の記憶サイクルの最初の回復相部分の期間にφＡ
が高レベルになり、ＦＥＴｌ４３をオンにしてビツト線
１１の高い分布容量１１１をＦＥＴｌ４ｌのスレシヨル
ド電圧ＶＴＤまでプリチヤージする。
感知ノード１４２と関連する小さな分布容量１４２はφ
Ａの電圧Ｖ（！）ＡとフＦＥＴｌ４３のスレシヨルド電
圧ＶＴＥとの差φＡ−ＶＴＥまでチヤージされる。
この電圧はＶＴＤよりも高くなければならず、好ましく
はＶＤＤに等しい。これはＶ（！）Ａ−丁Ｅ＝ＤＤにな
るように普通の手段によつてφＡをＤＤよりも高い値に
ブートストラツブすることにより達成できる。ＦＥＴｌ
４３がデイプリーシヨン゛モードの場合Ｖ４２ＳＡはＶ
ＤＤにチヤージされる。次に、メモリ・サイクルのある
時点にφＡが低レベルになつてＦＥＴｌ４３をオフにす
る。そして、普通のアドレス・デコーダ（図示せず）に
よつてメモリ・セルのＦＥＴｌ２ｌがワード線１３を介
してオンにされるものとする。キヤパシタ１２１に２進
１が記憶されていれば変化は生じず、感知ノード１４２
は高レベルのままである。セル１２が２進０を含めば、
キヤパシタ１２２（すビツト線１１をアース電位に向け
て引張ろうとする。キヤパシタ１２２はビツト線分布容
量１１１よりもはるかに小さいから、結果としてビツト
線１１に得られる電圧降下は非常に小さく、典型的には
ＶＤＤの２％程度である。しかしビツト線１１はＶＴＤ
よりも降下するから、ＦＥＴｌ４ｌは直ちにオンになる
。感知ノードの分布容量１４４（ま容量１１１よりもは
るかに小さいから、感知ノード１４２の電圧は直ちにビ
ツト線１１の電圧に向けて低下する。このようにして、
ビツト線１１の小さな電圧スイングは感知ノード１４２
において（するかに大きな電圧スイングに増幅される。
１０以上の増幅率を達成できるから、利用しうる信号ス
イングはＶＤＤの２０％以上に増大される。
本明細書で（まソース及びドレインという用語が用いら
れるが、これらは互いに交換可能であることを記憶され
たい。
第２図は本発明を組込んだメモリ・アレイ２を示してい
る。
メモ１１・アレイ２は２つの半アレイ部分２１，２２を
有し、夫々の半アレイ部分はメモリ・セル２１１，２２
１を有する。例えばメモリ・セル２１１はビツト線２１
２と記憶キヤパシタ２１１２との間に結合されたＦＥＴ
２ｌｌｌを有し、他方のキヤパシタ電極はＤＤに結合さ
れている。ＦＥＴ２ｌｌｌのゲートはワード線２１３に
接続されている。普通のダミー・セル２３，２４は信号
／ノイズ比の改善のための差動的基準セルを与える。例
えばダミー・セル２３１は記憶セルのように働くＦＥＴ
２３ｌｌ及びキヤパシタ２３１２を有するか、ＦＥＴ２
３ｌ３が設けられており、これ（第２進０と２進１の中
間の基準レベルを与えるようにクロツクφＣの期間にセ
ルにアース電位を与える。キヤパシタ２３１２の容量は
キヤパシタ２１１２の約半分である。感知増幅器２５は
各ビツト線対で動作する。
例えば感知増幅器２５１はＦＥＴ２５ｌｌ，２５ｌ２（
これは第１図のＦＥＴｌ４ｌに対応する）を介してビツ
ト線２１２，２２２に接続される。感知ノード２５１３
，２５１４はこれらのＦＥＴ２５ｌｌ，２５ｌ２をＦＥ
Ｔ２５ｌ５，２５ｌ６（これは第１図のＦＥＴｌ４３に
対応する）に接続する。ＦＥＴ２５ｌ５，２５ｌ６のド
レインは電源電圧ＶＤＤに結合され、ゲートは共にクロ
ツクφＡを受取る。加えて、２つのラツチＦＥＴ２５ｌ
７，２５ｌ８のドレインは感知ノード２５１３，２５１
４に接続され、ゲートは互いに交差結合され、ソースは
もう１つのクロツクφＢに結合されている。ラツチＦＥ
ＴにクロツクφＢが与えられたとき各ビツト線対例えば
ビツト線２１２，２２２の一方が低レベルに保たれ、他
方が高レベルに保たれる。
出力回路２６は各ビツト線対毎に別々のスイツチを有す
る。例えばスイツチ２６１はＦＥＴ２６ｌｌが普通のア
ドレス・デコーダ（図示せず）から線２６１２に与えら
れる信号ＢＯによつてオンにされたとき共通のデータ線
２６２にビツト線２１２の状態（これはビツト線２２２
の状態と反対である）を通す。小さなキヤパシタ２６１
３はシングル・エンデイツド読取り／書込み回路を有す
るメモリ・アレイに適応させるために図示の如くスイツ
チ２６１においてはしばしば用いられるものである。第
３図は第２図のメモリ・アレイのアドレスされたセルに
２進０が記憶されている場合の完全な１読取りサイクル
３を示している。
先ず最初、普通のチツプ選択信号ＣＳが外部の装置から
与えられ、メモリ・アレイ２がアドレスされたことが示
される。
ＣＳは点３０１で３つのクロツク・パルスφＡ，φＢ，
φＣを開始するが、φＢは遅延回路により意図的に遅延
される。クロツクφＡの点３２１において特定のワード
・アドレス例えばワード線２１３の１つＷ１が高レベル
になる。同時にダミー・セル・アドレス線２３２，２４
２の１つ、この例ではワード線Ｗ１と反対側の半アレイ
部分にある左側のダミー・セル・アドレス線ＤＬｌ２４
２が高レベルになる。また点３０１の後にφＣが降下す
るとダミー・セルＦＥＴがオフになる。ワード線Ｗ１の
信号が点３４１になるとビツト線２１２の信号ＢＲは３
５１に誇張して示されているように、キヤパシタ２１１
２の記憶電荷のために小さな変化分Δだけ減少する。
ビツト線信号ＢＲの電圧降下はＦＥＴ２５ｌｌによつて
増幅され、感知ノード２５１３において感知信号ＳＲに
大きな電圧降下を発生する。典型的には感知信号におけ
る降下分は約１０×ΔＶである。一方、ダミー・セル２
４１の記憶電荷は点３８１に示されるように左側のビツ
ト線２２２の信号ＢＬに０．５×ΔＶの小さな電圧降下
を発生し、これは感知ノード２５１４において感知信号
ＳＬに５×ΔＶの変化分を発生する。従つて感知ノード
２５１３，２５１４に与えられる差信号ＳＲ−ＳＬは対
応するビツト線間の差信号ＢＲ−ＢＬの約１０倍大きい
値になる。点３３１でφＢが降下すると感知ノード２５
１３の電圧ＳＲが低下し、交差結合ＦＥＴ２５ｌ７，２
５ｌ８によつてラツチされる。
このとき線２６１２の解読された信号ＢＯがオンになる
。同時にゲート接地ＦＥＴ２５ｌｌは点３６１において
感知信号ＳＲの降下分をビツト線信号ＢＲに転送する。
従つて最大の信号スイングが共通のデータ線２６２に転
送され、またＦＥＴ２ｌｌｌが信号Ｗ１によりオンに保
たれているからこの信号スイングはキヤパシタ２１１２
の記憶電荷をリフレツシユするのにも利用しうる。回路
遅延の後、点３３１におけるφＢの降下はφＡを高レベ
ルにする。
点３２２におけるφＡの上昇はＢＬ及びＳＬの両方をも
との高レベルに上昇させる。サイクルを終了させるため
外部のチツプ選択信号ＣＳが点３０２のように高レベル
になる。これによりφＢ，φＣ，Ｗｌ，ＤＬ，ＢＯが終
端する。φＢが点３３２のように上昇すると、ＢＲ，Ｓ
Ｒは最初の高レベルに戻る。
【図面の簡単な説明】
第１図は本発明の動作を示す簡略した感知増幅回路を示
す図、第２図は本発明の感知増幅回路を組込んだメモリ
・アレイの一部を示す図、第３図は第２図のメモリ・ア
レイの動作タイミングを示す図である。 １１・・・・・・ビツト線、１２・・・・・・メモリ・
セル、１３−・・・・・ワード線、１４・・・・・・感
知増幅器、１４１・・・・・・デイプリーシヨン・モー
ドＦＥＴｌｌ４２・・・・・・感知ノード、１４３・・
・・・・ＦＥＴｌφＡ・・・・・・クロツク信号。

Claims (1)

    【特許請求の範囲】
  1. １ 記憶セルに接続されたビット線を有するメモリ・ア
    レイのための感知増幅回路にして、前記ビット線に結合
    されたソース、感知ノードに結合されたドレイン及びア
    ース電位に直結されたゲートを有するデイプリーシヨン
    ・モードの第１ＦＥＴと、前記感知ノードに結合された
    ソース、電源電位に結合されたドレイン及びクロック信
    号を受取るように結合されたゲートを有する第２ＦＥＴ
    とを備えていることを特徴とする感知増幅回路。
JP55105182A 1979-10-11 1980-08-01 感知増幅回路 Expired JPS5931155B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8403079A 1979-10-11 1979-10-11
US84030 1979-10-11
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JPS5654692A JPS5654692A (en) 1981-05-14
JPS5931155B2 true JPS5931155B2 (ja) 1984-07-31

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ID=26770539

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EP (1) EP0027169B1 (ja)
JP (1) JPS5931155B2 (ja)

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