JPS59196613A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPS59196613A JPS59196613A JP58070444A JP7044483A JPS59196613A JP S59196613 A JPS59196613 A JP S59196613A JP 58070444 A JP58070444 A JP 58070444A JP 7044483 A JP7044483 A JP 7044483A JP S59196613 A JPS59196613 A JP S59196613A
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- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
- H03F3/3025—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage using a common drain driving stage, i.e. follower stage
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- H03F3/45071—Differential amplifiers with semiconductor devices only
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- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
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- H03F2203/45—Indexing scheme relating to differential amplifiers
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45732—Indexing scheme relating to differential amplifiers the LC comprising a voltage generating circuit
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯＳ ）ランジスタによって構成される演
算増幅回路に関する。
算増幅回路に関する。
ＭＯ８＋−ランジスタを用いて構成される演算増幅回路
としては、Ｐａｕｌ Ｒ９Ｇｒａｙ他によって編集され
、１９８０年にＩＥＥＦ、ＰＲＥＳＳから発行されたｒ
Ａｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒ
ｃｕｉｔＪに記載されているものがよく知られている。
としては、Ｐａｕｌ Ｒ９Ｇｒａｙ他によって編集され
、１９８０年にＩＥＥＦ、ＰＲＥＳＳから発行されたｒ
Ａｎａｌｏｇ ＭＯＳ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒ
ｃｕｉｔＪに記載されているものがよく知られている。
第１図および第２図はそれぞれ、ここに記載されている
演算増幅回路と周知のバイアスと全組合せて構成した回
路を示す、３ 第１図に示す演算増幅回路は、差動増幅部１０、ソース
フォロワ部２０および出力部３゜を備えた演算増幅回路
に図示構成のバイアス回路４０ｆ組合せて構成される。
演算増幅回路と周知のバイアスと全組合せて構成した回
路を示す、３ 第１図に示す演算増幅回路は、差動増幅部１０、ソース
フォロワ部２０および出力部３゜を備えた演算増幅回路
に図示構成のバイアス回路４０ｆ組合せて構成される。
この回路では、差動入力端子１１．１２の信号がそれぞ
れ供給される１対のＮチャネルＭＯ８）ランジスタ１３
゜１４、この両ＭＯ８）ランジスタ１３．１４の負荷回
路となるカレントミラー回路ヲ（？構成する１対のＰチ
ャネルＭＯ８）ランジスタ１５．１６と、駆動電流を流
すためのＮチャネルＭＯ８）ランジスタ１７からなる差
動増幅部１０によシ、まず入力信号が増幅される。そし
てとの差動増幅部１０からの出力電圧が出力部３０内の
ＰチャネルＭＯ８）ランジスタ３１のケ゛−トに供給さ
れる。
れ供給される１対のＮチャネルＭＯ８）ランジスタ１３
゜１４、この両ＭＯ８）ランジスタ１３．１４の負荷回
路となるカレントミラー回路ヲ（？構成する１対のＰチ
ャネルＭＯ８）ランジスタ１５．１６と、駆動電流を流
すためのＮチャネルＭＯ８）ランジスタ１７からなる差
動増幅部１０によシ、まず入力信号が増幅される。そし
てとの差動増幅部１０からの出力電圧が出力部３０内の
ＰチャネルＭＯ８）ランジスタ３１のケ゛−トに供給さ
れる。
このとき、上記ＭＯ８トランジスタ３１のダート。
ソース間電圧の直流成分は、差動増幅部１０によってＭ
ＯＳ ）ランジスタ３１のしきい値電圧よシもわずかに
大きな値に調整される。さらに差動増幅部１０からの出
力電圧が、駆動用のＮチャネルＭＯ８）ランジスタ２１
および負荷用のＮチャネルＭＯ８）ランジスタ２２から
なるソースフォロワ部２０でレベルシフトされ、このレ
ベルシフトされた電圧が出力部３θ内のＮチャネルＭＯ
８）ランジスタ３２のゲートに供給される。
ＯＳ ）ランジスタ３１のしきい値電圧よシもわずかに
大きな値に調整される。さらに差動増幅部１０からの出
力電圧が、駆動用のＮチャネルＭＯ８）ランジスタ２１
および負荷用のＮチャネルＭＯ８）ランジスタ２２から
なるソースフォロワ部２０でレベルシフトされ、このレ
ベルシフトされた電圧が出力部３θ内のＮチャネルＭＯ
８）ランジスタ３２のゲートに供給される。
このと＠、ＭＯＳ ＋−ランジスタ３２のダート・ソー
ス間電圧の直流成分は、上記ソースフォロワ部２０によ
ってＭＯＳ ）ランノスタ３２のしきい値電圧よシもわ
ずかに大きな値に調整される。。
ス間電圧の直流成分は、上記ソースフォロワ部２０によ
ってＭＯＳ ）ランノスタ３２のしきい値電圧よシもわ
ずかに大きな値に調整される。。
上記出力部３０内のＭＯＳ ＋・ランジスタ３１．３２
のダートに前記入力信号に対応した電圧が供給されるこ
とによって、この両ＭＯ８）ランジスタ３１．３２のド
レイン接続点に設けられている信号出力端子３３から前
記入力信号に対応した信号が出力される。
のダートに前記入力信号に対応した電圧が供給されるこ
とによって、この両ＭＯ８）ランジスタ３１．３２のド
レイン接続点に設けられている信号出力端子３３から前
記入力信号に対応した信号が出力される。
一方、差動増幅部１０内のＭＯＳ ）ランジスタ１７と
ソースフォロワ部２０内のＭｏｓトランジスタ２２のダ
ートには、バイアス回路４θから出力されるバイアス′
酸圧が供給される。このバイアス回路４０は、それぞれ
電圧分割用のインピーダンス素子として作用するＰチャ
ネルＭＯＳトランジスタ４１および２個のＮチヶイルＭ
ｆ１ロトランジスタ４２．４３ｆ高電位ｖＤＤ印加点と
低電位ｖｓｓ印加点との間に直列接続して構成されてい
る。
ソースフォロワ部２０内のＭｏｓトランジスタ２２のダ
ートには、バイアス回路４θから出力されるバイアス′
酸圧が供給される。このバイアス回路４０は、それぞれ
電圧分割用のインピーダンス素子として作用するＰチャ
ネルＭＯＳトランジスタ４１および２個のＮチヶイルＭ
ｆ１ロトランジスタ４２．４３ｆ高電位ｖＤＤ印加点と
低電位ｖｓｓ印加点との間に直列接続して構成されてい
る。
このような構成でなる演算増幅回路では、■ＤＤ、ｖ８
１Ｉ間の電源電圧の変動または各トランジスタのしきい
値電圧の変動によって信号出力端子３３にオフセットを
圧が生じないようにするために、トランジスタ１５．１
６．３１の各ダート・ソース間電圧とバイアス回路４０
内のトランジスタ４１のゲート、ソース間電圧とが等し
くなるように、かつトランジスタ２１とバイアス回路４
０内のトランジスタ４２のダート。
１Ｉ間の電源電圧の変動または各トランジスタのしきい
値電圧の変動によって信号出力端子３３にオフセットを
圧が生じないようにするために、トランジスタ１５．１
６．３１の各ダート・ソース間電圧とバイアス回路４０
内のトランジスタ４１のゲート、ソース間電圧とが等し
くなるように、かつトランジスタ２１とバイアス回路４
０内のトランジスタ４２のダート。
ソース間電圧が等しくなるように、さらにトランジスタ
１７，２２．３２の各ダート。ソース間電圧とバイアス
回路４０内のトランジスタ４３のダート、ソース間電圧
が等しくなるように各ディメンション比が設定されてい
る。
１７，２２．３２の各ダート。ソース間電圧とバイアス
回路４０内のトランジスタ４３のダート、ソース間電圧
が等しくなるように各ディメンション比が設定されてい
る。
ところが、ｖＤＤ ’ ７８８間の電圧変動はそのまま
上記トランジスタの各ダート、ソース間電圧の変動とな
って現われるので、この場合に消費電流は大幅に変化し
てしまう。たとえば、ｖＤＤ ’ＶＳＳ間の電源電圧が
１０チ変化すると消費電流は約２０％も変化する。さら
にこれによって、演算増幅回路のゲイン、帯域幅等の重
要な特性を左右するトランジスタのｇｍ値も約１０％変
化する。すなわち、第１図に示すバイアス回路４θを用
いた回路では、回路が良好な特性を持つだめの電源電圧
の範囲がせまくなるという欠点がある。
上記トランジスタの各ダート、ソース間電圧の変動とな
って現われるので、この場合に消費電流は大幅に変化し
てしまう。たとえば、ｖＤＤ ’ＶＳＳ間の電源電圧が
１０チ変化すると消費電流は約２０％も変化する。さら
にこれによって、演算増幅回路のゲイン、帯域幅等の重
要な特性を左右するトランジスタのｇｍ値も約１０％変
化する。すなわち、第１図に示すバイアス回路４θを用
いた回路では、回路が良好な特性を持つだめの電源電圧
の範囲がせまくなるという欠点がある。
第２図の演算増幅回路は、第１図中のバイアス回路４０
の代シに、外部に設けられているかまたは内部でツェナ
ーダイオードなどの定電圧素子を用いて構成される定電
圧源５０を用いるようにしたものである。この回路にお
いて、上記定電圧源５０からバイアス電圧が供給される
トランジスタ２２は定電流源とみなすことができ、した
がってトランジスタ２１には常に一定電流が流れそのダ
ート、ソース間電圧も一定とみなすことができる。また
、トラン・ゾスタ３１゜２１ 、３２１）各’ｒ” −
） 、 ソース間はｖＤＤ ’ ７８８間に直列挿入さ
れた構成となっているので、これら３個のトランジスタ
のダート、ソース間電圧の総和はｖＤＤ、７８８間の電
源電圧に等しい。
の代シに、外部に設けられているかまたは内部でツェナ
ーダイオードなどの定電圧素子を用いて構成される定電
圧源５０を用いるようにしたものである。この回路にお
いて、上記定電圧源５０からバイアス電圧が供給される
トランジスタ２２は定電流源とみなすことができ、した
がってトランジスタ２１には常に一定電流が流れそのダ
ート、ソース間電圧も一定とみなすことができる。また
、トラン・ゾスタ３１゜２１ 、３２１）各’ｒ” −
） 、 ソース間はｖＤＤ ’ ７８８間に直列挿入さ
れた構成となっているので、これら３個のトランジスタ
のダート、ソース間電圧の総和はｖＤＤ、７８８間の電
源電圧に等しい。
ここで、トランジスタ２１のダート、ソース間電圧は常
に一定であるので、■ＤＤ、■８８間の電源電圧が変動
すると、トランジスタ３１ 、．９２の各ダート、ソー
ス間電圧が変動することになる。ここで上記電源電圧が
上昇する場合、信号出力端子３３の電圧ヲｖＤＤとｖｓ
ｓとの中間にするにはトランジスタ３１．３２の各ダー
ト、ソース間電圧が大きくなる必要がある。ここでトラ
ンジスタ３ノのダート、ソース間電圧は差動増幅部１０
内のトランジスタ１６のソース、ドレイン間電圧に等し
いので、電源電圧の上昇はこのトランジスタ１６のンー
ス、ドレイン間電圧の上昇をもだらず。この結果、所定
の電源電圧のときにはバランス状態にあるトランジスタ
１５．１６のソース、ドレイン間電圧は、電源電圧が変
動するとそのバランス状態がこわれ、このときにオフセ
ラ）［圧が発生するという欠点がある。まだ、この回路
でも電源電圧の変動に伴なってトランジスタ３１．３２
のダート。
に一定であるので、■ＤＤ、■８８間の電源電圧が変動
すると、トランジスタ３１ 、．９２の各ダート、ソー
ス間電圧が変動することになる。ここで上記電源電圧が
上昇する場合、信号出力端子３３の電圧ヲｖＤＤとｖｓ
ｓとの中間にするにはトランジスタ３１．３２の各ダー
ト、ソース間電圧が大きくなる必要がある。ここでトラ
ンジスタ３ノのダート、ソース間電圧は差動増幅部１０
内のトランジスタ１６のソース、ドレイン間電圧に等し
いので、電源電圧の上昇はこのトランジスタ１６のンー
ス、ドレイン間電圧の上昇をもだらず。この結果、所定
の電源電圧のときにはバランス状態にあるトランジスタ
１５．１６のソース、ドレイン間電圧は、電源電圧が変
動するとそのバランス状態がこわれ、このときにオフセ
ラ）［圧が発生するという欠点がある。まだ、この回路
でも電源電圧の変動に伴なってトランジスタ３１．３２
のダート。
ソース間電圧が変動するので、第１図回路と同様に、回
路が良好な特性を持ちだめの電源電圧の範囲がせまくな
るという欠点もある。
路が良好な特性を持ちだめの電源電圧の範囲がせまくな
るという欠点もある。
〔発明の目的〕
この発明は上記のような事情を考慮してなされたもので
あシ、その目的は、広い電源電圧の範囲で良好な特性を
得ることができしかもオフセットも少ない演算増幅回路
を提供することにある。
あシ、その目的は、広い電源電圧の範囲で良好な特性を
得ることができしかもオフセットも少ない演算増幅回路
を提供することにある。
上記目的を達成するにあたシこの発明にあっては、入力
信号を増幅する差動増幅部、との差動増幅部の出力をレ
ベルシフトするソースフォロワ部、上記差動増幅部の出
力によって駆動されるＰチャネルＭＯ８）ランジスタと
上記ソースフォロワ部の出力にょって駆動されるＮチャ
ネルＭＯＳ ）ランジスタとからなる出力部を備え、上
記ソースフォロワ部を構成する負荷用のＭＯＳトランジ
スタのダートに、電源電圧の変動分がソースフォロワ部
を構成する駆動用のＭＯＳ ）ランソスタのダート、ソ
ース間電圧の変動分と一致するように上記負荷用のＭＯ
Ｓ ）ランジスタに流れる電流を制御するバイアス電圧
を供給するようにした演算増幅回路が提供されている。
信号を増幅する差動増幅部、との差動増幅部の出力をレ
ベルシフトするソースフォロワ部、上記差動増幅部の出
力によって駆動されるＰチャネルＭＯ８）ランジスタと
上記ソースフォロワ部の出力にょって駆動されるＮチャ
ネルＭＯＳ ）ランジスタとからなる出力部を備え、上
記ソースフォロワ部を構成する負荷用のＭＯＳトランジ
スタのダートに、電源電圧の変動分がソースフォロワ部
を構成する駆動用のＭＯＳ ）ランソスタのダート、ソ
ース間電圧の変動分と一致するように上記負荷用のＭＯ
Ｓ ）ランジスタに流れる電流を制御するバイアス電圧
を供給するようにした演算増幅回路が提供されている。
以下図百を参照してこの発明の一実施例を説明する。第
３図はこの発明に係る演算増幅回路の一実施例による構
成を示す回路図である。図において、１ｏは従来と同様
に差動入力端子１１．１２の信号を増幅するＭＯＳ ）
ランジスタ１３ないし１７からなる差動増幅部（信号増
幅部）であシ、との差動増幅部ｌｏ内のＭＯＳ ）ラン
ジスタ１７のダートには定電圧源５１の出力電圧がバイ
アスとして供給される。また２ｏは従来と同様にＭｏｓ
トランジスタ２ノおよび２２からなるソースフォロワ部
であり、ＭＯＳ ）ランラスタ２ノ（第１のＭＯＳトラ
ンジスタ）のドレインは■、ゎ（第１′龜位）印加点に
、ソースは回路点２３（第１の回路点）に、ダートは上
記差動増幅部１０の出力端子でちるＭＯＳ ）ランジス
タ１６．１４の接続回路点１８にそれぞれ接続されてい
る。さらにＭＯＳ ）ランジスタ２２（第２のＭＯＳ
）ランジスタ）のソースは■６８（第２電位）印加点に
、ドレインは上記回路点２３にそれぞれ接続されている
。
３図はこの発明に係る演算増幅回路の一実施例による構
成を示す回路図である。図において、１ｏは従来と同様
に差動入力端子１１．１２の信号を増幅するＭＯＳ ）
ランジスタ１３ないし１７からなる差動増幅部（信号増
幅部）であシ、との差動増幅部ｌｏ内のＭＯＳ ）ラン
ジスタ１７のダートには定電圧源５１の出力電圧がバイ
アスとして供給される。また２ｏは従来と同様にＭｏｓ
トランジスタ２ノおよび２２からなるソースフォロワ部
であり、ＭＯＳ ）ランラスタ２ノ（第１のＭＯＳトラ
ンジスタ）のドレインは■、ゎ（第１′龜位）印加点に
、ソースは回路点２３（第１の回路点）に、ダートは上
記差動増幅部１０の出力端子でちるＭＯＳ ）ランジス
タ１６．１４の接続回路点１８にそれぞれ接続されてい
る。さらにＭＯＳ ）ランジスタ２２（第２のＭＯＳ
）ランジスタ）のソースは■６８（第２電位）印加点に
、ドレインは上記回路点２３にそれぞれ接続されている
。
３０も従来と同様にＭＯＳ ）ランジスタ３１および３
２からなる出力部であり、ＭＯＳ ）ランラスタ３ノ（
第３のＭＯＳ ）ランジスタ）のソースはｖＤＤ印加点
に、ドレインは信号出力端子３３に、ダートは上記差動
増幅部１０内の回路ル１８にそれぞれ接続され、他方の
ＭＯＳ ）ランジスタ３２（第４のＭＯＳ ）ランジス
タ）のソータはｖｓｓ印加点に、ドレインは信号出力端
子３３に、ダートは上記回路臓２３にそれぞれ接島二さ
れている。
２からなる出力部であり、ＭＯＳ ）ランラスタ３ノ（
第３のＭＯＳ ）ランジスタ）のソースはｖＤＤ印加点
に、ドレインは信号出力端子３３に、ダートは上記差動
増幅部１０内の回路ル１８にそれぞれ接続され、他方の
ＭＯＳ ）ランジスタ３２（第４のＭＯＳ ）ランジス
タ）のソータはｖｓｓ印加点に、ドレインは信号出力端
子３３に、ダートは上記回路臓２３にそれぞれ接島二さ
れている。
そしてこの実施例回路では、バイアス回路６０が新たに
設けられ、このバイアス回路６０からの出力バイアス電
圧が上記ソースフォロワ回路２０内の負荷用のＭＯＳ
）ランジスタ２２のダートに供給される。このバイアス
回路６０は次のように構成されている。まず、Ｐチャネ
ルＭＯ３）ランジスタロ１（第５のＭｏｓ トランジス
タ）のソースは■。！、印加点に、ドレインとケ８−ト
は回路点６２（第２の回路点）にそノ′１−それ接続さ
れている。ＮチャネルＭＯＳ ）ランジスタロ３のソー
スはｖ８８印加点に、トレインは上記回路点６２にそれ
ぞれ４’＆ Ａ％される。このＭＯＳトランジスタ６３
のダートと■８８印加点との間には定電圧源６４が挿入
さ：１″）、るので、このＭＯＳ ）ランジスタロ３は
定電流源（第１の定電流源）と等価である。Ｎチャネル
ＭＯＳ ）ランジスタロ ５（第６のＭＯＳ ）ランジ
スタ）のドレインはｖＤＤ印加点に、ソースは回路点６
６に、ケ゛−トは上記回路点６２にそれぞれ段状される
。ＮチャネルＭＯＳ ）ランノスタ６７（第７のＭＯＳ
）ランソスタ）のドレインは上記回路点６６に、ソー
スはＶ。印加点にそれぞれ接続される。ＰチャネルＭＯ
８）ランジスタロ８のソースはＶＤＤ印加点に、ドレイ
ンは回路点６９にそれぞれ接続される。このＭＯＳ ）
ランジスタロ８のダートとｖ、）Ｄ印加点との間には定
電圧源７０が挿入されるので、このＭＯＳ ｈランジス
タロ８は定電流源（第２の定電流源）と等価である。Ｎ
チャネルＭＯＳ ）ランノスタ７１（第８のＭＯＳ ）
ランジスタ）のドレインおよびダートは上記回路点６９
に、ソースは■８８印加点にそれぞれ接糾される。
設けられ、このバイアス回路６０からの出力バイアス電
圧が上記ソースフォロワ回路２０内の負荷用のＭＯＳ
）ランジスタ２２のダートに供給される。このバイアス
回路６０は次のように構成されている。まず、Ｐチャネ
ルＭＯ３）ランジスタロ１（第５のＭｏｓ トランジス
タ）のソースは■。！、印加点に、ドレインとケ８−ト
は回路点６２（第２の回路点）にそノ′１−それ接続さ
れている。ＮチャネルＭＯＳ ）ランジスタロ３のソー
スはｖ８８印加点に、トレインは上記回路点６２にそれ
ぞれ４’＆ Ａ％される。このＭＯＳトランジスタ６３
のダートと■８８印加点との間には定電圧源６４が挿入
さ：１″）、るので、このＭＯＳ ）ランジスタロ３は
定電流源（第１の定電流源）と等価である。Ｎチャネル
ＭＯＳ ）ランジスタロ ５（第６のＭＯＳ ）ランジ
スタ）のドレインはｖＤＤ印加点に、ソースは回路点６
６に、ケ゛−トは上記回路点６２にそれぞれ段状される
。ＮチャネルＭＯＳ ）ランノスタ６７（第７のＭＯＳ
）ランソスタ）のドレインは上記回路点６６に、ソー
スはＶ。印加点にそれぞれ接続される。ＰチャネルＭＯ
８）ランジスタロ８のソースはＶＤＤ印加点に、ドレイ
ンは回路点６９にそれぞれ接続される。このＭＯＳ ）
ランジスタロ８のダートとｖ、）Ｄ印加点との間には定
電圧源７０が挿入されるので、このＭＯＳ ｈランジス
タロ８は定電流源（第２の定電流源）と等価である。Ｎ
チャネルＭＯＳ ）ランノスタ７１（第８のＭＯＳ ）
ランジスタ）のドレインおよびダートは上記回路点６９
に、ソースは■８８印加点にそれぞれ接糾される。
また７２は反転入力端子、非反転入力端子および出力端
子を有する増幅部であり、非反転入力端子は上記回路点
６６に、反転入力端子は上記回路点６９に、また出力端
子は上記ＭＯＳ ）ランジスタロ７と前記ＭＯＳトラン
ジスタ２２の各ダートにそれぞれ接続される。
子を有する増幅部であり、非反転入力端子は上記回路点
６６に、反転入力端子は上記回路点６９に、また出力端
子は上記ＭＯＳ ）ランジスタロ７と前記ＭＯＳトラン
ジスタ２２の各ダートにそれぞれ接続される。
また、上記バイアス回路６０内のＭＯＳ ）ランノスタ
６５のチャネル幅とチャネル長との比をＷ、／Ｌ、 、
Ｍｏｓ ）ランノスタ６７のチャネル幅とチャネル長
との比ヲＷ２／Ｌ２、前記ソースフォロワ部２０内のＭ
ＯＳ トランジスタ２ノのチャネル幅とチャネル長との
比をＷ３／Ｌ３、ＭＯＳ）ランジスタ２２のチャネル幅
とチャネル長との比をＷ、／Ｌ４とそれぞれした場合に
、ｗＬ／ＬＩとＷ２／Ｌ２との比がＷ３ ／ Ｌ３とＷ
４／Ｌ４との比と等しく設定されている。
６５のチャネル幅とチャネル長との比をＷ、／Ｌ、 、
Ｍｏｓ ）ランノスタ６７のチャネル幅とチャネル長
との比ヲＷ２／Ｌ２、前記ソースフォロワ部２０内のＭ
ＯＳ トランジスタ２ノのチャネル幅とチャネル長との
比をＷ３／Ｌ３、ＭＯＳ）ランジスタ２２のチャネル幅
とチャネル長との比をＷ、／Ｌ４とそれぞれした場合に
、ｗＬ／ＬＩとＷ２／Ｌ２との比がＷ３ ／ Ｌ３とＷ
４／Ｌ４との比と等しく設定されている。
上記構成においてバイアス回路６ｏ内のＭＯＳトランジ
スタ６３．６８はそれぞれ定電流源と等価であり、ＭＯ
Ｓトランジスタ６１．７１にはそれぞれ常に一定電流が
流れるので、ＭＯＳトランジスタ６１．７１の各ダート
、ソース間電圧はＶｎｎ ＋ Ｖｓｓ間の電源電圧の変
動とは無関係に常に一定である。したがって、回路点６
２．６９の各電圧もそれぞれ■ＤＤ ”８１１がら常に
一定である。一方、増幅部７２は回路点６６と６９の電
圧が等しくなるようにＭＯＳ ＋−ランジスタロ７のダ
ートを制御してこのＭＯＳ ）ランノスタ６７のドレイ
ン電流の値を調整するので、回路点６６における電圧も
電源電圧の変動とは無関係に常に一定に保持される。
スタ６３．６８はそれぞれ定電流源と等価であり、ＭＯ
Ｓトランジスタ６１．７１にはそれぞれ常に一定電流が
流れるので、ＭＯＳトランジスタ６１．７１の各ダート
、ソース間電圧はＶｎｎ ＋ Ｖｓｓ間の電源電圧の変
動とは無関係に常に一定である。したがって、回路点６
２．６９の各電圧もそれぞれ■ＤＤ ”８１１がら常に
一定である。一方、増幅部７２は回路点６６と６９の電
圧が等しくなるようにＭＯＳ ＋−ランジスタロ７のダ
ートを制御してこのＭＯＳ ）ランノスタ６７のドレイ
ン電流の値を調整するので、回路点６６における電圧も
電源電圧の変動とは無関係に常に一定に保持される。
ところで、バイアス回路６０において回路点６６と６９
の電圧が等しいので、ＭＯＳトランジスタ６ノのゲート
・ソース間電圧と、ＭＯＳトランジスタ６５のダート・
ソース間電圧およびＭＯＳ ）ランジスタフ１のダート
・ソース間電圧の総和はｖＤＤ、７８８間の電源電圧に
等しい。一方、ＭＯＳ ）ランジスタ３１，２１．３２
の各ダート・ソース間電圧の総和もＶＤＤ Ｉ ７１１
８間の電源電圧に等しい。さらにバイアス回路６０内の
ＭＯＳ トランジスタ６５．６７およびソースフォロワ
部２０内のＭＯＳ ）ランジスタ２１．２２の各チャネ
ル幅とチャネル長との比が前記したように設定されてい
るので、バイアス回路６０内のＭＯＳ ）ランジスタロ
５のダート・ソース間電圧はソースフォロワ部２０内の
ＭＯＳトランジスタ２１のダート・ソース間電圧と等し
い。したがって、出力部３０内のＭＯＳ ）ランジスタ
３１．３２の各ダート・ソース間電圧の和は、バイアス
回路６０内のＭＯＳ ）ランジスタロ１．７１の各デー
ト・ソース間電圧の和と等しいものとなる。さらに上記
したように上記ＭＯ８）ランシスタロ１．７１の各ダー
ト、ソース間電圧は電源電圧の変動とは無関係に常に一
定であるために、出力部３０内のＭＯＳ ）ランジスタ
３１．３２の各ダート。
の電圧が等しいので、ＭＯＳトランジスタ６ノのゲート
・ソース間電圧と、ＭＯＳトランジスタ６５のダート・
ソース間電圧およびＭＯＳ ）ランジスタフ１のダート
・ソース間電圧の総和はｖＤＤ、７８８間の電源電圧に
等しい。一方、ＭＯＳ ）ランジスタ３１，２１．３２
の各ダート・ソース間電圧の総和もＶＤＤ Ｉ ７１１
８間の電源電圧に等しい。さらにバイアス回路６０内の
ＭＯＳ トランジスタ６５．６７およびソースフォロワ
部２０内のＭＯＳ ）ランジスタ２１．２２の各チャネ
ル幅とチャネル長との比が前記したように設定されてい
るので、バイアス回路６０内のＭＯＳ ）ランジスタロ
５のダート・ソース間電圧はソースフォロワ部２０内の
ＭＯＳトランジスタ２１のダート・ソース間電圧と等し
い。したがって、出力部３０内のＭＯＳ ）ランジスタ
３１．３２の各ダート・ソース間電圧の和は、バイアス
回路６０内のＭＯＳ ）ランジスタロ１．７１の各デー
ト・ソース間電圧の和と等しいものとなる。さらに上記
したように上記ＭＯ８）ランシスタロ１．７１の各ダー
ト、ソース間電圧は電源電圧の変動とは無関係に常に一
定であるために、出力部３０内のＭＯＳ ）ランジスタ
３１．３２の各ダート。
ソース間電圧の和も常に一定となる。すなわち、この実
施例回路では、電源電圧の変動分を・ぐイアス回路６０
でＭＯＳ ）ランジスタロ５のダート。
施例回路では、電源電圧の変動分を・ぐイアス回路６０
でＭＯＳ ）ランジスタロ５のダート。
ソース間電圧の変動分としてとらえ、この変動分をソー
スフォロワ部２０を構成する駆動用のＭＯＳトランジス
タ２１のダート、ソース間電圧に移し変えることによっ
て、出力部３０内のＭＯＳ ）ランジスタ３１．３２の
各ダート、ソース間電圧の和を電源電圧の変動とは無関
係に常に一定とするようにしたものである。
スフォロワ部２０を構成する駆動用のＭＯＳトランジス
タ２１のダート、ソース間電圧に移し変えることによっ
て、出力部３０内のＭＯＳ ）ランジスタ３１．３２の
各ダート、ソース間電圧の和を電源電圧の変動とは無関
係に常に一定とするようにしたものである。
上記ＭＯ８）ランジスタ３１．３２の各ダート。
ソース間電圧の和が一定でちれば、■ＤＤ、■８６間の
電源電圧が変動してもこの両ＭＯＳトランジスタ３１．
３２のドレイン電流はほとんど変化せず、出力部３０に
おける消費電流の変動もほとんどない。また電源電圧の
変動によるソースフォロワ部２０における電流の変動お
よびバイアス回路６０内においてＭＯＳ ）ランジスタ
ロ５゜６７を直列に介して流れる電流の変動は、ＭＯＳ
トランジスタ２１．６５のＷ／Ｌ ’に充分に小さく設
定すればそれぞれ無視し得るほど小さくおさえることが
できる。したがって、電源電圧の変動による消費電流の
変化を小さくすることができ、これによって各ＭＯ３）
ランノスタのｇｍの変化を小さくでき、広い電源電圧の
範囲でゲイン、帯域幅等の特性を良好に保つことができ
る。さらに電源電圧の変動分はソースフォロワ部２０内
のＭＯＳ ）ランジスタ２１のゲート、ソース間電圧の
変動となって表われ、出力部３０内のＭＯＳ ）ラン・
ゾスタ３１のダート、ソース間電圧はほとんど変化しな
いので、差動増幅部１０内のＭＯＳ ）ランジスタ１６
のソース、ドレイン間電圧もほぼ一定に保たれる。これ
により差動増幅部１０内のＭＯＳ ）ランジスタ１５．
１６のソース、ドレイン間電圧は常にノ々ランスした状
態に保たれ、この結果、オフセットを少なくすることが
でき、ＰＳＲＲ（電源電圧除去比）が向上するので電源
からのノイズに対する影響を極めて小さくすることがで
きる。
電源電圧が変動してもこの両ＭＯＳトランジスタ３１．
３２のドレイン電流はほとんど変化せず、出力部３０に
おける消費電流の変動もほとんどない。また電源電圧の
変動によるソースフォロワ部２０における電流の変動お
よびバイアス回路６０内においてＭＯＳ ）ランジスタ
ロ５゜６７を直列に介して流れる電流の変動は、ＭＯＳ
トランジスタ２１．６５のＷ／Ｌ ’に充分に小さく設
定すればそれぞれ無視し得るほど小さくおさえることが
できる。したがって、電源電圧の変動による消費電流の
変化を小さくすることができ、これによって各ＭＯ３）
ランノスタのｇｍの変化を小さくでき、広い電源電圧の
範囲でゲイン、帯域幅等の特性を良好に保つことができ
る。さらに電源電圧の変動分はソースフォロワ部２０内
のＭＯＳ ）ランジスタ２１のゲート、ソース間電圧の
変動となって表われ、出力部３０内のＭＯＳ ）ラン・
ゾスタ３１のダート、ソース間電圧はほとんど変化しな
いので、差動増幅部１０内のＭＯＳ ）ランジスタ１６
のソース、ドレイン間電圧もほぼ一定に保たれる。これ
により差動増幅部１０内のＭＯＳ ）ランジスタ１５．
１６のソース、ドレイン間電圧は常にノ々ランスした状
態に保たれ、この結果、オフセットを少なくすることが
でき、ＰＳＲＲ（電源電圧除去比）が向上するので電源
からのノイズに対する影響を極めて小さくすることがで
きる。
第４図は第３図中の増幅部７２を具体化した場合の全体
の構成を示す回路図である。増幅部７２はケ゛−トが非
反転入力端子もしくは反転入力端子となる１対のＰチャ
ネルＭＯＳトランジスタ８１，８２、この両ＭＯ３）ラ
ンジスタ８１゜８２の負荷回路となるカレントミラー回
路を構成する１対のＮチャネルｂｉｏｓ ）ランソスタ
８３゜８４、駆動電流を流すためのＰチャネルＭＯ８ト
ランジスタ８５、このＭＯＳ ）ランジスタ８５のダー
トにバイアスを供給する定電圧源８６全備えている。す
なわち、この増幅部７２はｍＩ記差動増幅部１０と同様
の回路［１り成となっている。
の構成を示す回路図である。増幅部７２はケ゛−トが非
反転入力端子もしくは反転入力端子となる１対のＰチャ
ネルＭＯＳトランジスタ８１，８２、この両ＭＯ３）ラ
ンジスタ８１゜８２の負荷回路となるカレントミラー回
路を構成する１対のＮチャネルｂｉｏｓ ）ランソスタ
８３゜８４、駆動電流を流すためのＰチャネルＭＯ８ト
ランジスタ８５、このＭＯＳ ）ランジスタ８５のダー
トにバイアスを供給する定電圧源８６全備えている。す
なわち、この増幅部７２はｍＩ記差動増幅部１０と同様
の回路［１り成となっている。
第５図は第４図回路の変形例の構成を示す回路図である
。この回路は信−号出力端子３３にＮＰＮトランジスタ
９１、ＮチャネルＭＯ８ｌ−ラン・ゾスタ９２、このト
ランジスタ９２のタートパイアスを供給する定電圧源９
３からなるエミッタフォロワ部９０を追加して、新だな
信号出力端子９４の電流駆動能力を高めるようにしたも
のである。
。この回路は信−号出力端子３３にＮＰＮトランジスタ
９１、ＮチャネルＭＯ８ｌ−ラン・ゾスタ９２、このト
ランジスタ９２のタートパイアスを供給する定電圧源９
３からなるエミッタフォロワ部９０を追加して、新だな
信号出力端子９４の電流駆動能力を高めるようにしたも
のである。
第６図は第４図回路の他の変形例による構成を示す回路
図である。この回路では第４図回路内のＮチャネルＭＯ
８）ランジスタはすべてこれと反対導ｆｒａ型のＰチャ
ネルのものを用い、ＰチャネルのものはＮチャネルのも
のを用いるように構成したものであり、対応するｌ・ラ
ンジスタにはその打上′の末尾に莢文字のＢを伺してい
る。
図である。この回路では第４図回路内のＮチャネルＭＯ
８）ランジスタはすべてこれと反対導ｆｒａ型のＰチャ
ネルのものを用い、ＰチャネルのものはＮチャネルのも
のを用いるように構成したものであり、対応するｌ・ラ
ンジスタにはその打上′の末尾に莢文字のＢを伺してい
る。
またトランジスタの等電型が変わったことによって前記
定電圧源５１．６４．７０の代シにそれぞれ逆極性の定
電圧源５１Ｂ、６４Ｂ、７０Ｂがそれぞれ用いられてい
る。
定電圧源５１．６４．７０の代シにそれぞれ逆極性の定
電圧源５１Ｂ、６４Ｂ、７０Ｂがそれぞれ用いられてい
る。
第７図および第８図はそれぞれ前記定電圧係５１．６４
．７０を内部で構成する場合の回路図である３、このう
ち、Ｖ８ｓを基準にして所定電圧を発生する定電圧源５
１．６４は第７図に示すように、電源ＶＢヲダートバイ
アスとする、定電流源と等価なＰチャネルＭＯＳトラン
ジスタ１０１と、このＭＯＳ ）ランノスタ１０ノに流
れる定電流が供給されダート、ソース間電圧が定電圧バ
イアスとして出力されるＮチャネルＭＯＳトランジスタ
１０２とから構成されている。すた、ＶＤＤを基準にし
て所定電圧を発生する定電圧源７０は第８図に示すよう
に、電源ＶＢをケ゛−トバイアスとする、定電流源と等
価なＮチャネルＭＯ８）ランジスタ１０３と、このＭＯ
Ｓ ）ランジスタ１０３に流れる定電流が供給されダー
ト。
．７０を内部で構成する場合の回路図である３、このう
ち、Ｖ８ｓを基準にして所定電圧を発生する定電圧源５
１．６４は第７図に示すように、電源ＶＢヲダートバイ
アスとする、定電流源と等価なＰチャネルＭＯＳトラン
ジスタ１０１と、このＭＯＳ ）ランノスタ１０ノに流
れる定電流が供給されダート、ソース間電圧が定電圧バ
イアスとして出力されるＮチャネルＭＯＳトランジスタ
１０２とから構成されている。すた、ＶＤＤを基準にし
て所定電圧を発生する定電圧源７０は第８図に示すよう
に、電源ＶＢをケ゛−トバイアスとする、定電流源と等
価なＮチャネルＭＯ８）ランジスタ１０３と、このＭＯ
Ｓ ）ランジスタ１０３に流れる定電流が供給されダー
ト。
ソース間電圧が定電圧バイアスとして出力されるＰチャ
ネルＭＯ３）ランジスタ１０４とから構成されている。
ネルＭＯ３）ランジスタ１０４とから構成されている。
第９図は従来回路および上記実施例回路において、電源
電圧が変動した場合の消費電流変化の特性を示す図であ
シ、図中の特性曲線ａは上記実施例回路のものであシ、
曲線すは従来回路のものである。上記実施例による曲線
ａでは電源電圧が４ｖから９ｖに上昇しても消費電流は
６０％程度増加するだけである。ところが従来の曲線す
では電源電圧が４Ｖから５，５■に上昇しただけで消費
電流は４００チ以上変化してしまう。このため、上記実
施例回路において電源電圧が４ｖから９ｖに上昇しても
帯域幅は高々３０チ程度変化するのみであるが、従来回
路では４ｖから５，５■に上昇しただけで２．３倍も変
化してし捷う、。
電圧が変動した場合の消費電流変化の特性を示す図であ
シ、図中の特性曲線ａは上記実施例回路のものであシ、
曲線すは従来回路のものである。上記実施例による曲線
ａでは電源電圧が４ｖから９ｖに上昇しても消費電流は
６０％程度増加するだけである。ところが従来の曲線す
では電源電圧が４Ｖから５，５■に上昇しただけで消費
電流は４００チ以上変化してしまう。このため、上記実
施例回路において電源電圧が４ｖから９ｖに上昇しても
帯域幅は高々３０チ程度変化するのみであるが、従来回
路では４ｖから５，５■に上昇しただけで２．３倍も変
化してし捷う、。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。たとえば第４図回路中の差動
増幅部ＩＯ内の定電流源用のＭＯＳ ）ランノスタ１７
を定電圧源５１でダート制御する代りに、第１０図に示
すようなＭＯＳトランジスタのしきい値電圧の変動をキ
ャンセルすることができるようなバイアス回路１１０を
用いてもよく、同様に増幅部７２内の定電流源用のＭＯ
Ｓ ）ランノスタ８５を定電圧源８６でダート制御する
代υに、第１１図に示すようなＭＯＳ ’・ランジスタ
のしきい値電圧の変動をキャンセルすることができるよ
うなバイアス回路１２０を用いてもよい１．上記両バイ
アス回路１１０．１２０は、ＮチャネルＭＯＳトランジ
スタ、ＰチャネルＭＯ３）ランジスタでそれぞれ構成さ
れた２個のカレントミラー回路の一方の入力端を他方の
出力端に交互に接続し、一方のカレントミラー回路のダ
ート相互間に電流設定用の抵抗を挿入するようにしたも
のである。両バイアス回路１１０，１２０では、電源の
投入後に一方の出力電流が他方の入力電流となるので回
路に流れる電流は順次増加するが、抵抗が挿入されてい
るのでこの電流の増加はある電流値で停止する。そして
この電流値は各トランジスタのしきい値電圧の変動にか
かわらず一定である。このため、ＭＯＳ ）ランジスタ
１７．８５に流れる電流もしきい値電圧の変動にかかわ
らず一定値に保持される。
種々の変形が可能である。たとえば第４図回路中の差動
増幅部ＩＯ内の定電流源用のＭＯＳ ）ランノスタ１７
を定電圧源５１でダート制御する代りに、第１０図に示
すようなＭＯＳトランジスタのしきい値電圧の変動をキ
ャンセルすることができるようなバイアス回路１１０を
用いてもよく、同様に増幅部７２内の定電流源用のＭＯ
Ｓ ）ランノスタ８５を定電圧源８６でダート制御する
代υに、第１１図に示すようなＭＯＳ ’・ランジスタ
のしきい値電圧の変動をキャンセルすることができるよ
うなバイアス回路１２０を用いてもよい１．上記両バイ
アス回路１１０．１２０は、ＮチャネルＭＯＳトランジ
スタ、ＰチャネルＭＯ３）ランジスタでそれぞれ構成さ
れた２個のカレントミラー回路の一方の入力端を他方の
出力端に交互に接続し、一方のカレントミラー回路のダ
ート相互間に電流設定用の抵抗を挿入するようにしたも
のである。両バイアス回路１１０，１２０では、電源の
投入後に一方の出力電流が他方の入力電流となるので回
路に流れる電流は順次増加するが、抵抗が挿入されてい
るのでこの電流の増加はある電流値で停止する。そして
この電流値は各トランジスタのしきい値電圧の変動にか
かわらず一定である。このため、ＭＯＳ ）ランジスタ
１７．８５に流れる電流もしきい値電圧の変動にかかわ
らず一定値に保持される。
以上説明したようにこの発明によれば、広い電源電圧の
範囲で良好な特性を得ることができしかもオフセットも
少ない演算増幅回路を提供することができる。
範囲で良好な特性を得ることができしかもオフセットも
少ない演算増幅回路を提供することができる。
第１図および第２図はそれぞれ従来回路の回路図、第３
図はこの発明の一実施例による構成を示す回路図、８ｇ
４図は第３図中の一部を具体化した全体の構成を示す回
路図、第５図は上記実施例回路の変形例の構成を示す回
路図、第６図は他の変形例の構成を示す回路図、第７図
および第８図はそれぞれ第４図回路の一部？具体的に示
す回路図、第９図はこの発明を説明するだめの特性図、
第１０図および第１１図はそれぞれこの発明の変形例の
構成を示す回路図である。 １０・・・差動増幅部、２０・・ソースフオロワ部、３
０・・・出力部、３３・・イｇ−号出力端子、６θ・・
・バイアス回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
図はこの発明の一実施例による構成を示す回路図、８ｇ
４図は第３図中の一部を具体化した全体の構成を示す回
路図、第５図は上記実施例回路の変形例の構成を示す回
路図、第６図は他の変形例の構成を示す回路図、第７図
および第８図はそれぞれ第４図回路の一部？具体的に示
す回路図、第９図はこの発明を説明するだめの特性図、
第１０図および第１１図はそれぞれこの発明の変形例の
構成を示す回路図である。 １０・・・差動増幅部、２０・・ソースフオロワ部、３
０・・・出力部、３３・・イｇ−号出力端子、６θ・・
・バイアス回路。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図
Claims (2)
- （１）第１．第２の電位印加点と、信号出力端子と、第
１ないし第４の回路点と、入力信号に対応した信号を出
力する出力端子を有する信号増幅部と、上記第１の電位
印加点と第１の回路点との間に挿入されダートが上記信
号増幅部の出力端子に接続される第１導電型の第１のＭ
ＯＳトランジスタと、上記第１の回路点と第２の電位印
加点との間に挿入される第１４電型の第２のＭＯＳ ）
ランジスタと、上記第１の電位印加点と信号出力端子と
の間に挿入されダートが上記信号増幅部の出力端子に接
続される第２導電型の第３のＭＯＳ ）ランノスタと、
上記信号出力端子と第２の電位印加点との間に挿入され
ダートが上記第１の回路点に接続される第１導電壓の第
４のＭＯＳ ）ランジスタと、上記第１の電位印加点と
第２の回路点との間に挿入されダートがさらに第２の回
路点に接続される第２導電型の第５のＭＯＳ ）ランジ
スタと、上記第２の回路点と第２の電位印加点との間に
挿入される第１の定電流源と、上記第１の電位印加点と
第３の回路点との間に挿入されダートが上記第２の回路
点に接続された第１導電型の第６のＭＯＳ ）ランジス
タと、上記第３の回路点と第２の電位印加点との間に挿
入される第１導電型の第７のＭＯＳトランジスタと、上
記第１の電位印加点と第４の回路点との間に挿入される
第２の定電流源と、上記第４の回路点と第２の電位印加
点との間に挿入されダートがさらに第４の回路点に接続
される第１導電型の第８のＭＯＳ ）ランジスタと、反
転入力端子、非反転入力端子および出力端子を有する増
幅部と、この増幅部の非反転入力端子を上記第３の回路
点に接続する手段と、上記増幅部の反転入力端子を上記
第４の回路点に接続する手段と、上記増幅部の出力端子
を上記第２および第７のＭＯＳ ）ランジスタのダート
に接続する手段とを具備したことを特徴とする特許増幅
回路、１ - （２） 前記第１のＭＯＳ ）ランジスタのチャネル
幅とチャネル長との比と第２のＭＯＳ ）ランジスタの
チャネル幅とチャネル長との比との比が、前記第６のＭ
ＯＳ ）ランジスタのチャネル幅とチャネル長との比と
第７のＭＯＳ ）ランジスタのチャネル幅とチャネル長
との比との比と等しく設定されている特許請求の範囲第
１項に記載の演算増幅回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070444A JPS59196613A (ja) | 1983-04-21 | 1983-04-21 | 演算増幅回路 |
| US06/601,362 US4524329A (en) | 1983-04-21 | 1984-04-17 | Operational amplifier circuit |
| EP84104420A EP0123275B1 (en) | 1983-04-21 | 1984-04-18 | Operational amplifier circuit |
| DE8484104420T DE3484143D1 (de) | 1983-04-21 | 1984-04-18 | Schaltungsanordnung fuer einen operationsverstaerker. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58070444A JPS59196613A (ja) | 1983-04-21 | 1983-04-21 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59196613A true JPS59196613A (ja) | 1984-11-08 |
Family
ID=13431667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58070444A Pending JPS59196613A (ja) | 1983-04-21 | 1983-04-21 | 演算増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4524329A (ja) |
| EP (1) | EP0123275B1 (ja) |
| JP (1) | JPS59196613A (ja) |
| DE (1) | DE3484143D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207209A (ja) * | 1987-02-24 | 1988-08-26 | Asahi Kasei Micro Syst Kk | 演算増幅器 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
| US4788510A (en) * | 1987-05-29 | 1988-11-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | Differential input stage for differential line receivers and operational amplifiers |
| JP2594585B2 (ja) * | 1987-11-25 | 1997-03-26 | 富士通株式会社 | 演算増幅回路 |
| US4859928A (en) * | 1988-12-20 | 1989-08-22 | Tektronix, Inc. | CMOS comparator bias voltage generator |
| US5083051A (en) * | 1990-02-26 | 1992-01-21 | Motorola, Inc. | Output driver circuit with improved output stage biasing |
| DE4111103A1 (de) * | 1991-04-05 | 1992-10-08 | Siemens Ag | Cmos-bandabstands-referenzschaltung |
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