JPS5934706A - 電力増幅回路 - Google Patents
電力増幅回路Info
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- JPS5934706A JPS5934706A JP57144474A JP14447482A JPS5934706A JP S5934706 A JPS5934706 A JP S5934706A JP 57144474 A JP57144474 A JP 57144474A JP 14447482 A JP14447482 A JP 14447482A JP S5934706 A JPS5934706 A JP S5934706A
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- potential
- circuit
- amplifying
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- mosfets
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3081—Duplicated single-ended push-pull arrangements, i.e. bridge circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は集積化するのに適したＭＯＳ形の電力増幅回
路に関する。
路に関する。
最近、ディジタル音声合成用の集積回路が開発実用化さ
れている。この音声合成用の工り積回路はＣＭＯＳプロ
セスによシ製造されているため、アナログ出力電流を大
きくとろうとすると出力段の素子寸法が極めて大きなも
のとなり、チップサイズが大型化してしまうことになる
。このために従来では音声合成用の集積回路の他に１１
１゜力増幅用のバイポーラ形集積回路あるいは外付けの
バイポーラトランジスタを用いて、音声合成用升私回路
からのアナログ出力を増幅してスピーカを駆動するよう
にしている。上記音声合成の技術は最近では、電子式小
型側ｎ機や電子式腕時引鵠の小型電子機器に」７１コ用
されている。
れている。この音声合成用の工り積回路はＣＭＯＳプロ
セスによシ製造されているため、アナログ出力電流を大
きくとろうとすると出力段の素子寸法が極めて大きなも
のとなり、チップサイズが大型化してしまうことになる
。このために従来では音声合成用の集積回路の他に１１
１゜力増幅用のバイポーラ形集積回路あるいは外付けの
バイポーラトランジスタを用いて、音声合成用升私回路
からのアナログ出力を増幅してスピーカを駆動するよう
にしている。上記音声合成の技術は最近では、電子式小
型側ｎ機や電子式腕時引鵠の小型電子機器に」７１コ用
されている。
このような機器において部品の点数を削減することは価
格の低下および信頼性の向上を図る上で最も重要なこと
であり、したがって上記のように音声合成のために２個
の集積回路あるいは、外付は部品を用いることは極めて
不紅済である。
格の低下および信頼性の向上を図る上で最も重要なこと
であり、したがって上記のように音声合成のために２個
の集積回路あるいは、外付は部品を用いることは極めて
不紅済である。
このため、音声合成用の集積回路の出力段に、ＭＯＳＦ
ＥＴよシも小さな素子寸法で大きな出力電流を得ること
ができるバイポーラトランジスタを形成することによシ
、チップサイズを大型化することなしに出力電流の増大
化を図る方法も考えられる。ところが０ＭＯ８７０ロセ
スではＮＰＮトランジスタしか作れずＰＮＰ ）ランノ
スタと組合せだプッシュプル構成にできず、かつ出力段
に設げられているＮＰＮバイ］？−ラトランジスタに常
電力が消費され、この結果、消費電力が犬きくなってし
まう欠点がある。
ＥＴよシも小さな素子寸法で大きな出力電流を得ること
ができるバイポーラトランジスタを形成することによシ
、チップサイズを大型化することなしに出力電流の増大
化を図る方法も考えられる。ところが０ＭＯ８７０ロセ
スではＮＰＮトランジスタしか作れずＰＮＰ ）ランノ
スタと組合せだプッシュプル構成にできず、かつ出力段
に設げられているＮＰＮバイ］？−ラトランジスタに常
電力が消費され、この結果、消費電力が犬きくなってし
まう欠点がある。
またバイポーラトランジスタを用いる上記従来の方法で
はグツシュゾル’ｆｉ’ｉ成にできないので、バランス
ドトランスレス（ＢＴＬ ）動作させることはできない
。このために出力の振幅を電源電圧以上にすることがで
きず、前記小型電子機器のように低い電源電圧で１駆動
するような場合には、その電圧に応じた低い出力振幅し
かｑ＜ｈられないという欠点がある。
はグツシュゾル’ｆｉ’ｉ成にできないので、バランス
ドトランスレス（ＢＴＬ ）動作させることはできない
。このために出力の振幅を電源電圧以上にすることがで
きず、前記小型電子機器のように低い電源電圧で１駆動
するような場合には、その電圧に応じた低い出力振幅し
かｑ＜ｈられないという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あυ、その目的とするところは１チツゾ化が可能であり
、しかも無信号入力時における電力消費が少なく、かつ
出力段をブツシュレ ゾル構成にすることによってＢＴＬ動作をｂ］能しもっ
て出力振幅を大きくすることができる％’、力増幅回路
を提供することにある。
あυ、その目的とするところは１チツゾ化が可能であり
、しかも無信号入力時における電力消費が少なく、かつ
出力段をブツシュレ ゾル構成にすることによってＢＴＬ動作をｂ］能しもっ
て出力振幅を大きくすることができる％’、力増幅回路
を提供することにある。
上記目的を達成するためこの発明にあっては、アナログ
入力信号を増幅回路で増幅し、この出力を反転増幅回路
で反転増幅し、上記増幅回路および反転増幅回路の出力
を直列接続された２個のＰチャネルＭＯ３ＦＥＴのケ゛
−トに供給することによって出力段をプッシュプル構成
にしている。
入力信号を増幅回路で増幅し、この出力を反転増幅回路
で反転増幅し、上記増幅回路および反転増幅回路の出力
を直列接続された２個のＰチャネルＭＯ３ＦＥＴのケ゛
−トに供給することによって出力段をプッシュプル構成
にしている。
しかも上記２個のＭＯＳＦＥＴを十分に者通させるため
に、上記増１１９八回路および反転増１１Ｇ’、ｉ回路
の電源電圧を出力段のＭＯＳＦＥＴに供給する電源電圧
よシも大きくしている。
に、上記増１１９八回路および反転増１１Ｇ’、ｉ回路
の電源電圧を出力段のＭＯＳＦＥＴに供給する電源電圧
よシも大きくしている。
以下図面を参照してこの発明の詳細な説明する。第１図
はこの発明に係る電力増幅回路の第１の実施例の回路措
・成因である。この回路はアナログ入力（Ｆｊ号ＩＮを
増幅する増幅部１１と、この増幅部１１の出力を反転増
幅する反転増幅部１２と、出力段に設けられたプッシュ
プル出力部１３とを備えている。
はこの発明に係る電力増幅回路の第１の実施例の回路措
・成因である。この回路はアナログ入力（Ｆｊ号ＩＮを
増幅する増幅部１１と、この増幅部１１の出力を反転増
幅する反転増幅部１２と、出力段に設けられたプッシュ
プル出力部１３とを備えている。
上記増幅部１１はさらに差動対を構成する一対のＰチャ
ネルＭＯ８ＦＥＴ ２１ 、２２と、負荷用の一対のＮ
ヂャネルＭＯ８ＦＥＴ ２３ 、２４および１Ｆ；、が
１−源用のＰチャネルＭＯ８ＦＥＴ ２５を備えている
。そして上記差動対をゼ、￥成する一方のＭＯＳＦＥＴ
２１０ケ゛−トには抵＃Ａ’、 Ｒ１を介してアナロ
グ入力（ｉｊ号ＩＮが供給される。差動対を構成する他
方のＭＯＳＦＥＴ ２２０ケ“−トには所定のバイアス
電圧ｖＢ１が基準電圧として供給される。上記１（１，
流源用のＭＯＳＦＥＴ ２５のソースには０１定の電源
電圧Ｖ８８ｊが、またゲートには所定のバイアス’＋ニ
ー＋；ｌ圧ｖＢ２がそれぞれ供給され、とのＭＯＳＦＥ
Ｔ ２５に゛は所定の電流が常に流されている。また上
’Ａ（２負荷用の一対のＭＯＳＦＥＴ ２ Ｊ 、 ２
４のソースにはｊカ定の電源電圧■８８２が供給されて
いる。すなわち、上記増幅部１１はハ（７ス′７ｂ、圧
ｖＢ１を基’ｉ、’ｌ／Ｖ’ｒｌＮ ＩＪ、としアナロ
グ入力信号ＩＮを増幅する差動ＪＭ′１１幅回路でおり
、ＭＯＳＦＥＴ ２２と２４の共ｊｌＬドレイン接続点
であるａ点からアナログ入力化分電位に応じた電位が得
られる。
ネルＭＯ８ＦＥＴ ２１ 、２２と、負荷用の一対のＮ
ヂャネルＭＯ８ＦＥＴ ２３ 、２４および１Ｆ；、が
１−源用のＰチャネルＭＯ８ＦＥＴ ２５を備えている
。そして上記差動対をゼ、￥成する一方のＭＯＳＦＥＴ
２１０ケ゛−トには抵＃Ａ’、 Ｒ１を介してアナロ
グ入力（ｉｊ号ＩＮが供給される。差動対を構成する他
方のＭＯＳＦＥＴ ２２０ケ“−トには所定のバイアス
電圧ｖＢ１が基準電圧として供給される。上記１（１，
流源用のＭＯＳＦＥＴ ２５のソースには０１定の電源
電圧Ｖ８８ｊが、またゲートには所定のバイアス’＋ニ
ー＋；ｌ圧ｖＢ２がそれぞれ供給され、とのＭＯＳＦＥ
Ｔ ２５に゛は所定の電流が常に流されている。また上
’Ａ（２負荷用の一対のＭＯＳＦＥＴ ２ Ｊ 、 ２
４のソースにはｊカ定の電源電圧■８８２が供給されて
いる。すなわち、上記増幅部１１はハ（７ス′７ｂ、圧
ｖＢ１を基’ｉ、’ｌ／Ｖ’ｒｌＮ ＩＪ、としアナロ
グ入力信号ＩＮを増幅する差動ＪＭ′１１幅回路でおり
、ＭＯＳＦＥＴ ２２と２４の共ｊｌＬドレイン接続点
であるａ点からアナログ入力化分電位に応じた電位が得
られる。
反転増幅部１２１１′ｉ基準ノ電源Ｋ 圧ＣＧＮＤ＝Ｏ
Ｖ ）印加点にソースが接続されたＰチャネルＭＯ８Ｆ
ＥＴ２６と、このＭＯＳＦＥＴ ２６のドレインにその
ドレインが接続されかつそのソースが前記電源電圧ｖｓ
ｓ２印加点に接続されたＮチャネルＭＯ８ＦＥＴ 、？
７とを備えている。上記Ｍｏ５Ｆｉｒ 、？ ｅのケ
゛−トには前記ａ点の電位が供給され、また上記ＭＯ８
ＦＥＴ２２のゲートには所定のバイアス電圧ＶＢ５が供
給されている。すなわち、この反転増幅部１２はＭＯＳ
ＦＥＴ ２７を負荷ＭＯＳとじかッＭＯ８ＦＥＴ ２６
を駆動ＭＯ８とする０ＭＯ８形のインバータであシ、前
記ａ点の電位に応じた反転電位が両ＭＯ８ＦＥＴ ２６
。
Ｖ ）印加点にソースが接続されたＰチャネルＭＯ８Ｆ
ＥＴ２６と、このＭＯＳＦＥＴ ２６のドレインにその
ドレインが接続されかつそのソースが前記電源電圧ｖｓ
ｓ２印加点に接続されたＮチャネルＭＯ８ＦＥＴ 、？
７とを備えている。上記Ｍｏ５Ｆｉｒ 、？ ｅのケ
゛−トには前記ａ点の電位が供給され、また上記ＭＯ８
ＦＥＴ２２のゲートには所定のバイアス電圧ＶＢ５が供
給されている。すなわち、この反転増幅部１２はＭＯＳ
ＦＥＴ ２７を負荷ＭＯＳとじかッＭＯ８ＦＥＴ ２６
を駆動ＭＯ８とする０ＭＯ８形のインバータであシ、前
記ａ点の電位に応じた反転電位が両ＭＯ８ＦＥＴ ２６
。
２７の共通ドレイン接続点であるｂ点から得られる。
プッシュプル出力部１３は前記ＧＮＤ点にソースが接続
されたＰチャネルＭＯ８ＦＥＴ ２ Ｂと、このＭＯＳ
ＦＥＴ ２ Ｂのドレインにそのソースが接続されその
ドレインが電源電圧ＶＢ８３印加点に接続されたＰチャ
ネルＭＯ８ＦＥＴ ２９とを備えてｂる。上記ＭＯ８Ｆ
ＥＴ ２８０ケ９−トには前記ａ点の電位が、上記ＭＯ
８ＦＥＴ ２９のダートには前記す点の電位がそれぞれ
供給されている。そして上記両ＭＯ３ＦＥＴ２８．２９
の直列接続点、すなわちドレインとソースの接続点であ
るＣ点にはチ１荷となるスピーカ３０の一端が接続され
ている。また上記Ｃ点と前記ＭＯ８ＦＥＴ ２１のケ９
−トとの間には、前記抵抗Ｒ１とともにこの回路全体の
ケ゛インを決定するもう１個の抵抗Ｒ２が接続されてい
る。そして上記スピーカ３ｏの他端は前記電源１１３、
圧ｖ、８３の半分の値を持つ電源電圧ｖｓｓ４印加点に
接続されている。
されたＰチャネルＭＯ８ＦＥＴ ２ Ｂと、このＭＯＳ
ＦＥＴ ２ Ｂのドレインにそのソースが接続されその
ドレインが電源電圧ＶＢ８３印加点に接続されたＰチャ
ネルＭＯ８ＦＥＴ ２９とを備えてｂる。上記ＭＯ８Ｆ
ＥＴ ２８０ケ９−トには前記ａ点の電位が、上記ＭＯ
８ＦＥＴ ２９のダートには前記す点の電位がそれぞれ
供給されている。そして上記両ＭＯ３ＦＥＴ２８．２９
の直列接続点、すなわちドレインとソースの接続点であ
るＣ点にはチ１荷となるスピーカ３０の一端が接続され
ている。また上記Ｃ点と前記ＭＯ８ＦＥＴ ２１のケ９
−トとの間には、前記抵抗Ｒ１とともにこの回路全体の
ケ゛インを決定するもう１個の抵抗Ｒ２が接続されてい
る。そして上記スピーカ３ｏの他端は前記電源１１３、
圧ｖ、８３の半分の値を持つ電源電圧ｖｓｓ４印加点に
接続されている。
また第１図に示す回路を集積化する場合、外部から考え
られる電源にｏｖのＧＮＤとＶＳＳ３のみであり、との
ｖｓｓ３の値はたとえば一３Ｖに設定されている。した
がってこの場合、スピーカ３０の他端に供給される？１
１；源電圧ＶＳＳ４ ｉＪ、’ Ｖａ［１！１から作ら
れその値は−１，５ｖになる。さらに前記電源電圧Ｖ８
Ｓ２は、上記ＶＢＢ３の一３Ｖを図示しな込電圧昇圧回
路でたとえば３倍に列用して一９Ｖに設定している。ま
た電源電圧Ｖｓｓ＋ｆｄ、ＯＶにし、バイアス電圧ｖＢ
１は電源電圧ｖｓｓｓから形成してその値を−１，５ｖ
にし、残シ２つノバイアス電圧■Ｂ２）ｖＢ３もＭＯＳ
ＦＥＴ ２５ 、２７それぞれに適当な電流が流れるよ
うな［ｊｊに設定される。なお、この場合、アナログ入
力（Ｑ月ＩＮの直流バイアスは−１，５■であるとする
。
られる電源にｏｖのＧＮＤとＶＳＳ３のみであり、との
ｖｓｓ３の値はたとえば一３Ｖに設定されている。した
がってこの場合、スピーカ３０の他端に供給される？１
１；源電圧ＶＳＳ４ ｉＪ、’ Ｖａ［１！１から作ら
れその値は−１，５ｖになる。さらに前記電源電圧Ｖ８
Ｓ２は、上記ＶＢＢ３の一３Ｖを図示しな込電圧昇圧回
路でたとえば３倍に列用して一９Ｖに設定している。ま
た電源電圧Ｖｓｓ＋ｆｄ、ＯＶにし、バイアス電圧ｖＢ
１は電源電圧ｖｓｓｓから形成してその値を−１，５ｖ
にし、残シ２つノバイアス電圧■Ｂ２）ｖＢ３もＭＯＳ
ＦＥＴ ２５ 、２７それぞれに適当な電流が流れるよ
うな［ｊｊに設定される。なお、この場合、アナログ入
力（Ｑ月ＩＮの直流バイアスは−１，５■であるとする
。
次に動作を説、明する。壕ず無信号入力時の場合、すな
わちアナログ人カイ≦号ＩＮが−１，５Ｖ一定の場合に
は、Ｃ点の電位も−１，５Ｖに設定される。スピーカ３
０の他端は電源ＶＳＳ４により常に−１，５Ｖに保たれ
ているため、このときスピーカ３０には電流は流れず、
スピーカ３０は駆動さ□れない。
わちアナログ人カイ≦号ＩＮが−１，５Ｖ一定の場合に
は、Ｃ点の電位も−１，５Ｖに設定される。スピーカ３
０の他端は電源ＶＳＳ４により常に−１，５Ｖに保たれ
ているため、このときスピーカ３０には電流は流れず、
スピーカ３０は駆動さ□れない。
一方、増幅部１１はアナログ入力信号ＩＮの変化分を増
幅し、ａ点のＧＮＤに対する電位ｖ８はＩＮの電位の変
化方向と同一の方向に変化する。
幅し、ａ点のＧＮＤに対する電位ｖ８はＩＮの電位の変
化方向と同一の方向に変化する。
いま上記電位■８の絶対値ＩＶａｌがＰチャネルＭＯ８
ＦＢＴ ２６ （１りしきい値電圧Ｖｔｈｐ ］絶対値
Ｉ Ｖｔ ｐｌよシも大きくなっている場合、すなわち
ＩｖａＤＩ Ｖｔｈｐ ｌの場合、反転増幅部１２内の
ＰチャネネルＭＯ８ＦＥＴ ２６がオンする。ＭＯＳＦ
ＥＴ ２６がオンすることによって、ｂ点の電位Ｖｂけ
ほぼＯＶになシ、これによシプッシュプル出力部１３の
一方のＭＯＳＦＥＴ ２９がオフする。寸たａ点の電位
Ｖａをダート入力とするブツシュグル出力部ｕ内の他方
のＭＯＳＦＥＴ ２ Ｂが、そのゲート？１１位に応じ
た導通度でもってオンする。しだがってこの場合には、
ＭＯＳＦＥＴ ２８を介してスピーカ３０にはその時の
アナログ入力信号ＩＮの市泣変化に応じた電流が流れる
。
ＦＢＴ ２６ （１りしきい値電圧Ｖｔｈｐ ］絶対値
Ｉ Ｖｔ ｐｌよシも大きくなっている場合、すなわち
ＩｖａＤＩ Ｖｔｈｐ ｌの場合、反転増幅部１２内の
ＰチャネネルＭＯ８ＦＥＴ ２６がオンする。ＭＯＳＦ
ＥＴ ２６がオンすることによって、ｂ点の電位Ｖｂけ
ほぼＯＶになシ、これによシプッシュプル出力部１３の
一方のＭＯＳＦＥＴ ２９がオフする。寸たａ点の電位
Ｖａをダート入力とするブツシュグル出力部ｕ内の他方
のＭＯＳＦＥＴ ２ Ｂが、そのゲート？１１位に応じ
た導通度でもってオンする。しだがってこの場合には、
ＭＯＳＦＥＴ ２８を介してスピーカ３０にはその時の
アナログ入力信号ＩＮの市泣変化に応じた電流が流れる
。
次にアナログ入力信号ＩＮの１■〕１位が上記とは反対
の方向に変化して、電位ｖａがＶｔｈｐよシもわずか如
大きくなっている場合、すなわち１Ｖａｌ＝ｌ ｖｔｈ
ｐ＋αＩとなっている場合、Ｖａがわずかに変化するこ
とによってｂ点の１δ１位■ｂはＶｔｈｐからｖ６８２
の範囲で変化する。したがってこの場合す点の電位Ｖｂ
をダート入力とするプッシュプル出力部１３内のＭＯＳ
ＦＥＴ ２９が、そのダート電位に応じた導通度でもっ
てオンする。すなわち、この時、スピーカ３ｏにはＭＯ
ＳＦＥＴ ２９を介してこの時のアナログ入力信号ＩＮ
の１に位変化に応じた電流が流れる。なおこの場合、Ｍ
ＯＳＦＥＴ ２ Ｂもオンしここに電流が流れるが、こ
の値はＭＯＳＦＥＴ２８と２６との寸法比とＭＯＳＦＥ
Ｔ ２７に流れる電流の値によって決まるので、設計上
十分に小さくすることができる。
の方向に変化して、電位ｖａがＶｔｈｐよシもわずか如
大きくなっている場合、すなわち１Ｖａｌ＝ｌ ｖｔｈ
ｐ＋αＩとなっている場合、Ｖａがわずかに変化するこ
とによってｂ点の１δ１位■ｂはＶｔｈｐからｖ６８２
の範囲で変化する。したがってこの場合す点の電位Ｖｂ
をダート入力とするプッシュプル出力部１３内のＭＯＳ
ＦＥＴ ２９が、そのダート電位に応じた導通度でもっ
てオンする。すなわち、この時、スピーカ３ｏにはＭＯ
ＳＦＥＴ ２９を介してこの時のアナログ入力信号ＩＮ
の１に位変化に応じた電流が流れる。なおこの場合、Ｍ
ＯＳＦＥＴ ２ Ｂもオンしここに電流が流れるが、こ
の値はＭＯＳＦＥＴ２８と２６との寸法比とＭＯＳＦＥ
Ｔ ２７に流れる電流の値によって決まるので、設計上
十分に小さくすることができる。
また上記実施例回路では、プツシ、−ノル出力部１３を
構成する２個のＭＯＳＦＥＴの２８，２９ゲ一ト入力信
号は、ＶＳＯ４よりも絶対値の大きな電源電圧ＶＳＳ２
が供給されている増幅部１１および反転増Ｉｌ福部１２
から得られるため、ＭＯＳＦＥＴ２８．２９それぞれの
電流、駆動能力を高めるととが可能となる。すなわちい
まＶ２Ｏ３として一３■をそのまま与えたとすると、Ｍ
ＯＳＦＥＴ ２ Ｂのゲート・ソース間電圧は最大で３
Ｖになる。またＶＢ２を一９ｖにした場合、上記ダート
・ソース間電圧は最大で９Ｖに々る。ところで、一般１
ＣＰチャネルＭＯ８ＦＥＴのオン抵抗ＲＯＮＦは次式で
表わされる。
構成する２個のＭＯＳＦＥＴの２８，２９ゲ一ト入力信
号は、ＶＳＯ４よりも絶対値の大きな電源電圧ＶＳＳ２
が供給されている増幅部１１および反転増Ｉｌ福部１２
から得られるため、ＭＯＳＦＥＴ２８．２９それぞれの
電流、駆動能力を高めるととが可能となる。すなわちい
まＶ２Ｏ３として一３■をそのまま与えたとすると、Ｍ
ＯＳＦＥＴ ２ Ｂのゲート・ソース間電圧は最大で３
Ｖになる。またＶＢ２を一９ｖにした場合、上記ダート
・ソース間電圧は最大で９Ｖに々る。ところで、一般１
ＣＰチャネルＭＯ８ＦＥＴのオン抵抗ＲＯＮＦは次式で
表わされる。
Ｗ：チャネル幅
Ｌ：チャネル長
Ｃｏｘ ：ブート絶縁が（１の容月
μｐ：ホール移動度
ｖＧｓ：ゲート・ソース間電圧
Ｖｔｈｐニジきい値電圧
いま■ｔｈｐをＩＶと仮定すると、”ＳＳ２として一３
ｙをそのまま用いた場合のＲＯＮｐのイｉｔ４． Ｒｏ
Ｎｐ （３）は次の第２式のようになる。
ｙをそのまま用いた場合のＲＯＮｐのイｉｔ４． Ｒｏ
Ｎｐ （３）は次の第２式のようになる。
一方、ＶＩＩＩ８２を一９Ｖにした場合のＲＯＭＰの（
ｌｊ＋上記第２および第３式から明らかなように、Ｖｓ
ｓ２＝ −９Ｖとした場合のＭＯＳＦＥＴ ２８のオン
抵抗を、ｖｓｓ２ ＝ −３Ｖとした場合の１／４の値
にすることができる。このためＶＳＯ２を一９ＶＫ設定
することによって、ＭＯＳＦＥＴ ２ Ｂの箱１流駆痕
１能力を一３ｖの時よシも高めることができる。
ｌｊ＋上記第２および第３式から明らかなように、Ｖｓ
ｓ２＝ −９Ｖとした場合のＭＯＳＦＥＴ ２８のオン
抵抗を、ｖｓｓ２ ＝ −３Ｖとした場合の１／４の値
にすることができる。このためＶＳＯ２を一９ＶＫ設定
することによって、ＭＯＳＦＥＴ ２ Ｂの箱１流駆痕
１能力を一３ｖの時よシも高めることができる。
一方、ＭＯＳＦＥＴ ２９についてはパックケ゛−ト効
果の影響や、ケ゛−ト・ソース間電圧がｖｂと同じ値と
はならない等の問題があるために、ＭＯＳＦＥＴ２８の
場合と同じ条件にはならないが、Ｖ２Ｏ３を一９Ｖに設
定した場合の方が一３ｖに設定した」Ｊ、５合よりも駆
動能力を高めることができる。
果の影響や、ケ゛−ト・ソース間電圧がｖｂと同じ値と
はならない等の問題があるために、ＭＯＳＦＥＴ２８の
場合と同じ条件にはならないが、Ｖ２Ｏ３を一９Ｖに設
定した場合の方が一３ｖに設定した」Ｊ、５合よりも駆
動能力を高めることができる。
このように上記実施例回路はＭＯＳＦＥＴのみで構成さ
れるため容易に１ヂツゾ化が可能であシ、また無ｊｉｔ
号入力時、出力段には電流がほとんど流れないため箱、
力消費を少なくすることができる。しかも出力段の電流
駆動能力を高めることができる。なお、上記実施例回路
ではアナログ入力信号ＩＮがＭＯＳＦＥＴ ２１のゲー
トに供給されているため、ＩＮの電位がＯＶＫ近ずくと
６点の電位が一３Ｖに近ずくという反転増幅形の電力増
幅回路となる。したがってこの時のゲインＧはＲ２／
Ｒ１となる。
れるため容易に１ヂツゾ化が可能であシ、また無ｊｉｔ
号入力時、出力段には電流がほとんど流れないため箱、
力消費を少なくすることができる。しかも出力段の電流
駆動能力を高めることができる。なお、上記実施例回路
ではアナログ入力信号ＩＮがＭＯＳＦＥＴ ２１のゲー
トに供給されているため、ＩＮの電位がＯＶＫ近ずくと
６点の電位が一３Ｖに近ずくという反転増幅形の電力増
幅回路となる。したがってこの時のゲインＧはＲ２／
Ｒ１となる。
第２図はこの発明の２０２の実施例の回路構成図である
。この実施例回路ではアナログ入力信号ＩＮを前記増幅
部１１内のＭＯＳＦＥＴ ２２のゲートに供給し、・ぐ
イアスミ圧ｖＢ１を前記ｊＪ（抗Ｒ１を介してＭＯＳＦ
ＥＴ ２１のゲートに供給することによって、正相増幅
形のｔａｒ力増幅回路をｉｆ、ｊ、ｌ成するようにした
ものである。したがって、との′１コ施例回路のケ９イ
ンＧは（Ｒ１＋Ｒ２）／ Ｒ１となる。
。この実施例回路ではアナログ入力信号ＩＮを前記増幅
部１１内のＭＯＳＦＥＴ ２２のゲートに供給し、・ぐ
イアスミ圧ｖＢ１を前記ｊＪ（抗Ｒ１を介してＭＯＳＦ
ＥＴ ２１のゲートに供給することによって、正相増幅
形のｔａｒ力増幅回路をｉｆ、ｊ、ｌ成するようにした
ものである。したがって、との′１コ施例回路のケ９イ
ンＧは（Ｒ１＋Ｒ２）／ Ｒ１となる。
ところで上記第１図νよびｇｒ＋； ２図に示す実施例
回路において、たとえばＴｊ電源［；、汀ＶＳＳ１がπ
Ｉ。
回路において、たとえばＴｊ電源［；、汀ＶＳＳ１がπ
Ｉ。
源電圧ＶＳ８３と同電位に設定されているような場合に
は、ａ点の電位Ｖａは最小でもＶＳＯ３と１９シい電位
すなわち一３ＶＬかならない。するとＭＯＳＦＥＴ ２
６がオンしたま寸となり、この結果、ＭＯＳＦＥＴ ２
９がオフした寸まとなり正常動作しなくなってし壕う。
は、ａ点の電位Ｖａは最小でもＶＳＯ３と１９シい電位
すなわち一３ＶＬかならない。するとＭＯＳＦＥＴ ２
６がオンしたま寸となり、この結果、ＭＯＳＦＥＴ ２
９がオフした寸まとなり正常動作しなくなってし壕う。
第３図は第１図に示す実施例の変形例の回路構成図であ
シ、上記のような不都合を解消するようにしたものであ
る。すなわちこの変形例回路では、前記ＭＯ８ＦＥＴ
２３のドレインにＮチャネルＭＯ３ＦＥＴ ３１のりゞ
−トを接島゛、して力にントミラー回路３２を構成し、
さらに前記ＭＯ８ＦＥＴ ２４ののドレインにＮチャネ
ルＭＯ８ＦＥＴ ３３のダートを接続してカレントミラ
ー回路３４を構成し、上記両ＭＯ８ＦＥＴ ３１ 、
、？ 、？の負荷としてカレントミラー抗Ｌ−１ｄされ
た一対のＰチャネルＭＯ８ＦＥＴ ３５ 。
シ、上記のような不都合を解消するようにしたものであ
る。すなわちこの変形例回路では、前記ＭＯ８ＦＥＴ
２３のドレインにＮチャネルＭＯ３ＦＥＴ ３１のりゞ
−トを接島゛、して力にントミラー回路３２を構成し、
さらに前記ＭＯ８ＦＥＴ ２４ののドレインにＮチャネ
ルＭＯ８ＦＥＴ ３３のダートを接続してカレントミラ
ー回路３４を構成し、上記両ＭＯ８ＦＥＴ ３１ 、
、？ 、？の負荷としてカレントミラー抗Ｌ−１ｄされ
た一対のＰチャネルＭＯ８ＦＥＴ ３５ 。
３６を設けるようにしたものである。そして上Ｕ’、
ＭＯＳＦＥＴ ｓ ｓと３１の直列接紅点テｌ＞ルｄ、
ａ？’４位が前記ＭＯ８ＦＥＴ ２６ 、２８０ケ９−
トに供給されている。すなわち、この変形例回路では、
最大でも一３Ｖから一９Ｖの範囲内でしか変化しないａ
点の電位変化を、２つのカレントミラー回路３２．３４
と負荷となるＭＯＳＦＥＴ ３ｓ 、 ３６とによりＱ
Ｖ〜−９■の電位変化に拡大してＭＯＳＦＥＴ ２６
、２８のダートに９Ｌ鈷することによって、正常動作を
行なわせるようにしたものである。
ＭＯＳＦＥＴ ｓ ｓと３１の直列接紅点テｌ＞ルｄ、
ａ？’４位が前記ＭＯ８ＦＥＴ ２６ 、２８０ケ９−
トに供給されている。すなわち、この変形例回路では、
最大でも一３Ｖから一９Ｖの範囲内でしか変化しないａ
点の電位変化を、２つのカレントミラー回路３２．３４
と負荷となるＭＯＳＦＥＴ ３ｓ 、 ３６とによりＱ
Ｖ〜−９■の電位変化に拡大してＭＯＳＦＥＴ ２６
、２８のダートに９Ｌ鈷することによって、正常動作を
行なわせるようにしたものである。
第４図ｉ−１：第１図に示すシー流側の他の変形例の回
路構成図である。上記第３図の回路ではＭＯＳＦＥＴ
３１と３３および３５と３６のドレイン・ソース間電圧
相互にばらつきがあると入力オフセットが生じてし才う
。とのために、この変形例回路ではＭＯＳＦＥＴ Ｊ
６ 、３３間にＤ１定のケ゛−トバイアス電圧ｖＢ４が
供給されているＮチャネルＭＯ８ＦＥＴ ３７のドレイ
ン・ソース間を挿入することによって上記ドレイン・ソ
ース間電圧のｉｊ、’らつきを補正し、これによって入
力オフセットの補償するようにしたものである。
路構成図である。上記第３図の回路ではＭＯＳＦＥＴ
３１と３３および３５と３６のドレイン・ソース間電圧
相互にばらつきがあると入力オフセットが生じてし才う
。とのために、この変形例回路ではＭＯＳＦＥＴ Ｊ
６ 、３３間にＤ１定のケ゛−トバイアス電圧ｖＢ４が
供給されているＮチャネルＭＯ８ＦＥＴ ３７のドレイ
ン・ソース間を挿入することによって上記ドレイン・ソ
ース間電圧のｉｊ、’らつきを補正し、これによって入
力オフセットの補償するようにしたものである。
第５図は第１図に示す実施例のさらに他の変形例の回路
構成図である。このｙ形例回路では第４図中のＭＯＳＦ
ＥＴ ３７を挿入する代シに、ＭＯＳＦＥＴ ３ｓ 、
３１間に所定のダートバイアス１ｂ７圧ｖＢ５が供給
されている。ＮチャネルＭＯ８ＦＥＴ ３ Ｂのドレイ
ン・ソース間を挿入することによって、前記入力オフセ
ットの補償を行なうようにしたものである。
構成図である。このｙ形例回路では第４図中のＭＯＳＦ
ＥＴ ３７を挿入する代シに、ＭＯＳＦＥＴ ３ｓ 、
３１間に所定のダートバイアス１ｂ７圧ｖＢ５が供給
されている。ＮチャネルＭＯ８ＦＥＴ ３ Ｂのドレイ
ン・ソース間を挿入することによって、前記入力オフセ
ットの補償を行なうようにしたものである。
第６図は第１図に示す実施例の異なる他の変形例の回路
構成図である。この変形例回路では第４図中のＭＯＳＦ
ＥＴ ３７と第５図中のＭＯＳＦＥＴ ３ Ｂを両方備
えることによって前記入力オフセットの補償を行なうよ
うにしたものである。
構成図である。この変形例回路では第４図中のＭＯＳＦ
ＥＴ ３７と第５図中のＭＯＳＦＥＴ ３ Ｂを両方備
えることによって前記入力オフセットの補償を行なうよ
うにしたものである。
第７図は第１図に示す実施例のさらに異なる他の変形例
の回路構成図である。この変形例回路では第３図の回路
に、ＮチャネルＭＯ８ＦＥＴ ３９およびＮチャネルＭ
Ｏ８ＦＥＴ ４０からなるソースフォロワ回路４ノを追
加し、ｂ点の電位Ｖｂをこのソースフォロワ回路′４１
で受けてインピーダンス変換し、この出力で前記ＭＯ８
ＦＥＴ ２９を駆動するようにしだものである。
の回路構成図である。この変形例回路では第３図の回路
に、ＮチャネルＭＯ８ＦＥＴ ３９およびＮチャネルＭ
Ｏ８ＦＥＴ ４０からなるソースフォロワ回路４ノを追
加し、ｂ点の電位Ｖｂをこのソースフォロワ回路′４１
で受けてインピーダンス変換し、この出力で前記ＭＯ８
ＦＥＴ ２９を駆動するようにしだものである。
第８図は第１図に示す実施例のもう１つの変形例の回路
構成図である。卯、７図の回路ではＭＯＳＦＥＴ ２
Ｂが十分にオンしている場合、ソースフォロワ回路４１
を設けたことによってＭ（ト）ＦＥＴ３９の存在によシ
ＭＯ８ＦＥＴ ２９のケ９−ト↑し位がＶｔｈｐ以上と
なることがある。するとこのＭＯ８ＦＥＴ２９もオンし
て、ＭＯＳＦＥＴ、？ ８ 、２９が同時にオンしてし
まうことになる。このため、この変形例回路では第７図
の回路において、ＭＯＳＦＥＴ ２ ｇのダートとＧＮ
Ｄとの間に、前記ｄ点の電位がダートに供給されている
ＰチャネルＭＯ８ＦＥＴ ４２をさらに挿入するように
している。このような構成であれば、ＭＯＳＦＥＴ ２
Ｂが十分にオンするときにはＭＯ８Ｆ’ｔＴ ４ 、
？もオンして、ＭＯＳＦＥＴ ２９のダート電位をほぼ
Ｏｖに設定し得る。
構成図である。卯、７図の回路ではＭＯＳＦＥＴ ２
Ｂが十分にオンしている場合、ソースフォロワ回路４１
を設けたことによってＭ（ト）ＦＥＴ３９の存在によシ
ＭＯ８ＦＥＴ ２９のケ９−ト↑し位がＶｔｈｐ以上と
なることがある。するとこのＭＯ８ＦＥＴ２９もオンし
て、ＭＯＳＦＥＴ、？ ８ 、２９が同時にオンしてし
まうことになる。このため、この変形例回路では第７図
の回路において、ＭＯＳＦＥＴ ２ ｇのダートとＧＮ
Ｄとの間に、前記ｄ点の電位がダートに供給されている
ＰチャネルＭＯ８ＦＥＴ ４２をさらに挿入するように
している。このような構成であれば、ＭＯＳＦＥＴ ２
Ｂが十分にオンするときにはＭＯ８Ｆ’ｔＴ ４ 、
？もオンして、ＭＯＳＦＥＴ ２９のダート電位をほぼ
Ｏｖに設定し得る。
第９図は第１図に示す実施例の異なるもう１つの変形例
の回路構成図である。この変形例回路では、第８図の回
路に前記入力オフセット補供用の２つのＭＯＳＦＥＴ
３７ 、３８を北；加するようにしたものである。
の回路構成図である。この変形例回路では、第８図の回
路に前記入力オフセット補供用の２つのＭＯＳＦＥＴ
３７ 、３８を北；加するようにしたものである。
第１０図は第１図に示す実施例のさらに異なる他のもう
１つの変形例の回路（１゛つ成因である。
１つの変形例の回路（１゛つ成因である。
この変形例回路では、第９図の回路にＰチャネルＭＯ８
ＦＥＴ ４ Ｊ 、 ４４からなるソースフォロワ回路
４５をさらに追加し、ｍ記ｄ点の電位をこのソースフォ
ロワ回路４５で受けてインピーダンス変換し、この出力
で前記ＭＯ８ＦＥＴ ２６ 、２８ 。
ＦＥＴ ４ Ｊ 、 ４４からなるソースフォロワ回路
４５をさらに追加し、ｍ記ｄ点の電位をこのソースフォ
ロワ回路４５で受けてインピーダンス変換し、この出力
で前記ＭＯ８ＦＥＴ ２６ 、２８ 。
４２を駆動するようにしたものである。
第１１図は第１図に示す実施例の変形ゼリの回路構成図
である。第１図の実施例回路では差動対を一対のＰチャ
ネルＭＯ８ＦＥＴ ２１ 、２２で構成するようにした
が、この変形例回路では一対のＮチャネルＭＯ８ＦＥＴ
５１ 、５２で構成するようにしている。このため負
荷ＭＯ８ＦＥＴはＮチャネルのものからＰチャネルのＭ
ＯＳＦＥＴ ５３ 、５４に檻き変わシ、さらに電流源
用ＭＯ８ＦＥＴはＰチャネルのものからＮチャネルのＭ
ＯＳＦＥＴ ５５に僅き変わっている。
である。第１図の実施例回路では差動対を一対のＰチャ
ネルＭＯ８ＦＥＴ ２１ 、２２で構成するようにした
が、この変形例回路では一対のＮチャネルＭＯ８ＦＥＴ
５１ 、５２で構成するようにしている。このため負
荷ＭＯ８ＦＥＴはＮチャネルのものからＰチャネルのＭ
ＯＳＦＥＴ ５３ 、５４に檻き変わシ、さらに電流源
用ＭＯ８ＦＥＴはＰチャネルのものからＮチャネルのＭ
ＯＳＦＥＴ ５５に僅き変わっている。
また上記第１１図に示す変形例に対し５て、前記第３図
、第４図、第７図、第８図、第９図、および第１０図と
同ね２の変形をそれぞれ施こずことも可能である。ただ
し第９図および卯、１０図の変形を施こす場合、ＭＯＳ
ＦＥＴ ３ Ｂ 、に対応するものは除外されねばなら
ない。ちなみに第１２図の回路ｄ５、上記第１１図の変
形例回路に対して前記第４図および第８図と同様の変形
を施こすようにしたものである。この場合、前記Ｎチャ
ネルＭＯ８ＦＥＴ ３１ 、３ 、？ 、 ３７それぞ
れはＰチャネルＭＯ８ＦＥＴ ５６ 、５７ 、５８そ
れぞれに置き変わシ、かつＰチャネルＭＯ８ＦＥＴ ３
５．３６はＮチャネルＭＯ８ＦＥＴ ５９ 、６０に信
き変わっている。さらに前記第２図に示すこの発明の第
２の実施例回路にも、前記第３図ないし第１１図と同様
の変形をそれぞれ施こすこともできる。
、第４図、第７図、第８図、第９図、および第１０図と
同ね２の変形をそれぞれ施こずことも可能である。ただ
し第９図および卯、１０図の変形を施こす場合、ＭＯＳ
ＦＥＴ ３ Ｂ 、に対応するものは除外されねばなら
ない。ちなみに第１２図の回路ｄ５、上記第１１図の変
形例回路に対して前記第４図および第８図と同様の変形
を施こすようにしたものである。この場合、前記Ｎチャ
ネルＭＯ８ＦＥＴ ３１ 、３ 、？ 、 ３７それぞ
れはＰチャネルＭＯ８ＦＥＴ ５６ 、５７ 、５８そ
れぞれに置き変わシ、かつＰチャネルＭＯ８ＦＥＴ ３
５．３６はＮチャネルＭＯ８ＦＥＴ ５９ 、６０に信
き変わっている。さらに前記第２図に示すこの発明の第
２の実施例回路にも、前記第３図ないし第１１図と同様
の変形をそれぞれ施こすこともできる。
第１３図はこの発明の応用例を示し、上記紀１２図に示
す回路を基本とする箱、力増１１腸回路を２回路設けて
ＢＴＬ ：ｌ妾Ｕ１；するようにしたものである。この
回路では一方の電力増幅回路１００にアナログ人カイ１
Ｘ号ＩＮを直接供給してその出力をスピーカ３０の一端
に供給するとともに、この回路１００の出力を他方の電
力増幅回路２００に入力として供給しさらにその出力を
スピーカ３θの他端に供給するようにしたものである。
す回路を基本とする箱、力増１１腸回路を２回路設けて
ＢＴＬ ：ｌ妾Ｕ１；するようにしたものである。この
回路では一方の電力増幅回路１００にアナログ人カイ１
Ｘ号ＩＮを直接供給してその出力をスピーカ３０の一端
に供給するとともに、この回路１００の出力を他方の電
力増幅回路２００に入力として供給しさらにその出力を
スピーカ３θの他端に供給するようにしたものである。
また上記両回路１００，２００において、バ′・動対ｆ
：構成する各一方のＭＯＳＦＥＴ ５２へのり−１・バ
イアス電圧ｖＢＢは、０■印加点と一３■印加点との間
に直列挿入されている等価な一対の抵抗６１．６２によ
って−１，５ＶＫ設定されている。
：構成する各一方のＭＯＳＦＥＴ ５２へのり−１・バ
イアス電圧ｖＢＢは、０■印加点と一３■印加点との間
に直列挿入されている等価な一対の抵抗６１．６２によ
って−１，５ＶＫ設定されている。
この回路では無信号入力時、両回路１００゜２０ＯＯＣ
点の電位はともに−１，５Ｖ Ｋ ’ｉｓ’：定される
ため、スピーカ３０には電流はほとんど流れない。また
アナログ入力信号−位が変化する場合、両回路１００，
２００の６点の電位は−１，５Ｖを中心にして互いに逆
方向に同じ電位だけ変化するのでスピーカ３０ ｉｄ：
ＢＴＬ駆動されることになる。そしてこの場合にスピ
ーカ３０の両端に加わる霜、圧の変化Ｉｆｊｌ囲は最大
で３ｖの倍の６Ｖとなる。したがってこの回路材成の、
ようにＢＴＬ接続することによシ、より大きな出力振幅
でスピーカ３０を１（１ス動することができる。
点の電位はともに−１，５Ｖ Ｋ ’ｉｓ’：定される
ため、スピーカ３０には電流はほとんど流れない。また
アナログ入力信号−位が変化する場合、両回路１００，
２００の６点の電位は−１，５Ｖを中心にして互いに逆
方向に同じ電位だけ変化するのでスピーカ３０ ｉｄ：
ＢＴＬ駆動されることになる。そしてこの場合にスピ
ーカ３０の両端に加わる霜、圧の変化Ｉｆｊｌ囲は最大
で３ｖの倍の６Ｖとなる。したがってこの回路材成の、
ようにＢＴＬ接続することによシ、より大きな出力振幅
でスピーカ３０を１（１ス動することができる。
なお第１３図では各パワーダウン信号ＰＤＮ 、ＰＤＮ
。
。
ＰＤＮ ’をケ９−ト入力とするＭＯＳＦＥＴをさらに
設け、スタンバイ時にこれらのＭＯＳＦＥＴをオンある
いはオフ状態に設定することによって低消費短刀化を実
現している。そして上記イ冨号ＰＤＮ 、 ＰＤＮは一
３Ｖ系の信号であし、ＰＤＮ’幻−９Ｖ系のものである
。また第１３図において、？ ００ ｔ、Ｊ： −３Ｖ
の電圧を３倍ＶＣ！′＃、圧して一９■を得るための昇
圧回路である。この昇圧回路ＳＯＯはコンデンサを用い
た周知の回路を用いることができ、この他１１Ｃ３倍圧
以上のものを用いるようにしてもよい。
設け、スタンバイ時にこれらのＭＯＳＦＥＴをオンある
いはオフ状態に設定することによって低消費短刀化を実
現している。そして上記イ冨号ＰＤＮ 、 ＰＤＮは一
３Ｖ系の信号であし、ＰＤＮ’幻−９Ｖ系のものである
。また第１３図において、？ ００ ｔ、Ｊ： −３Ｖ
の電圧を３倍ＶＣ！′＃、圧して一９■を得るための昇
圧回路である。この昇圧回路ＳＯＯはコンデンサを用い
た周知の回路を用いることができ、この他１１Ｃ３倍圧
以上のものを用いるようにしてもよい。
この発明ｄ：上記した実施例に限定されるものではなく
さらに種々の変形が可能である。たとえばＭＯＳＦＥＴ
のＰチャネル、Ｎチャネルのチャネル形をすべて反対の
ものにＦｊき替えて、電源電圧として正析件のものを供
給するようにしでもよい。
さらに種々の変形が可能である。たとえばＭＯＳＦＥＴ
のＰチャネル、Ｎチャネルのチャネル形をすべて反対の
ものにＦｊき替えて、電源電圧として正析件のものを供
給するようにしでもよい。
以上説明したようにこの発明によｉｌば、１チツプ化が
可能であり、しかもｅＧ （ｉ外入力■゛ｒにおける電
力消費が少々く、かつ出力段をプッシュプル構成にする
ことによってＢＴＬ重ＩＩ作を可能としもって出力弘′
中パ１を大きくするとと／）： ＋ｉｌ’ （１’、な
７ｉｌ、力増幅回路を稈伊、することができる。
可能であり、しかもｅＧ （ｉ外入力■゛ｒにおける電
力消費が少々く、かつ出力段をプッシュプル構成にする
ことによってＢＴＬ重ＩＩ作を可能としもって出力弘′
中パ１を大きくするとと／）： ＋ｉｌ’ （１’、な
７ｉｌ、力増幅回路を稈伊、することができる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例の回路イ１゜Ｉ・成因
、第２図はこの発明の第２の実施例の回路＋１”：’成
図１、第３図々いし第１２図はそれぞれ汗７１図の変形
例の回路１戸・成因、ＰＩ３図はこの発明の応用例の回
路構成図である。 １１・・・増幅部、１２・・・反転増幅部、１３・・・
フ０ッシュゾル出力部、２１，２２，２５．２６ｐｚ
８ 、；ｐ ９ 、ａｓ、ｓ ６ 、ｔ ２
、ｓｓ、ｓ ４ 。 ５６，５７．５８・・・ＰチャネルＭＯ８ＦＫＴ １２
３ 。 ２４．２７，３１，３ ３．３７．３８ｍ３９゜４０．
５１．５２，５５，５９．６０・・・ＮチャネルＭＯ８
ＦＥＴ 、 ｓ ｏ・・・スピーカ、３２．３４・・・
カレントミラー回路。
、第２図はこの発明の第２の実施例の回路＋１”：’成
図１、第３図々いし第１２図はそれぞれ汗７１図の変形
例の回路１戸・成因、ＰＩ３図はこの発明の応用例の回
路構成図である。 １１・・・増幅部、１２・・・反転増幅部、１３・・・
フ０ッシュゾル出力部、２１，２２，２５．２６ｐｚ
８ 、；ｐ ９ 、ａｓ、ｓ ６ 、ｔ ２
、ｓｓ、ｓ ４ 。 ５６，５７．５８・・・ＰチャネルＭＯ８ＦＫＴ １２
３ 。 ２４．２７，３１，３ ３．３７．３８ｍ３９゜４０．
５１．５２，５５，５９．６０・・・ＮチャネルＭＯ８
ＦＥＴ 、 ｓ ｏ・・・スピーカ、３２．３４・・・
カレントミラー回路。
Claims (5)
- （１） アナログ入力信号を増幅す石増幅手段と、こ
の手段の出力を反転増幅する反転増幅手段と、一対の電
源間に直列挿入され上記増幅手段および反転増幅手段そ
れぞれの出力が各ケ゛−トに供給される同一導電型の２
個のＭＯＳＦＥＴと、上記ＭＯ８ＦＥＴの直列接続点に
一端が接続される負荷手段とを具備したことを特徴とす
る電力増幅回路。 - （２） 前記２個のＭＯＳＦＥＴの部列接続点の直流
電位が前記アナログ入力信号の直流電位と等しく設定さ
れている特許請求の範囲第１項に記載の電力増幅回路。 - （３） 前記負荷手段の他端が前記アナログ入力信号
の直流電位と等しい電位点に接続されている特許請求の
範囲第１項に記載の電力増幅回路。 - （４） 前記増幅手段および反転増幅手段に供給され
る電源電圧の絶対値が前記２個のＭＯＳＦＥＴに供給さ
れる電源電圧よシも大きく設定さノ１．ている特許請求
の範囲第１項に記載の’＋Ｍ力増幅回路。 - （５）前記増幅手段および反転増幅手段に供給される電
源電圧日１、前記２個のＭＯＳＦＥＴに供給される電源
電圧を昇圧回路を用いて昇圧することによシ得るように
した特許請求の範囲第１１負に記載の電力増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144474A JPS5934706A (ja) | 1982-08-20 | 1982-08-20 | 電力増幅回路 |
| US06/524,783 US4524328A (en) | 1982-08-20 | 1983-08-19 | MOS Power amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57144474A JPS5934706A (ja) | 1982-08-20 | 1982-08-20 | 電力増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5934706A true JPS5934706A (ja) | 1984-02-25 |
Family
ID=15363133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57144474A Pending JPS5934706A (ja) | 1982-08-20 | 1982-08-20 | 電力増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4524328A (ja) |
| JP (1) | JPS5934706A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230206A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電力増幅回路 |
| US7167050B2 (en) | 1999-08-10 | 2007-01-23 | Oki Electric Industry Co., Ltd. | Operational amplifier having large output current with low supply voltage |
| JP2011061611A (ja) * | 2009-09-11 | 2011-03-24 | Ricoh Co Ltd | 演算増幅器 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3771981D1 (de) * | 1986-09-24 | 1991-09-12 | Siemens Ag | Stromspiegel-schaltungsanordnung. |
| IT1214249B (it) * | 1987-06-10 | 1990-01-10 | Sgs Microelettronica Spa | Amplificatore operazionale di potenza cmos ad alte prestazioni. |
| US4829541A (en) * | 1988-01-22 | 1989-05-09 | Advanced Micro Devices, Inc. | Pseudo-ternary code transmitter |
| JPH0763128B2 (ja) * | 1992-12-22 | 1995-07-05 | 日本電気株式会社 | プッシュプル型増幅回路 |
| US5422600A (en) * | 1994-06-23 | 1995-06-06 | Motorola, Inc. | Amplifier input stage with charge pump supplying a differential transistor pair |
| JP2639350B2 (ja) * | 1994-08-12 | 1997-08-13 | 日本電気株式会社 | 演算増幅器 |
| US5519357A (en) * | 1995-02-21 | 1996-05-21 | Apex Microtechnology | Biasing arrangement for a quasi-complementary output stage |
| US5646576A (en) * | 1995-07-24 | 1997-07-08 | Motorola | Output stage of operational amplifier suitable for mounting on a substrate and method of amplifying therewith |
| US5631606A (en) * | 1995-08-01 | 1997-05-20 | Information Storage Devices, Inc. | Fully differential output CMOS power amplifier |
| JP3940485B2 (ja) * | 1997-02-27 | 2007-07-04 | 東芝マイクロエレクトロニクス株式会社 | 基準電圧発生回路 |
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