JP3875392B2 - 演算増幅器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は演算増幅器に関し、特にＣＭＯＳ回路を用いたものに関する。
【０００２】
【従来の技術】
従来の演算増幅器は、図１２に示されるような構成を備えている。この演算増幅器は、二つの入力信号ＩＮ−、ＩＮ＋を入力され、この二入力信号の差に応じた信号をノードＮ１から出力する差動段と、ノードＮ１の出力信号に基づいて、二入力信号ＩＮ−、ＩＮ＋の差に応じた信号ＯＵＴを出力する出力段とを備えている。
【０００３】
差動段は、Ｐチャネル形ＭＯＳトランジスタＴＰ１０１及びＴＰ１０２と、Ｎチャネル形ＭＯＳトランジスタＴＮ１０１、ＴＮ１０２及びＴＮ１０３を有する。トランジスタＴＰ１０１及びＴＰ１０２のソースが電源電圧ＶDD端子に接続され、ゲートが共にトランジスタＴＰ１０１のドレインに接続されている。
【０００４】
さらに、トランジスタＴＮ１０１のドレインがトランジスタＴＰ１０１のドレインに接続され、トランジスタＴＮ１０２のドレインがトランジスタＴＰ１０２のドレインに接続されている。トランジスタＴＮ１０１のゲートには入力信号ＩＮ−が入力され、トランジスタＴＮ１０２のゲートには入力信号ＩＮ＋が入力され、トランジスタＴＮ１０１及びＴＮ１０２のソースはトランジスタＴＮ１０３のドレインに共通に接続され、トランジスタＴＮ１０３のソースは接地されている。トランジスタＴＮ１０３のゲートは、出力段のトランジスタＴＮ１０４のゲートと共に一定のバイアス電圧ＶＢＩＡＳを入力されて、常時オンしている。
【０００５】
出力段は、Ｐチャネル形ＭＯＳトランジスタＴＰ１０３及びＮチャネル形ＭＯＳトランジスタＴＮ１０４を有する。トランジスタＴＰ１０３はソースが電源電圧ＶDD端子に接続され、ゲートがノードＮ１に接続され、ドレインが出力端子ＯＵＴに接続されている。トランジスタＴＮ１０４は、ドレインが出力端子ＯＵＴに接続され、ソースが接地され、ゲートに一定の電圧ＶＢＩＡＳを入力されて常時オンしている。
【０００６】
このような構成を備えた演算増幅器では、出力端子から取り出される出力電流に制限がある。これは、トランジスタＴＮ１０４のゲートに一定のバイアス電圧ＶＢＩＡＳが入力されてゲート・ソース間電圧が常時一定であり、ハイレベルの出力信号ＯＵＴを出力する場合であっても常時トランジスタＴＮ１０４を介して電流が流れるからである。
【０００７】
従って、より大きい出力電流を得るためには、出力段のトランジスタＴＰ１０３のサイズを大きく設定する以外になかった。
【０００８】
このような問題を改善するものとして、プッシュ・プル型と呼ばれる演算増幅器が提案されており、その回路構成を図１３に示す。図１２に示された上記演算増幅器と同様な差動段と出力段とを有するが、その間にＮチャネル形ＭＯＳトランジスタＴＮ１０４及びＴＮ１０５を有するレベルシフト段が設けられている。
トランジスタＴＮ１０４のソースは電源電圧ＶDD端子に接続され、ゲートが差動段のノードＮ１に接続され、ソースがトランジスタＴＮ１０５のドレインと共にトランジスタＴＮ１０４のゲートにノードＮ２により接続されている。トランジスタＴＮ１０５のゲートには、トランジスタＴＮ１０３と共にバイアス電圧ＶＢＩＡＳが入力され、ソースが接地されている。
【０００９】
この演算増幅器では、出力段のトランジスタＴＮ１０４のゲートには一定のバイアス電圧ＶＢＩＡＳではなく、レベルシフト段の出力ノードＮ２の信号が入力される。ノードＮ２の信号は、差動段の出力ノードＮ１の電位をレベルシフト段でレベル変換した電位を有する。
【００１０】
即ち、差動増幅段の出力ノードＮ１が接地電圧Ｖccへ向かって降下するときは、出力段のトランジスタＴＰ１０３はオンへ向かって導通抵抗が減少する。この場合、トランジスタＴＮ４はオフに向かって導通抵抗が増加し、レベル変換された出力ノードＮ２の電位はより接地電圧Ｖssへ向かって降下するので、トランジスタＴＮ１０４はよりオフへ向かうように動作する。従って、出力信号ＯＵＴが電源電圧Ｖssレベルへ向かって上昇するときは、トランジスタＴＮ１０４がよりオフへ向かって導通抵抗が大きくなり、このトランジスタＴＮ１０４に流れる電流が小さくなるように変化するので、出力端子ＯＵＴからはより大きい電流を取り出すことができる。
【００１１】
しかし、この演算増幅器ではレベルシフト段の出力ノードＮ２がソースフォロワになっているので、このノードＮ２の電位はトランジスタＴＮ１０４の閾値により制限される。これにより、出力端子ＯＵＴから取り出される電流も制限される。
【００１２】
さらに、出力段のトランジスタＴＮ１０４に流れる電流は予測が困難であり、その結果としてトランジスタＴＰ１０３及びＴＮ１０４に流れる貫通電流を制御することはできないという問題があった。
【００１３】
【発明が解決しようとする課題】
上述のように、従来の演算増幅器には大きい出力電流を得るには出力段のトランジスタのサイズを大きくする以外にないという問題や、出力段の貫通電流を制御することができないという問題があった。
【００１４】
本発明は上記事情に鑑みてなされたもので、出力電流の増加及び貫通電流の制御が可能な演算増幅器を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の演算増幅器は、第１の入力信号と第２の入力信号とを入力され、この第１の入力信号と第２の入力信号との差に基づいた第１の出力信号を生成して出力する差動段と、前記第１の出力信号を与えられて所定レベルにシフトした第２の出力信号を生成して出力するレベルシフト段と、前記第１の出力信号と前記第２の出力信号とを与えられ、この第１及び第２の出力信号に基づいて前記第１の入力信号と前記第２の入力信号との差に対応する第３の信号を出力する出力段とを備え、前記レベルシフト段は差動差分増幅器で構成され、これにより前記差動段から出力されて与えられた前記第１の出力信号と前記レベルシフト段から出力された前記第２の出力信号との間に線形性が成立することを特徴としている。
【００１６】
ここで、前記レベルシフト段は、電源端子にソースを接続され、ゲートに第１のバイアス電圧を入力される第１のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに第２のバイアス電圧を入力され、ドレインが前記第１のＰチャネル形ＭＯＳトランジスタのドレインに接続された第２のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに前記第２のバイアス電圧を入力される第３のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに前記第２の出力信号を入力され、ドレインが前記第３のＰチャネル形ＭＯＳトランジスタのドレインに接続された第４のＰチャネル形ＭＯＳトランジスタと、ソースが前記第１及び第２のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第３のバイアス電圧を入力される第５のＰチャネル形ＭＯＳトランジスタと、ソースが前記第３及び第４のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のバイアス電圧を入力され、ドレインから前記第２の出力信号を出力する第６のＰチャネル形ＭＯＳトランジスタと、ドレインが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第４のバイアス電圧を入力される第１のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第６のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第４のバイアス電圧を入力される第２のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１の出力信号を入力され、ソースが接地された第３のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ソースが接地された第４のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ソースが接地された第５のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第２のバイアス電圧を入力され、ソースが接地された第６のＮチャネル形ＭＯＳトランジスタとを有するように構成してよい。
【００１７】
あるいは、このレベルシフト段に対して極性を反転させてもよく、例えば、電源端子にソースを接続され、ゲートに前記第１の出力信号を入力される第１のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ドレインが前記第１のＰチャネル形ＭＯＳトランジスタのドレインに接続された第２のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートが前記第２のＰチャネル形ＭＯＳトランジスタのゲートに接続された第３のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに第１のバイアス電圧を入力され、ドレインが前記第３のＰチャネル形ＭＯＳトランジスタのドレインに接続された第４のＰチャネル形ＭＯＳトランジスタと、ソースが前記第１及び第２のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第２のバイアス電圧を入力され、ドレインが前記第２及び第３のＰチャネル形ＭＯＳトランジスタのゲートに接続された第５のＰチャネル形ＭＯＳトランジスタと、ソースが前記第３及び第４のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第２のバイアス電圧を入力され、ドレインから前記第２の出力信号を出力する第６のＰチャネル形ＭＯＳトランジスタと、ドレインが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第３のバイアス電圧を入力される第１のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第６のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のバイアス電圧を入力される第２のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに第４のバイアス電圧を入力され、ソースが接地された第３のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１のバイアス電圧を入力され、ソースが接地された第４のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１のバイアス電圧を入力され、ソースが接地された第５のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第２の出力信号を入力され、ソースが接地された第６のＮチャネル形ＭＯＳトランジスタとを有するように構成してもよい。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
第１の実施の形態による演算増幅器は、図１に示されるように、差動段としての差動増幅器ＤＡと、レベルシフト段としての差動差分増幅器（Differential-Difference Amplifier 、以下、ＤＤＡという）と、出力段としてＰチャネル形ＭＯＳトランジスタＴＰ１、Ｎチャネル形ＭＯＳトランジスタＴＮ１、容量Ｃ１及びＣ２を備えている。
【００１９】
差動段としての差動増幅器ＤＡは、図１２及び図１３に示されたように、Ｐチャネル形ＭＯＳトランジスタＴＰ１０１及びＴＰ１０２と、Ｎチャネル形ＭＯＳトランジスタＴＮ１０１〜ＴＮ１０３を有する増幅器として構成してもよい。
【００２０】
ＤＤＡは、例えば文献、“A Versatile Building Block: The CMOS Differential Difference Amplifier" IEEE J.Solid-state Circuits, vol. sc-22, pp. 287, Apr. 1987 ”にも記載されているが、具体的な構成及び動作については後述する。
【００２１】
出力段は、Ｐチャネル形ＭＯＳトランジスタＴＰ１及びＮチャネル形ＭＯＳトランジスタＴＮ１と、容量Ｃ１及びＣ２を有している。トランジスタＴＰ１のソースが電源電圧ＶDD端子に接続され、ゲートが差動増幅段の出力ノードＮ１１に接続されて出力信号ＮＧＰを入力され、ドレインが出力端子ＯＵＴに接続されており、トランジスタＴＮ１のドレインが出力端子ＯＵＴに接続され、ゲートがＤＤＡの出力ノードＮ１２に接続されて出力信号ＮＧＮを入力され、ソースが接地されている。ここで、トランジスタＴＰ１のゲートとドレイン間に容量Ｃ１が接続され、トランジスタＴＰ１１のゲートとノードＮ１２との間に容量Ｃ２が接続されているが、いずれも位相補償として付加されたものである。
【００２２】
本実施の形態による演算増幅器は、レベルシフト段にＤＤＡを用いている点に特徴がある。差動段ＤＡの出力ノードＮ１１から出力され、ＤＤＡの一方の入力端子に入力される信号をＮＧＰとし、ＤＤＡの出力ノードＮ１２から出力され、ＤＤＡの他方の入力端子に入力される信号をＮＧＮとする。また、ＤＤＡを駆動するための二種類のバイアス電圧をＶＢＰ、ＶＢＮとする。さらに、信号ＮＧＮとバイアス電圧ＶＢＮとを入力されて差動増幅する増幅部のゲインをＡ１、信号ＮＧＰとバイアス電圧ＶＢＰとを入力されて差動増幅する増幅部のゲインをＡ２、これらの増幅部を含むＤＤＡ全体としてのゲインをＡ３とする。ここで、信号ＮＧＰ及びＮＧＮと、バイアス電圧ＶＢＰ及びＶＢＮと、ゲインＡ１〜Ａ３との間には、ＤＤＡの性質に従い以下のような線形の関係式が成立する。
ＮＧＮ＝Ａ３｛Ａ１（ＶＢＮ−ＮＧＮ）−Ａ２（ＶＢＰ−ＮＧＰ）｝… （１）
このような式が成立する場合の本実施の形態における演算増幅器の構成を、図２に示す。ここでは、上記（２）式を以下のように表している。
ＮＧＮ＝Ａ（ＮＧＰ）＋Ｂ … （２）
但し、Ａ、Ｂはそれぞれ定数とする。
【００２３】
ここで、ゲインＡ１〜Ａ３の間に、Ａ１＝Ａ２、Ａ１×Ａ３＞＞１が成立するとすると、上記（１）式は次のように書き変えることができる。
ＮＧＮ＝ＶＢＮ＋ＮＧＰ−ＶＢＰ … （３）
上記（２）又は（３）式から明らかなように、ＶＢＮ及びＶＢＰは一定電圧ゆえ、差動段の出力電圧ＮＧＰに所定電圧（ＶＢＮ−ＶＢＰ）だけレベルシフトを行うことになる。このように、本実施の形態によれば、レベルシフト段に入出力間に線形性を有するＤＤＡを用いたことにより、ＤＤＡから出力されて出力段のトランジスタＴＮ１のゲートに印加される信号ＮＧＮの電圧を電源電圧Ｖcc付近まで振幅させることができる。よって、トランジスタＴＮ１の最大電流値まで電流を取り出すことが可能であり、負荷駆動能力を向上させることができる。さらに、ＤＤＡの入出力間に線形性があることから、出力段のトランジスタＴＮ１のゲートに入力する信号ＮＧＮのレベルを制御することで、出力段のトランジスタＴＰ１及びＴＮ１の間に流れる貫通電流を制御することも可能である。
【００２４】
また、Ａ１＝Ａ２、Ａ１×Ａ３＞＞１という関係式が成立しないような場合であっても、ゲインＡ１〜Ａ３の設定と、バイアス電圧ＶＢＮ及びＶＢＰの設定とにより、ＤＤＡの出力信号ＮＧＮを所望の値に調整することができる。よって、このような場合にも出力電流を大きく取り出すことは可能であり、また制御電流を制御することもできる。
【００２５】
上記第１の実施の形態による差動増幅器をトランジスタレベルの回路の一例として示したものが、図３における第２の実施の形態である。差動段として、Ｐチャネル形ＭＯＳトランジスタＴＰ１１〜ＴＰ１７と、Ｎチャネル形ＭＯＳトランジスタＴＮ１１〜ＴＮ１４とを有している。電源電圧ＶDD端子と接地電圧Ｖss端子との間に、トランジスタＴＰ１４及びＴＰ１６のそれぞれのソース及びドレインと、トランジスタＴＮ１１及びＴＮ１３のそれぞれのドレイン及びソースが直列に接続され、これと並列となるように、電源電圧ＶDD端子と接地電圧Ｖss端子との間にトランジスタＴＰ１５及びＴＰ１７のそれぞれのソース及びドレインと、トランジスタＴＮ１２及びＴＮ１４のそれぞれのドレイン及びソースが直列に接続される。トランジスタＴＰ１４及びＴＰ１５のゲートはトランジスタＴＰ１６のドレインに接続され、トランジスタＴＰ１６及びＴＰ１７のゲートにはバイアス電圧ＶＢＰ２が入力される。トランジスタＴＮ１１及びＴＮ１２のゲートにはバイアス電圧ＶＢＮ２が入力され、トランジスタＴＮ１３及びＴＮ１４のゲートにはバイアス電圧ＶＢＮ１が入力される。
【００２６】
さらに、電源電圧ＶDD端子とトランジスタＴＮ１１のソースとの間には、トランジスタＴＰ１１及びＴＰ１２のそれぞれのソース及びドレインが直列に接続され、トランジスタＴＰ１１のドレインとトランジスタＴＮ１１のソースとの間には、トランジスタＴＰ１３のソース及びドレインが直列に接続されている。トランジスタＴＰ１１のゲートにはバイアス電圧ＶＢＰ１が入力され、トランジスタＴＰ１２のゲートには入力信号ＩＮ−が入力され、トランジスタＴＰ１３のゲートには入力信号ＩＮ＋が入力される。
【００２７】
この入力信号ＩＮ−及びＩＮ＋を入力されるトランジスタＴＰ１２及びＴＰ１３と、一定のバイアス電圧ＶＢＮ１を入力されて動作するトランジスタＴＰ１１とが組み合わせられていることで、高いコンダクタンスを得ることができる。
【００２８】
トランジスタＴＰ１２及びＴＰ１３のゲートにそれぞれ入力信号ＩＮ−及びＩＮ＋が入力されると、トランジスタＴＰ１７のドレインが接続された差動段の出力ノードＮ１１から、入力信号ＩＮ−とＩＮ＋の電位差を増幅した信号が出力される。
【００２９】
レベルシフト段は、Ｐチャネル形ＭＯＳトランジスタＴＰ１８〜ＴＰ２３とＮチャネル形ＭＯＳトランジスタＴＮ１５〜ＴＮ２０を有している。トランジスタＴＰ１８及びＴＰ１９のソースが電源端子に接続され、ドレインが共にトランジスタＴＰ２２のソースに接続され、トランジスタＴＰ１８のゲートに一定のバイアス電圧ＶＢＮ１が入力され、トランジスタＴＰ１９のゲートに一定のバイアス電圧ＶＢＰ２が入力される。トランジスタＴＰ２０及びＴＰ２１のソースが電源端子に接続され、ドレインが共にトランジスタＴＰ２３のソースに接続され、トランジスタＴＰ２０のゲートにバイアス電圧ＶＢＰ１が入力され、トランジスタＴＰ２１のゲートにレベルシフト段の出力ノードＮ１２から出力される信号ＮＧＮが入力される。トランジスタＴＰ２２及びＴＰ２３のゲートには、一定のバイアス電圧ＶＢＰ２が入力される。
【００３０】
トランジスタＴＮ１５のドレインはトランジスタＴＰ２２のドレインに接続され、ソースがトランジスタＴＮ１７及びＴＮ１８のドレインに共通に接続され、トランジスタＴＮ１６のドレインはノードＮ１２に接続され、ソースがトランジスタＴＮ１９及びＴＮ２０のドレインに共通に接続され、トランジスタＴＮ１５及びＴＮ１６のゲートには共に一定のバイアス電圧ＶＢＮ２が入力される。トランジスタＴＮ１７〜ＴＮ２０のソースは接地されており、トランジスタＴＮ１７のゲートはノードＮ１１に接続され、トランジスタＴＮ１８及びＴＮ１９のゲートはトランジスタＴＰ２２及びＴＮ１５のドレインに接続され、トランジスタＴＮ２０のゲートにはバイアス電圧ＶＢＰ１が入力される。
【００３１】
ここで、本実施の形態では４種類のバイアス電圧ＶＢＰ１、ＶＢＰ２、ＶＢＮ１及びＶＢＮ２を用いている。このバイアス電圧は、例えば図６に示されるような一般に用いられているバイアス発生回路により発生してもよい。このバイアス発生回路は、定電流源ＣＩと、Ｐチャネル形ＭＯＳトランジスタＴＰ６１〜ＴＰ６３と、Ｎチャネル形ＭＯＳトランジスタＴＮ６１〜ＴＮ６３とを有し、４種類のバイアス電圧を発生する。このバイアス電圧の相互の高低は、以下のようである。
ＶＢＰ１＞ＶＢＰ２、ＶＢＮ２＞ＶＢＮ１ … （４）
レベルシフト段において、トランジスタＴＰ１８及びＴＰ２１でゲインＡ１を有する１つの増幅部が形成され、トランジスタＴＮ１７及びＴＮ２０でゲインＡ２を有する１つの増幅部が形成され、レベルシフト段全体でゲインＡ３を有する増幅段が形成されている。トランジスタＴＰ１９及びＴＰ２０、ＴＰ２２及びＴＰ２３、ＴＮ１５〜ＴＮ２０は、トランジスタＴＰ１８及びＴＰ２０を含む増幅部の入出力と、トランジスタＴＮ１７及びＴＮ２０を含む増幅部の入出力の間に線形性が成立するように、即ちこれらのトランジスタが非飽和領域で動作するように駆動する電流源に相当する。
【００３２】
トランジスタＴＰ１８のソース、ドレイン間の電圧をＶＤＳ１、流れる電流をＩＰ１とし、トランジスタＴＰ２１のソース、ドレイン間の電圧をＶＤＳ２、流れる電流をＩＰ２とする。トランジスタＴＰ１９及びＴＰ２０は飽和領域で動作するので、ソース、ドレイン間の抵抗成分は、非飽和領域で動作しているトランジスタＴＰ１８及びＴＰ２１の抵抗成分よりもはるかに小さい。よって、電圧ＶＤＳ１及びＶＤＳ２は、それぞれトランジスタＴＰ１９及びＴＰ２０により決定される。
【００３３】
ここで、トランジスタＴＰ１９及びＴＰ２０は同一サイズに設定され、さらにゲートに共にバイアス電圧ＶＢＰ１を入力される。このため、電圧ＶＤＳ１は電圧ＶＤＳ２にほぼ等しく、これを電圧Ｖdsp とする。電流ＩＰ１及びＩＰ２の間には、以下の関係が成立する。
ＩＰ２−ＩＰ１＝２Ｋ・Ｖdsp （ＮＧＮ−ＶＢＮ） … （５）
但し、Ｋ＝Ｗ／２Ｌ・εSi／ｔox・μ … （６）
ここで、Ｗはチャネル幅、Ｌはチャネル長、εSiはシリコン膜の誘電率、ｔoxはゲート酸化膜厚、μはチャネル中のキャリア移動度とする。
【００３４】
さらに、トランジスタＴＮ１７のドレイン、ソース間に流れる電流をＩＮ１、トランジスタＴＮ２０のドレイン、ソース間に流れる電流をＩＮ２とすると、同様に以下のような関係が成り立つ。
ＩＮ２−ＩＮ１＝２Ｋ・Ｖdsn （ＶＢＰ−ＮＧＰ） … （７）
上記（５）及び（７）式より、上記（１）式と同様な関係が成立する。
ＮＧＮ＝Ｂ３｛Ｂ１（ＶＢＮ−ＮＧＮ）−Ｂ２（ＶＢＰ−ＮＧＰ）｝… （８）
但し、Ｂ１〜Ｂ３は、いずれも定数とする。
【００３５】
ここで、レベルシフト段の入力ノードＮ１１に、差動段から出力された信号ＮＧＰが入力されると、バイアス電圧ＶＢＮ１及びＶＢＰ１と、ゲインＡ１、Ａ２、Ａ３とにより、信号ＮＧＮが出力ノードＮ１２から出力される。
【００３６】
出力段は、Ｐチャネル形ＭＯＳトランジスタＴＰ２４及びＮチャネル形ＭＯＳトランジスタＴＮ２１を有する。トランジスタＴＰ２４のソースは電源電圧端子に接続され、ドレインは出力端子ＯＵＴに接続され、ゲートは差動段の出力ノードＮ１１に接続されている。トランジスタＴＮ２１のドレインは出力端子ＯＵＴに接続され、ソースは接地され、ゲートはレベルシフト段の出力ノードＮ１２に接続されている。
【００３７】
以上説明したような本実施の形態によれば、レベルシフト段にＤＤＡを用いたことにより、出力段のトランジスタＴＮ１のゲートに印加する信号ＮＧＮの電圧を電源電圧Ｖcc付近まで振幅させることが可能である。よって、トランジスタＴＮ１から最大電流値まで電流を取り出すことができるので、出力段の負荷駆動能力を向上させることができる。また、レベルシフト段の入出力間に線形性があることから、出力段のトランジスタＴＮ１のゲートに入力する信号ＮＧＮのレベルを制御することができ、これにより出力段のトランジスタＴＰ１及びＴＮ１の間に流れる貫通電流を制御することが可能である。
【００３８】
図１に示された第１の実施の形態における差動段の具体的な回路構成は、図３に示された構成に限らず様々な変形が可能である。図４に、差動段の他の構成例を示す。この構成は、図１２に示された回路における差動段と同様であり、Ｐチャネル形ＭＯＳトランジスタＴＰ３１〜ＴＰ３２とＮチャネル形ＭＯＳトランジスタＴＮ３１〜ＴＮ３３を有し、トランジスタＴＮ３１及びＴＮ３２のゲートにそれぞれ入力信号ＩＮ−及びＩＮ＋が入力され、トランジスタＴＮ３３のゲートにバイアス電圧ＶＢＩＡＳが入力される。
【００３９】
あるいは、図５に示されたように差動段を構成することもできる。この差動段は折り返しカスケード型と称されるものであり、Ｐチャネル形ＭＯＳトランジスタＴＰ３３〜ＴＰ３６と、Ｎチャネル形ＭＯＳトランジスタＴＮ３４〜ＴＮ３８とを有している。
【００４０】
トランジスタＴＰ３３及びＴＰ３４のソースが電源電圧端子に接続され、ゲートに共にバイアス電圧ＶＢＩＡＳ２が入力される。トランジスタＴＰ３３のドレインにトランジスタＴＰ３５のソースが接続され、トランジスタＴＰ３４のドレインにトランジスタＴＰ３６のソースが接続され、トランジスタＴＰ３５及びＴＰ３６のゲートにバイアス電圧ＶＢＩＡＳ３が入力される。トランジスタＴＰ３５のドレインにトランジスタＴＮ３７のドレインが接続され、トランジスタＴＰ３６のドレインにトランジスタＴＮ３８のドレイン及び出力端子ＯＵＴが接続され、ゲートが共にトランジスタＴＮ３７のドレインに接続され、ソースが共に接地されている。さらに、トランジスタＴＰ３３のドレインにトランジスタＴＮ３５のドレインが接続され、トランジスタＴＮ３５のゲートに入力信号ＩＮ＋が入力され、トランジスタＴＰ３４のドレインにトランジスタＴＮ３４のドレインが接続され、トランジスタＴＮ３４のゲートに入力信号ＩＮ−が入力される。トランジスタＴＮ３４及びＴＮ３５のソースは、共にトランジスタＴＮ３６のドレインに接続され、トランジスタＴＮ３６のゲートにはバイアス電圧ＶＢＩＡＳ１が入力され、ソースが接地されている。
【００４１】
このように、入力信号ＩＮ−及びＩＮ＋をそれぞれゲートに入力されるトランジスタＴＮ３４及びＴＮ３５と、一定のバイアス電圧ＶＢＩＡＳ１を入力されるトランジスタＴＮ３６とを組み合わせることで、図４に示された差動段よりもより電流駆動能力を高めることができる。
【００４２】
また、第１の実施の形態におけるレベルシフト段は、上述のようにＤＤＡとして構成されており、その具体的な回路構成は図３に示されたものには限定されず様々な変形が可能である。例えば、図７に示されたようなＤＤＡによりレベルシフト段を構成してもよい。このレベルシフト段は、Ｐチャネル形ＭＯＳトランジスタＴＰ４７〜ＴＰ５４と、Ｎチャネル形ＭＯＳトランジスタＴＮ４７〜ＴＮ５４と、抵抗Ｒ１及びＲ２とを備えている。
【００４３】
トランジスタＴＰ４７及びＴＰ４８のソースが共に電源端子に接続され、ゲートに共にバイアス電圧ＶＢＰ１が入力される。トランジスタＴＰ４７のドレインにトランジスタＴＰ４９のソースが接続され、トランジスタＴＰ４８のドレインにトランジスタＴＰ５１のソースが接続され、トランジスタＴＰ４９及びＴＰ５１のゲートに共にバイアス電圧ＶＢＰ２が入力される。トランジスタＴＰ４９のドレインにトランジスタＴＮ５１のドレインが接続され、トランジスタＴＰ５１のドレインにトランジスタＴＮ５２のドレインが接続され、トランジスタＴＮ５１及びＴＮ５２のゲートに共にバイアス電圧ＶＢＮ２が入力される。トランジスタＴＮ５１のソースにトランジスタＴＮ５３のドレインが接続され、トランジスタＴＮ５２のソースにトランジスタＴＮ５４のドレインが接続され、トランジスタＴＮ５３及びＴＮ５４のゲートが共にトランジスタＴＰ４９のドレインに接続され、ソースが共に接地されている。
【００４４】
トランジスタＴＰ４７のドレインにトランジスタＴＮ４７のドレインが接続され、トランジスタＴＰ４８のドレインにトランジスタＴＮ４８のドレインが接続され、トランジスタＴＮ４７のゲートに入力信号ＮＧＰが入力され、トランジスタＴＮ４８のゲートにバイアス電圧ＶＢＰ１が入力される。トランジスタＴＮ４７のソースにトランジスタＴＮ４９のドレインが接続され、トランジスタＴＮ４８のソースにトランジスタＴＮ５０のドレインが接続され、トランジスタＴＮ４９及びＴＮ５０のゲートに共にバイアス電圧ＶＢＮ１が入力され、ソースが共に接地されている。トランジスタＴＮ４７のソースとトランジスタＴＮ４８のソースとは、抵抗Ｒ１により接続されている。
【００４５】
さらに、トランジスタＴＮ５１のソースにトランジスタＴＰ５３のドレインが接続され、トランジスタＮＴ５２のソースにトランジスタＴＰ５４のドレインが接続され、トランジスタＴＰ５３のゲートにバイアス電圧ＶＢＮ１が接続され、トランジスタＴＰ５４のゲートに信号ＮＧＮを出力するノードが接続されている。トランジスタＴＰ５３のソースにはトランジスタＴＰ５１のドレインが接続され、トランジスタＴＰ５４のソースにはトランジスタＴＰ５２のドレインが接続され、トランジスタＴＰ５１及びＴＰ５２のソースは共に電源電圧端子に接続され、ゲートに共にバイアス電圧ＶＢＰ１が入力される。
【００４６】
この図７に示されたＤＤＡによりレベルシフト段を構成した場合には、図３におけるレベルシフト段よりも素子数が増加する。しかし、ゲインＡ１〜Ａ３の入力信号ＮＧＰに対する依存性が少なくなり、入出力間の直線性が向上する。
【００４７】
上述した実施の形態はいずれも一例であり、本発明を限定するものではない。例えば、図１に示された第１の実施の形態では、差動段の差動増幅器ＤＡの出力信号ＮＧＰが、レベルシフト段のＤＤＡにおける反転入力端子に入力され、ＤＤＡの出力信号ＮＧＮがＤＤＡの反転入力端子に帰還されている。そして、出力段において、差動段の出力信号ＮＧＰがトランジスタＴＰ１のゲートに入力され、レベルシフト段の出力信号ＮＧＮがトランジスタＴＮ１のゲートに入力されている。
【００４８】
しかし、第１の実施の形態における極性を全て反転したものであってもよく、この場合の構成を第３の実施の形態として図８に示す。差動段の差動増幅器ＤＡの出力信号ＮＧＮが、レベルシフト段のＤＤＡにおける非反転入力端子に入力され、ＤＤＡの出力信号ＮＧＰがＤＤＡの非反転入力端子に帰還されている。さらに出力段において、差動段の出力信号ＮＧＮがトランジスタＴＮ７１のゲートに入力され、レベルシフト段の出力信号ＮＧＰがトランジスタＴＰ７１のゲートに入力されている。
【００４９】
この第３の実施の形態のレベルシフト段における入力信号ＮＧＮと出力信号ＮＧＰとの間には、ゲインＡ１〜Ａ３の間にＡ１＝Ａ２、Ａ１×Ａ３＞＞１が成立する場合には、図９及び以下の（９）式に示されたような関係が成立する。
ＮＧＰ＝Ａ（ＮＧＮ）＋Ｂ … （９）
ここで、Ａ、Ｂはそれぞれ定数とする。
また、第３の実施の形態におけるレベルシフト段の回路構成をより具体化したものとして、例えば図１０又は図１１に示されたものがある。図１０に示されたレベルシフト段は、トランジスタＴＰ８１及びＴＰ８４で構成されゲインＡ１を有する増幅部と、トランジスタＴＮ８３及びＴＮ８６で構成されゲインＡ２を有する増幅部と、この二つの増幅部が線形性を有する範囲内で動作するように、電流源として駆動するトランジスタＴＰ８２，ＴＰ８３、ＴＰ８５、ＴＰ８６、ＴＮ８１、ＴＮ８２、ＴＮ８４，ＴＮ８５を有している。このレベルシフト段は、図３に示されたレベルシフト段の極性を全て反転したものに相当する。
【００５０】
トランジスタＴＰ８１〜ＴＰ８４のソースが電源電圧端子に接続され、トランジスタＴＰ８１のゲートに入力信号ＮＧＮが入力され、トランジスタＴＰ８２及びＴＰ８３のゲートがともにトランジスタＴＰ８５のドレインに接続され、トランジスタＴＰ８４のゲートにバイアス電圧ＶＢＮ１が入力される。トランジスタＴＰ８１及びＴＰ８２のドレインにトランジスタＴＰ８５のソースが接続され、トランジスタＴＰ８３及びＴＰ８４のドレインにトランジスタＴＰ８６のソースが接続され、トランジスタＴＰ８５及びＴＰ８６のゲートにはバイアス電圧ＶＢＰ２が入力される。
【００５１】
トランジスタＴＰ８５のドレインにトランジスタＴＮ８１のドレインが接続され、トランジスタＴＰ８６のドレインにトランジスタＴＮ８２のドレインが接続され、トランジスタＴＮ８１及びＴＮ８２のゲートにバイアス電圧ＶＢＮ２が入力される。トランジスタＴＮ８１のソースにトランジスタＴＮ８３及びＴＮ８４のドレインが接続され、トランジスタＴＮ８２のソースにトランジスタＴＮ８５及びＴＮ８６のドレインが接続され、トランジスタＴＮ８３のゲートにバイアス電圧ＶＢＰ１が入力され、トランジスタＴＮ８４及びＴＮ８５のゲートにバイアス電圧ＶＢＮ１が入力され、トランジスタＴＮ８６のゲートにバイアス電圧ＮＧＰが入力され、トランジスタＴＮ８３〜ＴＮ８６のソースが接地されている。
【００５２】
このような構成を備えたレベルシフト段において、トランジスタＴＰ８１のゲートに信号ＮＧＮが入力されると、トランジスタＴＰ８６のドレインとトランジスタＴＮ８２のドレインとが接続されたノードから信号ＮＧＰが出力される。
【００５３】
図１１に示されたレベルシフト段は、Ｐチャネル形ＭＯＳトランジスタＴＰ８７〜ＴＰ９２と、Ｎチャネル形ＭＯＳトランジスタＴＮ８７〜ＴＮ９２を有している。このレベルシフト段は、トランジスタＴＰ８７及びＴＰ９０で構成されゲインＡ１を有する増幅部と、トランジスタＴＮ８９及びＴＮ９２で構成されゲインＡ２を有する増幅部と、この二つの増幅部が線形性を有する範囲内で動作するように、電流源として駆動するトランジスタＴＰ８８、ＴＰ８９、ＴＰ９１、ＴＰ９２、ＴＮ８７、ＴＮ８８、ＴＮ９０、ＴＮ９１を有している。
【００５４】
トランジスタＴＰ８７〜ＴＰ９０のソースが電源電圧端子に接続され、トランジスタＴＰ８７のゲートに入力信号ＮＧＮが入力され、トランジスタＴＰ８８及びＴＰ８９のゲートにバイアス電圧ＶＢＰ１が入力され、トランジスタＴＰ９０のゲートにバイアス電圧ＶＢＮ１が入力される。トランジスタＴＰ８７及びＴＰ８８のドレインにトランジスタＴＰ９１のソースが接続され、トランジスタＴＰ８９及びＴＰ９０のドレインにトランジスタＴＰ９２のソースが接続され、トランジスタＴＰ９１及びＴＰ９２のゲートにはバイアス電圧ＶＢＰ２が入力される。
【００５５】
トランジスタＴＰ９１のドレインにトランジスタＴＮ８７のドレインが接続され、トランジスタＴＰ９２のドレインにトランジスタＴＮ８８のドレインが接続され、トランジスタＴＮ８７及びＴＮ８８のゲートにバイアス電圧ＶＢＮ２が入力される。トランジスタＴＮ８７のソースにトランジスタＴＮ８９及びＴＮ９０のドレインが接続され、トランジスタＴＮ８８のソースにトランジスタＴＮ９１及びＴＮ９２のドレインが接続され、トランジスタＴＮ８９のゲートにバイアス電圧ＶＢＰ１が入力され、トランジスタＴＮ９０及びＴＮ９１のゲートにトランジスタＴＰ９１のドレインが接続され、トランジスタＴＮ９２のゲートにバイアス電圧ＮＧＰが入力され、トランジスタＴＮ８９〜ＴＮ９２のソースが接地されている。
【００５６】
このレベルシフト段においても、図１０に示されたレベルシフト段と同様に、トランジスタＴＰ８７のゲートに信号ＮＧＮが入力されると、トランジスタＴＰ９２のドレインとトランジスタＴＮ８８のドレインとが接続されたノードから信号ＮＧＰが出力される。
【００５７】
このように、上記第１、第２の実施の形態における極性を反転したＤＤＡを用いてレベルシフト段を構成しても、同様に出力段のトランジスタのゲートに入力する信号ＮＧＰの電圧を電源電圧Ｖcc付近まで振幅させることができる。このため、出力段のトランジスタＴＰ１から最大電流値まで電流を取り出すことが可能であり、負荷駆動能力を向上させることができる。さらに、出力段のトランジスタＴＰ１のゲートに入力する信号ＮＧＰのレベルを制御することで、出力段のトランジスタＴＰ１及びＴＮ１の間に流れる貫通電流を制御することが可能である。
【００５８】
【発明の効果】
以上説明したように、本発明の演算増幅器によれば、レベルシフト段にＤＤＡを用いたことにより、ＤＤＡから出力され出力段に与える信号を電源電圧付近まで振幅させることで、負荷駆動能力を向上させることができると共に、出力段に与える信号のレベルを制御することで、出力段において流れる貫通電流を制御することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による演算増幅器の構成を示した回路図。
【図２】同演算増幅器におけるレベルシフト段の入出力間の関係式を表示したブロック図。
【図３】本発明の第２の実施の形態による演算増幅器の構成を示した回路図。
【図４】上記第１の実施の形態による演算増幅器の差動段の一例を示した回路図。
【図５】上記第１の実施の形態による演算増幅器の差動段の他の構成例を示した回路図。
【図６】上記第２の実施の形態によるバイアス電圧を発生する回路の一例を示した回路図。
【図７】上記第１の実施の形態による演算増幅器におけるレベルシフト段の一例を示した回路図。
【図８】本発明の第３の実施の形態による演算増幅器の構成を示した回路図。
【図９】同演算増幅器におけるレベルシフト段の入出力間の関係式を表示したブロック図。
【図１０】同演算増幅器におけるレベルシフト段の一例を示した回路図。
【図１１】同演算増幅器におけるレベルシフト段の他の例を示した回路図。
【図１２】従来の演算増幅器の構成を示した回路図。
【図１３】従来の演算増幅器の他の構成を示した回路図。
【符号の説明】
ＤＡ 差動増幅器
ＤＤＡ 差動差分増幅器
ＮＧＰ、ＮＧＮ 信号
ＶＢＰ、ＶＢＰ１、ＶＢＰ２、ＶＢＮ、ＶＢＮ１、ＶＢＮ２ バイアス電圧
Ａ１、Ａ２、Ａ３ ゲイン
ＴＰ１、ＴＰ１１〜ＴＰ２４、ＴＰ３１〜ＴＰ３６、ＴＰ４７〜ＴＰ５４、ＴＰ６１〜ＴＰ６３、ＴＰ７１、ＴＰ８１〜ＴＰ９２ Ｐチャネル形ＭＯＳトランジスタ
ＴＮ１、ＴＮ１１〜ＴＮ２１、ＴＮ３１〜ＴＮ３８、ＴＮ４７〜ＴＮ５４、ＴＮ６１〜ＴＮ６４、ＴＮ７１、ＴＮ８１〜ＴＮ９２ Ｎチャネル形ＭＯＳトランジスタ
Ｃ１、Ｃ２ 容量
ＣＩ 定電流源
【発明の属する技術分野】
本発明は演算増幅器に関し、特にＣＭＯＳ回路を用いたものに関する。
【０００２】
【従来の技術】
従来の演算増幅器は、図１２に示されるような構成を備えている。この演算増幅器は、二つの入力信号ＩＮ−、ＩＮ＋を入力され、この二入力信号の差に応じた信号をノードＮ１から出力する差動段と、ノードＮ１の出力信号に基づいて、二入力信号ＩＮ−、ＩＮ＋の差に応じた信号ＯＵＴを出力する出力段とを備えている。
【０００３】
差動段は、Ｐチャネル形ＭＯＳトランジスタＴＰ１０１及びＴＰ１０２と、Ｎチャネル形ＭＯＳトランジスタＴＮ１０１、ＴＮ１０２及びＴＮ１０３を有する。トランジスタＴＰ１０１及びＴＰ１０２のソースが電源電圧ＶDD端子に接続され、ゲートが共にトランジスタＴＰ１０１のドレインに接続されている。
【０００４】
さらに、トランジスタＴＮ１０１のドレインがトランジスタＴＰ１０１のドレインに接続され、トランジスタＴＮ１０２のドレインがトランジスタＴＰ１０２のドレインに接続されている。トランジスタＴＮ１０１のゲートには入力信号ＩＮ−が入力され、トランジスタＴＮ１０２のゲートには入力信号ＩＮ＋が入力され、トランジスタＴＮ１０１及びＴＮ１０２のソースはトランジスタＴＮ１０３のドレインに共通に接続され、トランジスタＴＮ１０３のソースは接地されている。トランジスタＴＮ１０３のゲートは、出力段のトランジスタＴＮ１０４のゲートと共に一定のバイアス電圧ＶＢＩＡＳを入力されて、常時オンしている。
【０００５】
出力段は、Ｐチャネル形ＭＯＳトランジスタＴＰ１０３及びＮチャネル形ＭＯＳトランジスタＴＮ１０４を有する。トランジスタＴＰ１０３はソースが電源電圧ＶDD端子に接続され、ゲートがノードＮ１に接続され、ドレインが出力端子ＯＵＴに接続されている。トランジスタＴＮ１０４は、ドレインが出力端子ＯＵＴに接続され、ソースが接地され、ゲートに一定の電圧ＶＢＩＡＳを入力されて常時オンしている。
【０００６】
このような構成を備えた演算増幅器では、出力端子から取り出される出力電流に制限がある。これは、トランジスタＴＮ１０４のゲートに一定のバイアス電圧ＶＢＩＡＳが入力されてゲート・ソース間電圧が常時一定であり、ハイレベルの出力信号ＯＵＴを出力する場合であっても常時トランジスタＴＮ１０４を介して電流が流れるからである。
【０００７】
従って、より大きい出力電流を得るためには、出力段のトランジスタＴＰ１０３のサイズを大きく設定する以外になかった。
【０００８】
このような問題を改善するものとして、プッシュ・プル型と呼ばれる演算増幅器が提案されており、その回路構成を図１３に示す。図１２に示された上記演算増幅器と同様な差動段と出力段とを有するが、その間にＮチャネル形ＭＯＳトランジスタＴＮ１０４及びＴＮ１０５を有するレベルシフト段が設けられている。
トランジスタＴＮ１０４のソースは電源電圧ＶDD端子に接続され、ゲートが差動段のノードＮ１に接続され、ソースがトランジスタＴＮ１０５のドレインと共にトランジスタＴＮ１０４のゲートにノードＮ２により接続されている。トランジスタＴＮ１０５のゲートには、トランジスタＴＮ１０３と共にバイアス電圧ＶＢＩＡＳが入力され、ソースが接地されている。
【０００９】
この演算増幅器では、出力段のトランジスタＴＮ１０４のゲートには一定のバイアス電圧ＶＢＩＡＳではなく、レベルシフト段の出力ノードＮ２の信号が入力される。ノードＮ２の信号は、差動段の出力ノードＮ１の電位をレベルシフト段でレベル変換した電位を有する。
【００１０】
即ち、差動増幅段の出力ノードＮ１が接地電圧Ｖccへ向かって降下するときは、出力段のトランジスタＴＰ１０３はオンへ向かって導通抵抗が減少する。この場合、トランジスタＴＮ４はオフに向かって導通抵抗が増加し、レベル変換された出力ノードＮ２の電位はより接地電圧Ｖssへ向かって降下するので、トランジスタＴＮ１０４はよりオフへ向かうように動作する。従って、出力信号ＯＵＴが電源電圧Ｖssレベルへ向かって上昇するときは、トランジスタＴＮ１０４がよりオフへ向かって導通抵抗が大きくなり、このトランジスタＴＮ１０４に流れる電流が小さくなるように変化するので、出力端子ＯＵＴからはより大きい電流を取り出すことができる。
【００１１】
しかし、この演算増幅器ではレベルシフト段の出力ノードＮ２がソースフォロワになっているので、このノードＮ２の電位はトランジスタＴＮ１０４の閾値により制限される。これにより、出力端子ＯＵＴから取り出される電流も制限される。
【００１２】
さらに、出力段のトランジスタＴＮ１０４に流れる電流は予測が困難であり、その結果としてトランジスタＴＰ１０３及びＴＮ１０４に流れる貫通電流を制御することはできないという問題があった。
【００１３】
【発明が解決しようとする課題】
上述のように、従来の演算増幅器には大きい出力電流を得るには出力段のトランジスタのサイズを大きくする以外にないという問題や、出力段の貫通電流を制御することができないという問題があった。
【００１４】
本発明は上記事情に鑑みてなされたもので、出力電流の増加及び貫通電流の制御が可能な演算増幅器を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の演算増幅器は、第１の入力信号と第２の入力信号とを入力され、この第１の入力信号と第２の入力信号との差に基づいた第１の出力信号を生成して出力する差動段と、前記第１の出力信号を与えられて所定レベルにシフトした第２の出力信号を生成して出力するレベルシフト段と、前記第１の出力信号と前記第２の出力信号とを与えられ、この第１及び第２の出力信号に基づいて前記第１の入力信号と前記第２の入力信号との差に対応する第３の信号を出力する出力段とを備え、前記レベルシフト段は差動差分増幅器で構成され、これにより前記差動段から出力されて与えられた前記第１の出力信号と前記レベルシフト段から出力された前記第２の出力信号との間に線形性が成立することを特徴としている。
【００１６】
ここで、前記レベルシフト段は、電源端子にソースを接続され、ゲートに第１のバイアス電圧を入力される第１のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに第２のバイアス電圧を入力され、ドレインが前記第１のＰチャネル形ＭＯＳトランジスタのドレインに接続された第２のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに前記第２のバイアス電圧を入力される第３のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに前記第２の出力信号を入力され、ドレインが前記第３のＰチャネル形ＭＯＳトランジスタのドレインに接続された第４のＰチャネル形ＭＯＳトランジスタと、ソースが前記第１及び第２のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第３のバイアス電圧を入力される第５のＰチャネル形ＭＯＳトランジスタと、ソースが前記第３及び第４のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のバイアス電圧を入力され、ドレインから前記第２の出力信号を出力する第６のＰチャネル形ＭＯＳトランジスタと、ドレインが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第４のバイアス電圧を入力される第１のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第６のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第４のバイアス電圧を入力される第２のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１の出力信号を入力され、ソースが接地された第３のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ソースが接地された第４のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ソースが接地された第５のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第２のバイアス電圧を入力され、ソースが接地された第６のＮチャネル形ＭＯＳトランジスタとを有するように構成してよい。
【００１７】
あるいは、このレベルシフト段に対して極性を反転させてもよく、例えば、電源端子にソースを接続され、ゲートに前記第１の出力信号を入力される第１のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ドレインが前記第１のＰチャネル形ＭＯＳトランジスタのドレインに接続された第２のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートが前記第２のＰチャネル形ＭＯＳトランジスタのゲートに接続された第３のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに第１のバイアス電圧を入力され、ドレインが前記第３のＰチャネル形ＭＯＳトランジスタのドレインに接続された第４のＰチャネル形ＭＯＳトランジスタと、ソースが前記第１及び第２のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第２のバイアス電圧を入力され、ドレインが前記第２及び第３のＰチャネル形ＭＯＳトランジスタのゲートに接続された第５のＰチャネル形ＭＯＳトランジスタと、ソースが前記第３及び第４のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第２のバイアス電圧を入力され、ドレインから前記第２の出力信号を出力する第６のＰチャネル形ＭＯＳトランジスタと、ドレインが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第３のバイアス電圧を入力される第１のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第６のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のバイアス電圧を入力される第２のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに第４のバイアス電圧を入力され、ソースが接地された第３のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１のバイアス電圧を入力され、ソースが接地された第４のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１のバイアス電圧を入力され、ソースが接地された第５のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第２の出力信号を入力され、ソースが接地された第６のＮチャネル形ＭＯＳトランジスタとを有するように構成してもよい。
【００１８】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
第１の実施の形態による演算増幅器は、図１に示されるように、差動段としての差動増幅器ＤＡと、レベルシフト段としての差動差分増幅器（Differential-Difference Amplifier 、以下、ＤＤＡという）と、出力段としてＰチャネル形ＭＯＳトランジスタＴＰ１、Ｎチャネル形ＭＯＳトランジスタＴＮ１、容量Ｃ１及びＣ２を備えている。
【００１９】
差動段としての差動増幅器ＤＡは、図１２及び図１３に示されたように、Ｐチャネル形ＭＯＳトランジスタＴＰ１０１及びＴＰ１０２と、Ｎチャネル形ＭＯＳトランジスタＴＮ１０１〜ＴＮ１０３を有する増幅器として構成してもよい。
【００２０】
ＤＤＡは、例えば文献、“A Versatile Building Block: The CMOS Differential Difference Amplifier" IEEE J.Solid-state Circuits, vol. sc-22, pp. 287, Apr. 1987 ”にも記載されているが、具体的な構成及び動作については後述する。
【００２１】
出力段は、Ｐチャネル形ＭＯＳトランジスタＴＰ１及びＮチャネル形ＭＯＳトランジスタＴＮ１と、容量Ｃ１及びＣ２を有している。トランジスタＴＰ１のソースが電源電圧ＶDD端子に接続され、ゲートが差動増幅段の出力ノードＮ１１に接続されて出力信号ＮＧＰを入力され、ドレインが出力端子ＯＵＴに接続されており、トランジスタＴＮ１のドレインが出力端子ＯＵＴに接続され、ゲートがＤＤＡの出力ノードＮ１２に接続されて出力信号ＮＧＮを入力され、ソースが接地されている。ここで、トランジスタＴＰ１のゲートとドレイン間に容量Ｃ１が接続され、トランジスタＴＰ１１のゲートとノードＮ１２との間に容量Ｃ２が接続されているが、いずれも位相補償として付加されたものである。
【００２２】
本実施の形態による演算増幅器は、レベルシフト段にＤＤＡを用いている点に特徴がある。差動段ＤＡの出力ノードＮ１１から出力され、ＤＤＡの一方の入力端子に入力される信号をＮＧＰとし、ＤＤＡの出力ノードＮ１２から出力され、ＤＤＡの他方の入力端子に入力される信号をＮＧＮとする。また、ＤＤＡを駆動するための二種類のバイアス電圧をＶＢＰ、ＶＢＮとする。さらに、信号ＮＧＮとバイアス電圧ＶＢＮとを入力されて差動増幅する増幅部のゲインをＡ１、信号ＮＧＰとバイアス電圧ＶＢＰとを入力されて差動増幅する増幅部のゲインをＡ２、これらの増幅部を含むＤＤＡ全体としてのゲインをＡ３とする。ここで、信号ＮＧＰ及びＮＧＮと、バイアス電圧ＶＢＰ及びＶＢＮと、ゲインＡ１〜Ａ３との間には、ＤＤＡの性質に従い以下のような線形の関係式が成立する。
ＮＧＮ＝Ａ３｛Ａ１（ＶＢＮ−ＮＧＮ）−Ａ２（ＶＢＰ−ＮＧＰ）｝… （１）
このような式が成立する場合の本実施の形態における演算増幅器の構成を、図２に示す。ここでは、上記（２）式を以下のように表している。
ＮＧＮ＝Ａ（ＮＧＰ）＋Ｂ … （２）
但し、Ａ、Ｂはそれぞれ定数とする。
【００２３】
ここで、ゲインＡ１〜Ａ３の間に、Ａ１＝Ａ２、Ａ１×Ａ３＞＞１が成立するとすると、上記（１）式は次のように書き変えることができる。
ＮＧＮ＝ＶＢＮ＋ＮＧＰ−ＶＢＰ … （３）
上記（２）又は（３）式から明らかなように、ＶＢＮ及びＶＢＰは一定電圧ゆえ、差動段の出力電圧ＮＧＰに所定電圧（ＶＢＮ−ＶＢＰ）だけレベルシフトを行うことになる。このように、本実施の形態によれば、レベルシフト段に入出力間に線形性を有するＤＤＡを用いたことにより、ＤＤＡから出力されて出力段のトランジスタＴＮ１のゲートに印加される信号ＮＧＮの電圧を電源電圧Ｖcc付近まで振幅させることができる。よって、トランジスタＴＮ１の最大電流値まで電流を取り出すことが可能であり、負荷駆動能力を向上させることができる。さらに、ＤＤＡの入出力間に線形性があることから、出力段のトランジスタＴＮ１のゲートに入力する信号ＮＧＮのレベルを制御することで、出力段のトランジスタＴＰ１及びＴＮ１の間に流れる貫通電流を制御することも可能である。
【００２４】
また、Ａ１＝Ａ２、Ａ１×Ａ３＞＞１という関係式が成立しないような場合であっても、ゲインＡ１〜Ａ３の設定と、バイアス電圧ＶＢＮ及びＶＢＰの設定とにより、ＤＤＡの出力信号ＮＧＮを所望の値に調整することができる。よって、このような場合にも出力電流を大きく取り出すことは可能であり、また制御電流を制御することもできる。
【００２５】
上記第１の実施の形態による差動増幅器をトランジスタレベルの回路の一例として示したものが、図３における第２の実施の形態である。差動段として、Ｐチャネル形ＭＯＳトランジスタＴＰ１１〜ＴＰ１７と、Ｎチャネル形ＭＯＳトランジスタＴＮ１１〜ＴＮ１４とを有している。電源電圧ＶDD端子と接地電圧Ｖss端子との間に、トランジスタＴＰ１４及びＴＰ１６のそれぞれのソース及びドレインと、トランジスタＴＮ１１及びＴＮ１３のそれぞれのドレイン及びソースが直列に接続され、これと並列となるように、電源電圧ＶDD端子と接地電圧Ｖss端子との間にトランジスタＴＰ１５及びＴＰ１７のそれぞれのソース及びドレインと、トランジスタＴＮ１２及びＴＮ１４のそれぞれのドレイン及びソースが直列に接続される。トランジスタＴＰ１４及びＴＰ１５のゲートはトランジスタＴＰ１６のドレインに接続され、トランジスタＴＰ１６及びＴＰ１７のゲートにはバイアス電圧ＶＢＰ２が入力される。トランジスタＴＮ１１及びＴＮ１２のゲートにはバイアス電圧ＶＢＮ２が入力され、トランジスタＴＮ１３及びＴＮ１４のゲートにはバイアス電圧ＶＢＮ１が入力される。
【００２６】
さらに、電源電圧ＶDD端子とトランジスタＴＮ１１のソースとの間には、トランジスタＴＰ１１及びＴＰ１２のそれぞれのソース及びドレインが直列に接続され、トランジスタＴＰ１１のドレインとトランジスタＴＮ１１のソースとの間には、トランジスタＴＰ１３のソース及びドレインが直列に接続されている。トランジスタＴＰ１１のゲートにはバイアス電圧ＶＢＰ１が入力され、トランジスタＴＰ１２のゲートには入力信号ＩＮ−が入力され、トランジスタＴＰ１３のゲートには入力信号ＩＮ＋が入力される。
【００２７】
この入力信号ＩＮ−及びＩＮ＋を入力されるトランジスタＴＰ１２及びＴＰ１３と、一定のバイアス電圧ＶＢＮ１を入力されて動作するトランジスタＴＰ１１とが組み合わせられていることで、高いコンダクタンスを得ることができる。
【００２８】
トランジスタＴＰ１２及びＴＰ１３のゲートにそれぞれ入力信号ＩＮ−及びＩＮ＋が入力されると、トランジスタＴＰ１７のドレインが接続された差動段の出力ノードＮ１１から、入力信号ＩＮ−とＩＮ＋の電位差を増幅した信号が出力される。
【００２９】
レベルシフト段は、Ｐチャネル形ＭＯＳトランジスタＴＰ１８〜ＴＰ２３とＮチャネル形ＭＯＳトランジスタＴＮ１５〜ＴＮ２０を有している。トランジスタＴＰ１８及びＴＰ１９のソースが電源端子に接続され、ドレインが共にトランジスタＴＰ２２のソースに接続され、トランジスタＴＰ１８のゲートに一定のバイアス電圧ＶＢＮ１が入力され、トランジスタＴＰ１９のゲートに一定のバイアス電圧ＶＢＰ２が入力される。トランジスタＴＰ２０及びＴＰ２１のソースが電源端子に接続され、ドレインが共にトランジスタＴＰ２３のソースに接続され、トランジスタＴＰ２０のゲートにバイアス電圧ＶＢＰ１が入力され、トランジスタＴＰ２１のゲートにレベルシフト段の出力ノードＮ１２から出力される信号ＮＧＮが入力される。トランジスタＴＰ２２及びＴＰ２３のゲートには、一定のバイアス電圧ＶＢＰ２が入力される。
【００３０】
トランジスタＴＮ１５のドレインはトランジスタＴＰ２２のドレインに接続され、ソースがトランジスタＴＮ１７及びＴＮ１８のドレインに共通に接続され、トランジスタＴＮ１６のドレインはノードＮ１２に接続され、ソースがトランジスタＴＮ１９及びＴＮ２０のドレインに共通に接続され、トランジスタＴＮ１５及びＴＮ１６のゲートには共に一定のバイアス電圧ＶＢＮ２が入力される。トランジスタＴＮ１７〜ＴＮ２０のソースは接地されており、トランジスタＴＮ１７のゲートはノードＮ１１に接続され、トランジスタＴＮ１８及びＴＮ１９のゲートはトランジスタＴＰ２２及びＴＮ１５のドレインに接続され、トランジスタＴＮ２０のゲートにはバイアス電圧ＶＢＰ１が入力される。
【００３１】
ここで、本実施の形態では４種類のバイアス電圧ＶＢＰ１、ＶＢＰ２、ＶＢＮ１及びＶＢＮ２を用いている。このバイアス電圧は、例えば図６に示されるような一般に用いられているバイアス発生回路により発生してもよい。このバイアス発生回路は、定電流源ＣＩと、Ｐチャネル形ＭＯＳトランジスタＴＰ６１〜ＴＰ６３と、Ｎチャネル形ＭＯＳトランジスタＴＮ６１〜ＴＮ６３とを有し、４種類のバイアス電圧を発生する。このバイアス電圧の相互の高低は、以下のようである。
ＶＢＰ１＞ＶＢＰ２、ＶＢＮ２＞ＶＢＮ１ … （４）
レベルシフト段において、トランジスタＴＰ１８及びＴＰ２１でゲインＡ１を有する１つの増幅部が形成され、トランジスタＴＮ１７及びＴＮ２０でゲインＡ２を有する１つの増幅部が形成され、レベルシフト段全体でゲインＡ３を有する増幅段が形成されている。トランジスタＴＰ１９及びＴＰ２０、ＴＰ２２及びＴＰ２３、ＴＮ１５〜ＴＮ２０は、トランジスタＴＰ１８及びＴＰ２０を含む増幅部の入出力と、トランジスタＴＮ１７及びＴＮ２０を含む増幅部の入出力の間に線形性が成立するように、即ちこれらのトランジスタが非飽和領域で動作するように駆動する電流源に相当する。
【００３２】
トランジスタＴＰ１８のソース、ドレイン間の電圧をＶＤＳ１、流れる電流をＩＰ１とし、トランジスタＴＰ２１のソース、ドレイン間の電圧をＶＤＳ２、流れる電流をＩＰ２とする。トランジスタＴＰ１９及びＴＰ２０は飽和領域で動作するので、ソース、ドレイン間の抵抗成分は、非飽和領域で動作しているトランジスタＴＰ１８及びＴＰ２１の抵抗成分よりもはるかに小さい。よって、電圧ＶＤＳ１及びＶＤＳ２は、それぞれトランジスタＴＰ１９及びＴＰ２０により決定される。
【００３３】
ここで、トランジスタＴＰ１９及びＴＰ２０は同一サイズに設定され、さらにゲートに共にバイアス電圧ＶＢＰ１を入力される。このため、電圧ＶＤＳ１は電圧ＶＤＳ２にほぼ等しく、これを電圧Ｖdsp とする。電流ＩＰ１及びＩＰ２の間には、以下の関係が成立する。
ＩＰ２−ＩＰ１＝２Ｋ・Ｖdsp （ＮＧＮ−ＶＢＮ） … （５）
但し、Ｋ＝Ｗ／２Ｌ・εSi／ｔox・μ … （６）
ここで、Ｗはチャネル幅、Ｌはチャネル長、εSiはシリコン膜の誘電率、ｔoxはゲート酸化膜厚、μはチャネル中のキャリア移動度とする。
【００３４】
さらに、トランジスタＴＮ１７のドレイン、ソース間に流れる電流をＩＮ１、トランジスタＴＮ２０のドレイン、ソース間に流れる電流をＩＮ２とすると、同様に以下のような関係が成り立つ。
ＩＮ２−ＩＮ１＝２Ｋ・Ｖdsn （ＶＢＰ−ＮＧＰ） … （７）
上記（５）及び（７）式より、上記（１）式と同様な関係が成立する。
ＮＧＮ＝Ｂ３｛Ｂ１（ＶＢＮ−ＮＧＮ）−Ｂ２（ＶＢＰ−ＮＧＰ）｝… （８）
但し、Ｂ１〜Ｂ３は、いずれも定数とする。
【００３５】
ここで、レベルシフト段の入力ノードＮ１１に、差動段から出力された信号ＮＧＰが入力されると、バイアス電圧ＶＢＮ１及びＶＢＰ１と、ゲインＡ１、Ａ２、Ａ３とにより、信号ＮＧＮが出力ノードＮ１２から出力される。
【００３６】
出力段は、Ｐチャネル形ＭＯＳトランジスタＴＰ２４及びＮチャネル形ＭＯＳトランジスタＴＮ２１を有する。トランジスタＴＰ２４のソースは電源電圧端子に接続され、ドレインは出力端子ＯＵＴに接続され、ゲートは差動段の出力ノードＮ１１に接続されている。トランジスタＴＮ２１のドレインは出力端子ＯＵＴに接続され、ソースは接地され、ゲートはレベルシフト段の出力ノードＮ１２に接続されている。
【００３７】
以上説明したような本実施の形態によれば、レベルシフト段にＤＤＡを用いたことにより、出力段のトランジスタＴＮ１のゲートに印加する信号ＮＧＮの電圧を電源電圧Ｖcc付近まで振幅させることが可能である。よって、トランジスタＴＮ１から最大電流値まで電流を取り出すことができるので、出力段の負荷駆動能力を向上させることができる。また、レベルシフト段の入出力間に線形性があることから、出力段のトランジスタＴＮ１のゲートに入力する信号ＮＧＮのレベルを制御することができ、これにより出力段のトランジスタＴＰ１及びＴＮ１の間に流れる貫通電流を制御することが可能である。
【００３８】
図１に示された第１の実施の形態における差動段の具体的な回路構成は、図３に示された構成に限らず様々な変形が可能である。図４に、差動段の他の構成例を示す。この構成は、図１２に示された回路における差動段と同様であり、Ｐチャネル形ＭＯＳトランジスタＴＰ３１〜ＴＰ３２とＮチャネル形ＭＯＳトランジスタＴＮ３１〜ＴＮ３３を有し、トランジスタＴＮ３１及びＴＮ３２のゲートにそれぞれ入力信号ＩＮ−及びＩＮ＋が入力され、トランジスタＴＮ３３のゲートにバイアス電圧ＶＢＩＡＳが入力される。
【００３９】
あるいは、図５に示されたように差動段を構成することもできる。この差動段は折り返しカスケード型と称されるものであり、Ｐチャネル形ＭＯＳトランジスタＴＰ３３〜ＴＰ３６と、Ｎチャネル形ＭＯＳトランジスタＴＮ３４〜ＴＮ３８とを有している。
【００４０】
トランジスタＴＰ３３及びＴＰ３４のソースが電源電圧端子に接続され、ゲートに共にバイアス電圧ＶＢＩＡＳ２が入力される。トランジスタＴＰ３３のドレインにトランジスタＴＰ３５のソースが接続され、トランジスタＴＰ３４のドレインにトランジスタＴＰ３６のソースが接続され、トランジスタＴＰ３５及びＴＰ３６のゲートにバイアス電圧ＶＢＩＡＳ３が入力される。トランジスタＴＰ３５のドレインにトランジスタＴＮ３７のドレインが接続され、トランジスタＴＰ３６のドレインにトランジスタＴＮ３８のドレイン及び出力端子ＯＵＴが接続され、ゲートが共にトランジスタＴＮ３７のドレインに接続され、ソースが共に接地されている。さらに、トランジスタＴＰ３３のドレインにトランジスタＴＮ３５のドレインが接続され、トランジスタＴＮ３５のゲートに入力信号ＩＮ＋が入力され、トランジスタＴＰ３４のドレインにトランジスタＴＮ３４のドレインが接続され、トランジスタＴＮ３４のゲートに入力信号ＩＮ−が入力される。トランジスタＴＮ３４及びＴＮ３５のソースは、共にトランジスタＴＮ３６のドレインに接続され、トランジスタＴＮ３６のゲートにはバイアス電圧ＶＢＩＡＳ１が入力され、ソースが接地されている。
【００４１】
このように、入力信号ＩＮ−及びＩＮ＋をそれぞれゲートに入力されるトランジスタＴＮ３４及びＴＮ３５と、一定のバイアス電圧ＶＢＩＡＳ１を入力されるトランジスタＴＮ３６とを組み合わせることで、図４に示された差動段よりもより電流駆動能力を高めることができる。
【００４２】
また、第１の実施の形態におけるレベルシフト段は、上述のようにＤＤＡとして構成されており、その具体的な回路構成は図３に示されたものには限定されず様々な変形が可能である。例えば、図７に示されたようなＤＤＡによりレベルシフト段を構成してもよい。このレベルシフト段は、Ｐチャネル形ＭＯＳトランジスタＴＰ４７〜ＴＰ５４と、Ｎチャネル形ＭＯＳトランジスタＴＮ４７〜ＴＮ５４と、抵抗Ｒ１及びＲ２とを備えている。
【００４３】
トランジスタＴＰ４７及びＴＰ４８のソースが共に電源端子に接続され、ゲートに共にバイアス電圧ＶＢＰ１が入力される。トランジスタＴＰ４７のドレインにトランジスタＴＰ４９のソースが接続され、トランジスタＴＰ４８のドレインにトランジスタＴＰ５１のソースが接続され、トランジスタＴＰ４９及びＴＰ５１のゲートに共にバイアス電圧ＶＢＰ２が入力される。トランジスタＴＰ４９のドレインにトランジスタＴＮ５１のドレインが接続され、トランジスタＴＰ５１のドレインにトランジスタＴＮ５２のドレインが接続され、トランジスタＴＮ５１及びＴＮ５２のゲートに共にバイアス電圧ＶＢＮ２が入力される。トランジスタＴＮ５１のソースにトランジスタＴＮ５３のドレインが接続され、トランジスタＴＮ５２のソースにトランジスタＴＮ５４のドレインが接続され、トランジスタＴＮ５３及びＴＮ５４のゲートが共にトランジスタＴＰ４９のドレインに接続され、ソースが共に接地されている。
【００４４】
トランジスタＴＰ４７のドレインにトランジスタＴＮ４７のドレインが接続され、トランジスタＴＰ４８のドレインにトランジスタＴＮ４８のドレインが接続され、トランジスタＴＮ４７のゲートに入力信号ＮＧＰが入力され、トランジスタＴＮ４８のゲートにバイアス電圧ＶＢＰ１が入力される。トランジスタＴＮ４７のソースにトランジスタＴＮ４９のドレインが接続され、トランジスタＴＮ４８のソースにトランジスタＴＮ５０のドレインが接続され、トランジスタＴＮ４９及びＴＮ５０のゲートに共にバイアス電圧ＶＢＮ１が入力され、ソースが共に接地されている。トランジスタＴＮ４７のソースとトランジスタＴＮ４８のソースとは、抵抗Ｒ１により接続されている。
【００４５】
さらに、トランジスタＴＮ５１のソースにトランジスタＴＰ５３のドレインが接続され、トランジスタＮＴ５２のソースにトランジスタＴＰ５４のドレインが接続され、トランジスタＴＰ５３のゲートにバイアス電圧ＶＢＮ１が接続され、トランジスタＴＰ５４のゲートに信号ＮＧＮを出力するノードが接続されている。トランジスタＴＰ５３のソースにはトランジスタＴＰ５１のドレインが接続され、トランジスタＴＰ５４のソースにはトランジスタＴＰ５２のドレインが接続され、トランジスタＴＰ５１及びＴＰ５２のソースは共に電源電圧端子に接続され、ゲートに共にバイアス電圧ＶＢＰ１が入力される。
【００４６】
この図７に示されたＤＤＡによりレベルシフト段を構成した場合には、図３におけるレベルシフト段よりも素子数が増加する。しかし、ゲインＡ１〜Ａ３の入力信号ＮＧＰに対する依存性が少なくなり、入出力間の直線性が向上する。
【００４７】
上述した実施の形態はいずれも一例であり、本発明を限定するものではない。例えば、図１に示された第１の実施の形態では、差動段の差動増幅器ＤＡの出力信号ＮＧＰが、レベルシフト段のＤＤＡにおける反転入力端子に入力され、ＤＤＡの出力信号ＮＧＮがＤＤＡの反転入力端子に帰還されている。そして、出力段において、差動段の出力信号ＮＧＰがトランジスタＴＰ１のゲートに入力され、レベルシフト段の出力信号ＮＧＮがトランジスタＴＮ１のゲートに入力されている。
【００４８】
しかし、第１の実施の形態における極性を全て反転したものであってもよく、この場合の構成を第３の実施の形態として図８に示す。差動段の差動増幅器ＤＡの出力信号ＮＧＮが、レベルシフト段のＤＤＡにおける非反転入力端子に入力され、ＤＤＡの出力信号ＮＧＰがＤＤＡの非反転入力端子に帰還されている。さらに出力段において、差動段の出力信号ＮＧＮがトランジスタＴＮ７１のゲートに入力され、レベルシフト段の出力信号ＮＧＰがトランジスタＴＰ７１のゲートに入力されている。
【００４９】
この第３の実施の形態のレベルシフト段における入力信号ＮＧＮと出力信号ＮＧＰとの間には、ゲインＡ１〜Ａ３の間にＡ１＝Ａ２、Ａ１×Ａ３＞＞１が成立する場合には、図９及び以下の（９）式に示されたような関係が成立する。
ＮＧＰ＝Ａ（ＮＧＮ）＋Ｂ … （９）
ここで、Ａ、Ｂはそれぞれ定数とする。
また、第３の実施の形態におけるレベルシフト段の回路構成をより具体化したものとして、例えば図１０又は図１１に示されたものがある。図１０に示されたレベルシフト段は、トランジスタＴＰ８１及びＴＰ８４で構成されゲインＡ１を有する増幅部と、トランジスタＴＮ８３及びＴＮ８６で構成されゲインＡ２を有する増幅部と、この二つの増幅部が線形性を有する範囲内で動作するように、電流源として駆動するトランジスタＴＰ８２，ＴＰ８３、ＴＰ８５、ＴＰ８６、ＴＮ８１、ＴＮ８２、ＴＮ８４，ＴＮ８５を有している。このレベルシフト段は、図３に示されたレベルシフト段の極性を全て反転したものに相当する。
【００５０】
トランジスタＴＰ８１〜ＴＰ８４のソースが電源電圧端子に接続され、トランジスタＴＰ８１のゲートに入力信号ＮＧＮが入力され、トランジスタＴＰ８２及びＴＰ８３のゲートがともにトランジスタＴＰ８５のドレインに接続され、トランジスタＴＰ８４のゲートにバイアス電圧ＶＢＮ１が入力される。トランジスタＴＰ８１及びＴＰ８２のドレインにトランジスタＴＰ８５のソースが接続され、トランジスタＴＰ８３及びＴＰ８４のドレインにトランジスタＴＰ８６のソースが接続され、トランジスタＴＰ８５及びＴＰ８６のゲートにはバイアス電圧ＶＢＰ２が入力される。
【００５１】
トランジスタＴＰ８５のドレインにトランジスタＴＮ８１のドレインが接続され、トランジスタＴＰ８６のドレインにトランジスタＴＮ８２のドレインが接続され、トランジスタＴＮ８１及びＴＮ８２のゲートにバイアス電圧ＶＢＮ２が入力される。トランジスタＴＮ８１のソースにトランジスタＴＮ８３及びＴＮ８４のドレインが接続され、トランジスタＴＮ８２のソースにトランジスタＴＮ８５及びＴＮ８６のドレインが接続され、トランジスタＴＮ８３のゲートにバイアス電圧ＶＢＰ１が入力され、トランジスタＴＮ８４及びＴＮ８５のゲートにバイアス電圧ＶＢＮ１が入力され、トランジスタＴＮ８６のゲートにバイアス電圧ＮＧＰが入力され、トランジスタＴＮ８３〜ＴＮ８６のソースが接地されている。
【００５２】
このような構成を備えたレベルシフト段において、トランジスタＴＰ８１のゲートに信号ＮＧＮが入力されると、トランジスタＴＰ８６のドレインとトランジスタＴＮ８２のドレインとが接続されたノードから信号ＮＧＰが出力される。
【００５３】
図１１に示されたレベルシフト段は、Ｐチャネル形ＭＯＳトランジスタＴＰ８７〜ＴＰ９２と、Ｎチャネル形ＭＯＳトランジスタＴＮ８７〜ＴＮ９２を有している。このレベルシフト段は、トランジスタＴＰ８７及びＴＰ９０で構成されゲインＡ１を有する増幅部と、トランジスタＴＮ８９及びＴＮ９２で構成されゲインＡ２を有する増幅部と、この二つの増幅部が線形性を有する範囲内で動作するように、電流源として駆動するトランジスタＴＰ８８、ＴＰ８９、ＴＰ９１、ＴＰ９２、ＴＮ８７、ＴＮ８８、ＴＮ９０、ＴＮ９１を有している。
【００５４】
トランジスタＴＰ８７〜ＴＰ９０のソースが電源電圧端子に接続され、トランジスタＴＰ８７のゲートに入力信号ＮＧＮが入力され、トランジスタＴＰ８８及びＴＰ８９のゲートにバイアス電圧ＶＢＰ１が入力され、トランジスタＴＰ９０のゲートにバイアス電圧ＶＢＮ１が入力される。トランジスタＴＰ８７及びＴＰ８８のドレインにトランジスタＴＰ９１のソースが接続され、トランジスタＴＰ８９及びＴＰ９０のドレインにトランジスタＴＰ９２のソースが接続され、トランジスタＴＰ９１及びＴＰ９２のゲートにはバイアス電圧ＶＢＰ２が入力される。
【００５５】
トランジスタＴＰ９１のドレインにトランジスタＴＮ８７のドレインが接続され、トランジスタＴＰ９２のドレインにトランジスタＴＮ８８のドレインが接続され、トランジスタＴＮ８７及びＴＮ８８のゲートにバイアス電圧ＶＢＮ２が入力される。トランジスタＴＮ８７のソースにトランジスタＴＮ８９及びＴＮ９０のドレインが接続され、トランジスタＴＮ８８のソースにトランジスタＴＮ９１及びＴＮ９２のドレインが接続され、トランジスタＴＮ８９のゲートにバイアス電圧ＶＢＰ１が入力され、トランジスタＴＮ９０及びＴＮ９１のゲートにトランジスタＴＰ９１のドレインが接続され、トランジスタＴＮ９２のゲートにバイアス電圧ＮＧＰが入力され、トランジスタＴＮ８９〜ＴＮ９２のソースが接地されている。
【００５６】
このレベルシフト段においても、図１０に示されたレベルシフト段と同様に、トランジスタＴＰ８７のゲートに信号ＮＧＮが入力されると、トランジスタＴＰ９２のドレインとトランジスタＴＮ８８のドレインとが接続されたノードから信号ＮＧＰが出力される。
【００５７】
このように、上記第１、第２の実施の形態における極性を反転したＤＤＡを用いてレベルシフト段を構成しても、同様に出力段のトランジスタのゲートに入力する信号ＮＧＰの電圧を電源電圧Ｖcc付近まで振幅させることができる。このため、出力段のトランジスタＴＰ１から最大電流値まで電流を取り出すことが可能であり、負荷駆動能力を向上させることができる。さらに、出力段のトランジスタＴＰ１のゲートに入力する信号ＮＧＰのレベルを制御することで、出力段のトランジスタＴＰ１及びＴＮ１の間に流れる貫通電流を制御することが可能である。
【００５８】
【発明の効果】
以上説明したように、本発明の演算増幅器によれば、レベルシフト段にＤＤＡを用いたことにより、ＤＤＡから出力され出力段に与える信号を電源電圧付近まで振幅させることで、負荷駆動能力を向上させることができると共に、出力段に与える信号のレベルを制御することで、出力段において流れる貫通電流を制御することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による演算増幅器の構成を示した回路図。
【図２】同演算増幅器におけるレベルシフト段の入出力間の関係式を表示したブロック図。
【図３】本発明の第２の実施の形態による演算増幅器の構成を示した回路図。
【図４】上記第１の実施の形態による演算増幅器の差動段の一例を示した回路図。
【図５】上記第１の実施の形態による演算増幅器の差動段の他の構成例を示した回路図。
【図６】上記第２の実施の形態によるバイアス電圧を発生する回路の一例を示した回路図。
【図７】上記第１の実施の形態による演算増幅器におけるレベルシフト段の一例を示した回路図。
【図８】本発明の第３の実施の形態による演算増幅器の構成を示した回路図。
【図９】同演算増幅器におけるレベルシフト段の入出力間の関係式を表示したブロック図。
【図１０】同演算増幅器におけるレベルシフト段の一例を示した回路図。
【図１１】同演算増幅器におけるレベルシフト段の他の例を示した回路図。
【図１２】従来の演算増幅器の構成を示した回路図。
【図１３】従来の演算増幅器の他の構成を示した回路図。
【符号の説明】
ＤＡ 差動増幅器
ＤＤＡ 差動差分増幅器
ＮＧＰ、ＮＧＮ 信号
ＶＢＰ、ＶＢＰ１、ＶＢＰ２、ＶＢＮ、ＶＢＮ１、ＶＢＮ２ バイアス電圧
Ａ１、Ａ２、Ａ３ ゲイン
ＴＰ１、ＴＰ１１〜ＴＰ２４、ＴＰ３１〜ＴＰ３６、ＴＰ４７〜ＴＰ５４、ＴＰ６１〜ＴＰ６３、ＴＰ７１、ＴＰ８１〜ＴＰ９２ Ｐチャネル形ＭＯＳトランジスタ
ＴＮ１、ＴＮ１１〜ＴＮ２１、ＴＮ３１〜ＴＮ３８、ＴＮ４７〜ＴＮ５４、ＴＮ６１〜ＴＮ６４、ＴＮ７１、ＴＮ８１〜ＴＮ９２ Ｎチャネル形ＭＯＳトランジスタ
Ｃ１、Ｃ２ 容量
ＣＩ 定電流源
Claims (3)
- 第１の入力信号と第２の入力信号とを入力され、この第１の入力信号と第２の入力信号との差に基づいた第１の出力信号を生成して出力する差動段と、
前記第１の出力信号を与えられて所定レベルにシフトした第２の出力信号を生成して出力するレベルシフト段と、
前記第１の出力信号と前記第２の出力信号とを与えられ、この第１及び第２の出力信号に基づいて前記第１の入力信号と前記第２の入力信号との差に対応する第３の信号を出力する出力段と、
を備え、
前記レベルシフト段は差動差分増幅器で構成され、これにより前記差動段から出力されて与えられた前記第１の出力信号と前記レベルシフト段から出力された前記第２の出力信号との間に線形性が成立することを特徴とする演算増幅器。 - 前記レベルシフト段は、電源端子にソースを接続され、ゲートに第１のバイアス電圧を入力される第１のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに第２のバイアス電圧を入力され、ドレインが前記第１のＰチャネル形ＭＯＳトランジスタのドレインに接続された第２のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに前記第２のバイアス電圧を入力される第３のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに前記第２の出力信号を入力され、ドレインが前記第３のＰチャネル形ＭＯＳトランジスタのドレインに接続された第４のＰチャネル形ＭＯＳトランジスタと、
ソースが前記第１及び第２のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第３のバイアス電圧を入力される第５のＰチャネル形ＭＯＳトランジスタと、ソースが前記第３及び第４のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のバイアス電圧を入力され、ドレインから前記第２の出力信号を出力する第６のＰチャネル形ＭＯＳトランジスタと、
ドレインが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第４のバイアス電圧を入力される第１のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第６のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第４のバイアス電圧を入力される第２のＮチャネル形ＭＯＳトランジスタと、
ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１の出力信号を入力され、ソースが接地された第３のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ソースが接地された第４のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ソースが接地された第５のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第２のバイアス電圧を入力され、ソースが接地された第６のＮチャネル形ＭＯＳトランジスタと、
を有することを特徴とする請求項１記載の演算増幅器。 - 前記レベルシフト段は、電源端子にソースを接続され、ゲートに前記第１の出力信号を入力される第１のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ドレインが前記第１のＰチャネル形ＭＯＳトランジスタのドレインに接続された第２のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートが前記第２のＰチャネル形ＭＯＳトランジスタのゲートに接続された第３のＰチャネル形ＭＯＳトランジスタと、電源端子にソースを接続され、ゲートに第１のバイアス電圧を入力され、ドレインが前記第３のＰチャネル形ＭＯＳトランジスタのドレインに接続された第４のＰチャネル形ＭＯＳトランジスタと、
ソースが前記第１及び第２のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第２のバイアス電圧を入力され、ドレインが前記第２及び第３のＰチャネル形ＭＯＳトランジスタのゲートに接続された第５のＰチャネル形ＭＯＳトランジスタと、ソースが前記第３及び第４のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第２のバイアス電圧を入力され、ドレインから前記第２の出力信号を出力する第６のＰチャネル形ＭＯＳトランジスタと、
ドレインが前記第５のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに第３のバイアス電圧を入力される第１のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第６のＰチャネル形ＭＯＳトランジスタのドレインに接続され、ゲートに前記第３のバイアス電圧を入力される第２のＮチャネル形ＭＯＳトランジスタと、
ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに第４のバイアス電圧を入力され、ソースが接地された第３のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第１のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１のバイアス電圧を入力され、ソースが接地された第４のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第１のバイアス電圧を入力され、ソースが接地された第５のＮチャネル形ＭＯＳトランジスタと、ドレインが前記第２のＮチャネル形ＭＯＳトランジスタのソースに接続され、ゲートに前記第２の出力信号を入力され、ソースが接地された第６のＮチャネル形ＭＯＳトランジスタと、
を有することを特徴とする請求項１記載の演算増幅器。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259316B1 (en) * | 1998-05-29 | 2001-07-10 | Texas Instruments Incorporated | Low voltage buffer amplifier for high speed sample and hold applications |
| FR2796222B1 (fr) * | 1999-07-09 | 2001-09-21 | St Microelectronics Sa | Amplificateur operationnel multi-etage a controle de stabilite |
| US7113744B1 (en) | 1999-10-21 | 2006-09-26 | Broadcom Corporation | Adaptive radio transceiver with a power amplifier |
| US6696892B1 (en) * | 1999-11-11 | 2004-02-24 | Broadcom Corporation | Large dynamic range programmable gain attenuator |
| US6680640B1 (en) * | 1999-11-11 | 2004-01-20 | Broadcom Corporation | High linearity large bandwidth, switch insensitive, programmable gain attenuator |
| US6731160B1 (en) * | 1999-11-11 | 2004-05-04 | Broadcom Corporation | Adjustable bandwidth high pass filter for large input signal, low supply voltage applications |
| US6504433B1 (en) | 2000-09-15 | 2003-01-07 | Atheros Communications, Inc. | CMOS transceiver having an integrated power amplifier |
| US7126423B1 (en) | 2000-11-20 | 2006-10-24 | Sitel Semiconductor B.V. | Differential difference amplifier for amplifying small signals close to zero volts |
| US6996435B2 (en) * | 2001-11-19 | 2006-02-07 | Neurostream Technologies Inc. | Implantable signal amplifying circuit for electroneurographic recording |
| US20030102917A1 (en) * | 2001-12-05 | 2003-06-05 | Tao Wu | Output stage configuration of an operational amplifier |
| KR20020068968A (ko) * | 2002-05-13 | 2002-08-28 | 주식회사 엠씨링크 | 완전차동 오차증폭기를 이용한 에프엠 스테레오 신호 생성기 설계방법 |
| US7157944B1 (en) * | 2004-04-27 | 2007-01-02 | Altera Corporation | Differential signal detector methods and apparatus |
| US7724088B2 (en) * | 2007-09-11 | 2010-05-25 | Asahi Kasei Emd Corporation | Push-pull amplifier |
| ITMI20111832A1 (it) | 2011-10-07 | 2013-04-08 | St Microelectronics Grenoble 2 | Amplificatore operazionale in classe ab ad alte prestazioni. |
| US9762125B2 (en) * | 2014-01-30 | 2017-09-12 | The Hong Kong University Of Science And Technology | Area-efficient differential difference amplifier compensator |
| US10941924B2 (en) | 2015-12-15 | 2021-03-09 | Wangs Alliance Corporation | LED lighting methods and apparatus |
| US11812525B2 (en) * | 2017-06-27 | 2023-11-07 | Wangs Alliance Corporation | Methods and apparatus for controlling the current supplied to light emitting diodes |
| WO2020129184A1 (ja) * | 2018-12-19 | 2020-06-25 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
| US11812532B2 (en) | 2021-05-27 | 2023-11-07 | Wangs Alliance Corporation | Multiplexed segmented lighting lamina |
| CN115378421A (zh) | 2021-07-13 | 2022-11-22 | 台湾积体电路制造股份有限公司 | 电平移位电路和方法 |
| US11802682B1 (en) | 2022-08-29 | 2023-10-31 | Wangs Alliance Corporation | Modular articulating lighting |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4335355A (en) * | 1979-09-28 | 1982-06-15 | American Microsystems, Inc. | CMOS Operational amplifier with reduced power dissipation |
| JPS59196613A (ja) * | 1983-04-21 | 1984-11-08 | Toshiba Corp | 演算増幅回路 |
| US4668919A (en) * | 1986-02-19 | 1987-05-26 | Advanced Micro Devices, Inc. | High speed operational amplifier |
| JP2594585B2 (ja) * | 1987-11-25 | 1997-03-26 | 富士通株式会社 | 演算増幅回路 |
| JPH05191162A (ja) * | 1991-09-18 | 1993-07-30 | Hitachi Ltd | 演算増幅器および回線終端装置 |
| JP3320434B2 (ja) * | 1991-11-28 | 2002-09-03 | 沖電気工業株式会社 | 演算増幅回路 |
| JPH09232883A (ja) * | 1996-02-23 | 1997-09-05 | Oki Micro Design Miyazaki:Kk | 演算増幅回路 |
| JP3435292B2 (ja) * | 1996-08-29 | 2003-08-11 | 富士通株式会社 | オペアンプ回路 |
-
1998
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-
1999
- 1999-02-23 US US09/255,698 patent/US6084476A/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11274816B2 (en) | 2015-12-15 | 2022-03-15 | Wangs Alliance Corporation | LED lighting methods and apparatus |
| US11280483B2 (en) | 2015-12-15 | 2022-03-22 | Wangs Alliance Corporation | Led lighting methods and apparatus |
| US11408597B2 (en) | 2015-12-15 | 2022-08-09 | Wangs Alliance Corporation | LED lighting methods and apparatus |
| US11460177B2 (en) | 2015-12-15 | 2022-10-04 | Wangs Alliance Corporation | LED lighting methods and apparatus |
| US11686459B2 (en) | 2015-12-15 | 2023-06-27 | Wangs Alliance Corporation | LED lighting methods and apparatus |
| US11719422B2 (en) | 2015-12-15 | 2023-08-08 | Wangs Alliance Corporation | LED lighting methods and apparatus |
| US11162651B2 (en) | 2019-12-31 | 2021-11-02 | Jiangsu Sur Lighting Co., Ltd | Lamp module group |
| US11466821B2 (en) | 2019-12-31 | 2022-10-11 | Jiangsu Sur Lighting Co., Ltd. | Lamp module group |
| US11598517B2 (en) | 2019-12-31 | 2023-03-07 | Lumien Enterprise, Inc. | Electronic module group |
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