JPS58182913A - 電圧比較回路 - Google Patents
電圧比較回路Info
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- JPS58182913A JPS58182913A JP6659282A JP6659282A JPS58182913A JP S58182913 A JPS58182913 A JP S58182913A JP 6659282 A JP6659282 A JP 6659282A JP 6659282 A JP6659282 A JP 6659282A JP S58182913 A JPS58182913 A JP S58182913A
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- voltage
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はチヨ，・中型の電圧比較回路に関する。
従来、この種電圧比較回路は例えば第１図にバすように
′！Ｉ４敗きれている。同図において、１、。
′！Ｉ４敗きれている。同図において、１、。
は第１の信号（電圧Ｖｌ ）及び第２の信号（電圧Ｖ２
）が人力される入力回路である。この入力回路１は
＠１の信号が入力される転送ダートＧ１及び第２の１δ
号が入力される転送ダートＧ！により構成嘔れ、第１、
第２の信号を交互に出力するようになっている。転送グ
ー）Ｇｌは並列接続され７ｔＮチャネルＭＯＳ ）ラン
ジスタ２及びＰチャネルＭＯＳ ）ランジスタ３により
構成され、これらトランジスタＶこはそれぞれ第２図に
示すストロープ信号φ１、その反転信号φｌが入力され
るようになっている。また、転送ｒ−トｃ，は並列接続
され７ｊＮチャネルＭＯＳトランジスタ４及びＰチャネ
ルＭＯＳ ）ランジスタ５で構成δれ、これらトランジ
スタにはそれぞれストローブ信号φ鵞、その反転信号φ
２が人力されるようになっている。入力回路１の出力端
はコンデンサ６の一端に接続されている。
）が人力される入力回路である。この入力回路１は
＠１の信号が入力される転送ダートＧ１及び第２の１δ
号が入力される転送ダートＧ！により構成嘔れ、第１、
第２の信号を交互に出力するようになっている。転送グ
ー）Ｇｌは並列接続され７ｔＮチャネルＭＯＳ ）ラン
ジスタ２及びＰチャネルＭＯＳ ）ランジスタ３により
構成され、これらトランジスタＶこはそれぞれ第２図に
示すストロープ信号φ１、その反転信号φｌが入力され
るようになっている。また、転送ｒ−トｃ，は並列接続
され７ｊＮチャネルＭＯＳトランジスタ４及びＰチャネ
ルＭＯＳ ）ランジスタ５で構成δれ、これらトランジ
スタにはそれぞれストローブ信号φ鵞、その反転信号φ
２が人力されるようになっている。入力回路１の出力端
はコンデンサ６の一端に接続されている。
このコンデンサ６の他端は増幅回路７の入力端に接続さ
れている。増幅回路１は電源電圧ＶＤＤとＧＮＤ （接
地）との間に直列接続されｔＰチャネルＭＯ８）ランジ
スタ８及びＮチャネルＭＯＳ ）ランノスタ９のＭＯＳ
インバータ構成となっている。この増幅回路７の入出力
間にはＮチャネルＭＯＳトランジスタ１０からなる転送
ｒ）Ｇｓが並列接続されており、このトランジスタ１０
にはストローブ信号φ３が入力されるようになっている
。
れている。増幅回路１は電源電圧ＶＤＤとＧＮＤ （接
地）との間に直列接続されｔＰチャネルＭＯ８）ランジ
スタ８及びＮチャネルＭＯＳ ）ランノスタ９のＭＯＳ
インバータ構成となっている。この増幅回路７の入出力
間にはＮチャネルＭＯＳトランジスタ１０からなる転送
ｒ）Ｇｓが並列接続されており、このトランジスタ１０
にはストローブ信号φ３が入力されるようになっている
。
この電圧比較回路にあっては、第１の信号及び第２の信
号を順次サンプリングし、その差が正か負かにより出力
の論理レベルが決まるものである。すなわち、第２図に
示す１０時、入力回路１の転送ｒ−）Ｇ、及び転送ｒ
）Ｇｓがオンし、入力回路１から第１の信号が出力さ
れると、コンデンサ６の入力側の点ａに電圧Ｖ。
号を順次サンプリングし、その差が正か負かにより出力
の論理レベルが決まるものである。すなわち、第２図に
示す１０時、入力回路１の転送ｒ−）Ｇ、及び転送ｒ
）Ｇｓがオンし、入力回路１から第１の信号が出力さ
れると、コンデンサ６の入力側の点ａに電圧Ｖ。
が印加されると共に、コンデンサ６の出力側の点すには
増幅回路７の入出力間を短絡し几ときの電圧（入力増幅
動作点電圧）■凰が印加され、コンデンサ６の両端子に
■ｌ 、ｖＲなる電圧が印加される。しかして、ｔ１時
、転送１’ ） Ｇ １ ＊Ｇ、がオフすると同時に
入力回路１の転送ゲートＧ１がオンし、入力回路１から
第２の信号が出力されると、点ａの電圧がＶ、となるこ
とにより、点すの電圧力（Ｖｓ Ｖｔ ＋ＶＢ ）と
なる、＋の結果、増幅回路７の出力点Ｃに点すの電圧（
Ｖｓ −Ｖｔ ＋ＶＲ）を入力とするインバータの出力
が得られる。すなわち、Ｖ ｘ ＞ Ｖ ！の場合、増
幅回路７の入力点すの電圧が増大し、出力点Ｃには電源
電圧ＧＮＤに近い出力が得られ、論理“分″の状態金示
す・まｔ、Ｖ、＜Ｖｔの場合には、人力点すの電圧変化
は負となり、出力点Ｃには電源電圧ＶＤＤに近い出力が
得られ、論理″′１＃の状！！ｌｔ−示す。
増幅回路７の入出力間を短絡し几ときの電圧（入力増幅
動作点電圧）■凰が印加され、コンデンサ６の両端子に
■ｌ 、ｖＲなる電圧が印加される。しかして、ｔ１時
、転送１’ ） Ｇ １ ＊Ｇ、がオフすると同時に
入力回路１の転送ゲートＧ１がオンし、入力回路１から
第２の信号が出力されると、点ａの電圧がＶ、となるこ
とにより、点すの電圧力（Ｖｓ Ｖｔ ＋ＶＢ ）と
なる、＋の結果、増幅回路７の出力点Ｃに点すの電圧（
Ｖｓ −Ｖｔ ＋ＶＲ）を入力とするインバータの出力
が得られる。すなわち、Ｖ ｘ ＞ Ｖ ！の場合、増
幅回路７の入力点すの電圧が増大し、出力点Ｃには電源
電圧ＧＮＤに近い出力が得られ、論理“分″の状態金示
す・まｔ、Ｖ、＜Ｖｔの場合には、人力点すの電圧変化
は負となり、出力点Ｃには電源電圧ＶＤＤに近い出力が
得られ、論理″′１＃の状！！ｌｔ−示す。
しかしながら、一般に電圧比較回路は微小の電圧差を比
較するために、ＭＯＳ ）ランゾスタ８゜９は共に能動
領域で動作する。そのため、出力点Ｃの電圧が電源電圧
（ＶＤＤ苦しく ＃１ＧＮＤ ）まで運することがなく
、出力電位が安定しない。
較するために、ＭＯＳ ）ランゾスタ８゜９は共に能動
領域で動作する。そのため、出力点Ｃの電圧が電源電圧
（ＶＤＤ苦しく ＃１ＧＮＤ ）まで運することがなく
、出力電位が安定しない。
まｅ、ＭＯＳ ）ランノスタ８及びＭＯＳ ）ランジス
タ９が完全に遮断されないので、消費電流が多くなる。
タ９が完全に遮断されないので、消費電流が多くなる。
七こで、従来回路では、出力電圧を電源電圧まで到達さ
せるため、数段の増幅器を直列に接続するなどの方法が
とられているが、この方法では、多くの素子を会費とし
、消費電流はさらに増大する。このことは、低消費電流
が要求嘔れるＩ Ｃ、ＬＳＩには大きな欠点となる。
せるため、数段の増幅器を直列に接続するなどの方法が
とられているが、この方法では、多くの素子を会費とし
、消費電流はさらに増大する。このことは、低消費電流
が要求嘔れるＩ Ｃ、ＬＳＩには大きな欠点となる。
この発明は上記実情に鑑みてなされ几もので、その目的
は、数少ない素子数で出力電圧を電源電圧まで到達嘔せ
ることができ、出力電圧の安定化及び消費電流の低減化
を図り得る電圧比較回路を提供することにある。
は、数少ない素子数で出力電圧を電源電圧まで到達嘔せ
ることができ、出力電圧の安定化及び消費電流の低減化
を図り得る電圧比較回路を提供することにある。
この発明は従来のデ、ツノク型電圧比較回路における増
幅回路の入出力間に帰還回路を設け、入力回路から第１
、第２の信号が出力され几後、増幅回路の出力音その入
力側に正帰還させるものである。
幅回路の入出力間に帰還回路を設け、入力回路から第１
、第２の信号が出力され几後、増幅回路の出力音その入
力側に正帰還させるものである。
以下、図面を参照してこの発明の一実施ｆａｌｌを説明
する。第３図はチ、、パ型電圧比較回路を示すもので、
この回路は入力回路１１、コンデンサ１２、増幅回路１
３、転送ｊ’ ）Ｇｍ及びｌ１ｉ１１還回路１４によ
り構成されている。入力回路１１は第１の信号が入力さ
れる転送ｒ−）Ｇｌ及び第２の信号が入力される転送’
ｒ” ）Ｇｍにより構成され、これらｆ−）から第１
、第２の信号を交互に出力するようになっている。転送
ｒ）ＧｔＶｉ並列接続されたＮチャネルＭＯＳ ）ラン
ジスタ１５及びＰチャネルＭＯ８）ランジスタ１６によ
り構成δれ、これらトランジスタにはそれぞれ第４図に
示すストローブ信号φ！、その反転信号φ１が入力され
るようになっている。ま友、転送ゲートＧ雪は並列接続
されたＮチャネルＭＯ８）ランゾスタ１１及びＰチャネ
ルＭＯ８）ランノスタ１８で構成され、これらトランジ
スタにはそれぞれストローブ信号φ冨、その反転信号φ
３が人力式れるようになっている・入力回路１１の出力
端はコンデンサ１２の一端に接続され、このコンデンサ
１２の他端は増幅回路１３の入力端に接続されている。
する。第３図はチ、、パ型電圧比較回路を示すもので、
この回路は入力回路１１、コンデンサ１２、増幅回路１
３、転送ｊ’ ）Ｇｍ及びｌ１ｉ１１還回路１４によ
り構成されている。入力回路１１は第１の信号が入力さ
れる転送ｒ−）Ｇｌ及び第２の信号が入力される転送’
ｒ” ）Ｇｍにより構成され、これらｆ−）から第１
、第２の信号を交互に出力するようになっている。転送
ｒ）ＧｔＶｉ並列接続されたＮチャネルＭＯＳ ）ラン
ジスタ１５及びＰチャネルＭＯ８）ランジスタ１６によ
り構成δれ、これらトランジスタにはそれぞれ第４図に
示すストローブ信号φ！、その反転信号φ１が入力され
るようになっている。ま友、転送ゲートＧ雪は並列接続
されたＮチャネルＭＯ８）ランゾスタ１１及びＰチャネ
ルＭＯ８）ランノスタ１８で構成され、これらトランジ
スタにはそれぞれストローブ信号φ冨、その反転信号φ
３が人力式れるようになっている・入力回路１１の出力
端はコンデンサ１２の一端に接続され、このコンデンサ
１２の他端は増幅回路１３の入力端に接続されている。
増幅回路１３は電源電圧ＶＤＤとＧＮＤとの間に直列接
続され之ＰチャネルＭＯ８）ランジスタ１９及びＮチャ
ネルＭＯ８）ランゾスタ２０のＭＯＳインバータ構成と
なっている。この増幅回路１３０入出力間にはＮチャネ
ルＭＯ８）ランジメタ２ノからなる転送ｒ−トａ、が並
列接続されており、このトランジスタ２１にはストロー
ブ信号φ３が入力されるようになっている。この転送ｒ
−）Ｇ３は上記入力回路１１から第１の信号が出力され
るのに同期して増幅回路１３１）入力増幅動作点電圧ｖ
Ｒｔｓｔｔ還するものである。なお、この転送ｒ−）Ｇ
−の代りに増幅回路１３の入力側にバイアス回路を接続
させる構成としてもよいことは勿論である。さらに、こ
の増幅回路１３の入出力間に帰還回路１４が並列接続さ
れている拳この帰還回路１４は電源電圧ＶＤＤとＧＮＤ
間に直列接続され九ＰチャネルＭＯ８）ランゾスタ２２
、ＰチャネルＭＯＢ ）ランジスタ２３、ＮチャネルＭ
Ｏ８）ランゾスタ２４及びＮチャネルＭＯ８）ランジス
タ２５により構成されている。
続され之ＰチャネルＭＯ８）ランジスタ１９及びＮチャ
ネルＭＯ８）ランゾスタ２０のＭＯＳインバータ構成と
なっている。この増幅回路１３０入出力間にはＮチャネ
ルＭＯ８）ランジメタ２ノからなる転送ｒ−トａ、が並
列接続されており、このトランジスタ２１にはストロー
ブ信号φ３が入力されるようになっている。この転送ｒ
−）Ｇ３は上記入力回路１１から第１の信号が出力され
るのに同期して増幅回路１３１）入力増幅動作点電圧ｖ
Ｒｔｓｔｔ還するものである。なお、この転送ｒ−）Ｇ
−の代りに増幅回路１３の入力側にバイアス回路を接続
させる構成としてもよいことは勿論である。さらに、こ
の増幅回路１３の入出力間に帰還回路１４が並列接続さ
れている拳この帰還回路１４は電源電圧ＶＤＤとＧＮＤ
間に直列接続され九ＰチャネルＭＯ８）ランゾスタ２２
、ＰチャネルＭＯＢ ）ランジスタ２３、ＮチャネルＭ
Ｏ８）ランゾスタ２４及びＮチャネルＭＯ８）ランジス
タ２５により構成されている。
ＰチャネルＭＯ８）ランノスタ２３及びＮチャネルＭＯ
８）ランノスタ２４によりインバータが構成され、この
インバータの入力端は増幅回路１３の出力端に、また出
力端は増幅回路１３の入力端に接続てれている。ｔた、
ＮチャネルＭＯ８）ランジスタ２５、ＰチャネルＭＯ８
）ランノスタ２２にはそれぞれストロ−！信号φ４、七
の反転信号φ４が入力されるようになっている。この帰
還回路１４は上記入力回路１ノにより第１及び第２の信
号が出力されｔ後、増幅回路１３の出力をその入力側に
正帰還嘔せるものである。
８）ランノスタ２４によりインバータが構成され、この
インバータの入力端は増幅回路１３の出力端に、また出
力端は増幅回路１３の入力端に接続てれている。ｔた、
ＮチャネルＭＯ８）ランジスタ２５、ＰチャネルＭＯ８
）ランノスタ２２にはそれぞれストロ−！信号φ４、七
の反転信号φ４が入力されるようになっている。この帰
還回路１４は上記入力回路１ノにより第１及び第２の信
号が出力されｔ後、増幅回路１３の出力をその入力側に
正帰還嘔せるものである。
このような構成の電圧比較回路にあっては、第４図のｔ
・時、転送Ｐ ） Ｇ Ｂ ｍ Ｇ Ｂがオンし、
入力回路１１から第１の信号が出力されると、コンデン
サ１２の入力側の点ａにｖｌ、コンデンサ１２の出力側
の点すに増幅回路１３の入出力間を短絡し几ときの電圧
（入力増幅動作点電圧）ｖＲが印加され、点すにその差
電圧（Ｖｓ−ＶＲ）が供給される。しかして、１．時、
転送１’ ） Ｇ１ ｅ Ｇｓがオフすると同時に転
送ｒ −トＧ３がオンし、入力回路１１から第２の信号
が出力されると、点ａの電圧がｖｌとなることにより、
点すの電圧が（Ｖ、−Ｖ、＋ＶＩＬ）となる。その結果
、増幅回路１３の電圧増幅率ｔ−ＡＩ と−ｊると、点
Ｃに−Ａｌ （Ｖｍ −Ｖｌ ）＋■Ｒなる出力が得
られる。さらに、１．時、帰還回路１４におけるトラン
ジスタ２２．２５がオンすることによりトランジスタ２
３．２４からなるインバータが動作する。ここで、帰還
回路１４の電圧増幅率ｔ”Ａｍとすると、点すの電圧は
Ａ！Ａｘ （Ｖｍ −Ｖｔ ）＋ＶＢ（Ａｌ’ Ａ
Ｉ＞１）となる、これは、正帰還である几め、点ｂ ｒ
ｃの電圧は電源電圧（ＶＤＤ若しくはＧＮＤ ）まで
達する。これにより、増幅回路１３の入出力電位が安定
化する。ま几、増幅回路１３のＰチャネルＭＯ８）ラン
ゾスタ１９若しくはＮチャネルＭＯ８）ランジスタ２０
が完全に遮断される之め、第１図の回路に比較して消費
電流が減少する。
・時、転送Ｐ ） Ｇ Ｂ ｍ Ｇ Ｂがオンし、
入力回路１１から第１の信号が出力されると、コンデン
サ１２の入力側の点ａにｖｌ、コンデンサ１２の出力側
の点すに増幅回路１３の入出力間を短絡し几ときの電圧
（入力増幅動作点電圧）ｖＲが印加され、点すにその差
電圧（Ｖｓ−ＶＲ）が供給される。しかして、１．時、
転送１’ ） Ｇ１ ｅ Ｇｓがオフすると同時に転
送ｒ −トＧ３がオンし、入力回路１１から第２の信号
が出力されると、点ａの電圧がｖｌとなることにより、
点すの電圧が（Ｖ、−Ｖ、＋ＶＩＬ）となる。その結果
、増幅回路１３の電圧増幅率ｔ−ＡＩ と−ｊると、点
Ｃに−Ａｌ （Ｖｍ −Ｖｌ ）＋■Ｒなる出力が得
られる。さらに、１．時、帰還回路１４におけるトラン
ジスタ２２．２５がオンすることによりトランジスタ２
３．２４からなるインバータが動作する。ここで、帰還
回路１４の電圧増幅率ｔ”Ａｍとすると、点すの電圧は
Ａ！Ａｘ （Ｖｍ −Ｖｔ ）＋ＶＢ（Ａｌ’ Ａ
Ｉ＞１）となる、これは、正帰還である几め、点ｂ ｒ
ｃの電圧は電源電圧（ＶＤＤ若しくはＧＮＤ ）まで
達する。これにより、増幅回路１３の入出力電位が安定
化する。ま几、増幅回路１３のＰチャネルＭＯ８）ラン
ゾスタ１９若しくはＮチャネルＭＯ８）ランジスタ２０
が完全に遮断される之め、第１図の回路に比較して消費
電流が減少する。
なお、帰還（ロ）路１４の構成は上記実施例の回路に限
らず、例えば第５図あるいは第６図に示すような回路で
あってもよい、第５図はインバータ２６及びＮチャネル
ＭＯ８）ランジスタ２７゜２８からなり、ま几第６図は
ナンド回路２９及びＮチャネルＭＯ８）ランジスタ３０
からなる帰還回路である。
らず、例えば第５図あるいは第６図に示すような回路で
あってもよい、第５図はインバータ２６及びＮチャネル
ＭＯ８）ランジスタ２７゜２８からなり、ま几第６図は
ナンド回路２９及びＮチャネルＭＯ８）ランジスタ３０
からなる帰還回路である。
以上のようにこの発明によれば、少ない素子数で、増幅
回路の入出力電位の安定化及び消費電流の低減化を図り
得る電圧比較回路を提供で串も・
回路の入出力電位の安定化及び消費電流の低減化を図り
得る電圧比較回路を提供で串も・
第１図は従来のチ、、ノ豐型電圧比較回路の構成図、第
２図はそのタイミングチャート、第３図はこの発明の一
実施例に係るチ、、ツヤ朦電圧比較回路の構成図、第４
図はそのタイミングチャート、第５図及び８６図はそれ
ぞれこの発明の他の実施例に係る帰還回路の構成図であ
る。 １ノ・・・入力回路、１２・・・コンデンサ、１３・・
・増幅回路、１４・・・帰還回路、Ｇ１．Ｇ１＊Ｇ１・
・・転送ｒ−）。 出願人代理人 弁理士 鈴 江 武 彦４２図 ｔｏ ＜１ １ ｔｏ ｔｌ ｔ’ｚ １１５図 第６図
２図はそのタイミングチャート、第３図はこの発明の一
実施例に係るチ、、ツヤ朦電圧比較回路の構成図、第４
図はそのタイミングチャート、第５図及び８６図はそれ
ぞれこの発明の他の実施例に係る帰還回路の構成図であ
る。 １ノ・・・入力回路、１２・・・コンデンサ、１３・・
・増幅回路、１４・・・帰還回路、Ｇ１．Ｇ１＊Ｇ１・
・・転送ｒ−）。 出願人代理人 弁理士 鈴 江 武 彦４２図 ｔｏ ＜１ １ ｔｏ ｔｌ ｔ’ｚ １１５図 第６図
Claims (1)
- 第１、第２の入力信号が入力され、これら信号全交互に
出力するｔＩＸｌの回路と、前記ｍｌの人力信号が前記
第１の回路から出力されるのに同期して入力増幅動作点
電圧を発生する第２の回路と、前記第１、第２の回路間
に介挿された容量性素子と、この容量性素子と前記第２
の回路の接続点に接続され、前記第１の回路によって前
記第２の入力信号が出力でれるのに同期して、前記第１
、第２の入力信号の差電圧を増−出力する第３の回路と
、前記第３の回路の人出力量に並列接続δれ、前記第１
の回路Ｖこよって前記第１及び第２の入力信号が出力さ
れ念後、前記第３の回路の出力を前記第３の回路の入力
端に正帰還させる第４の回路とを具備し之ことを特徴と
する電圧比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6659282A JPS58182913A (ja) | 1982-04-21 | 1982-04-21 | 電圧比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6659282A JPS58182913A (ja) | 1982-04-21 | 1982-04-21 | 電圧比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182913A true JPS58182913A (ja) | 1983-10-26 |
Family
ID=13320352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6659282A Pending JPS58182913A (ja) | 1982-04-21 | 1982-04-21 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182913A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064520A (ja) * | 1983-09-20 | 1985-04-13 | Seiko Epson Corp | コンパレ−タ回路 |
| JPS60153216A (ja) * | 1984-01-20 | 1985-08-12 | Matsushita Electric Ind Co Ltd | 電圧比較回路 |
| JPS62271518A (ja) * | 1986-05-20 | 1987-11-25 | Sony Corp | チヨツパ型コンパレ−タ |
| JPH01120117A (ja) * | 1987-11-04 | 1989-05-12 | Matsushita Electric Ind Co Ltd | 比較回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135418A (en) * | 1979-04-10 | 1980-10-22 | Sharp Corp | Comparator circuit |
-
1982
- 1982-04-21 JP JP6659282A patent/JPS58182913A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135418A (en) * | 1979-04-10 | 1980-10-22 | Sharp Corp | Comparator circuit |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064520A (ja) * | 1983-09-20 | 1985-04-13 | Seiko Epson Corp | コンパレ−タ回路 |
| JPS60153216A (ja) * | 1984-01-20 | 1985-08-12 | Matsushita Electric Ind Co Ltd | 電圧比較回路 |
| JPS62271518A (ja) * | 1986-05-20 | 1987-11-25 | Sony Corp | チヨツパ型コンパレ−タ |
| JPH01120117A (ja) * | 1987-11-04 | 1989-05-12 | Matsushita Electric Ind Co Ltd | 比較回路 |
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