JPH036532B2 - - Google Patents
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- Publication number
- JPH036532B2 JPH036532B2 JP58045196A JP4519683A JPH036532B2 JP H036532 B2 JPH036532 B2 JP H036532B2 JP 58045196 A JP58045196 A JP 58045196A JP 4519683 A JP4519683 A JP 4519683A JP H036532 B2 JPH036532 B2 JP H036532B2
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- JP
- Japan
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- data
- host computer
- bit
- input
- cpu
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Links
- 230000000630 rising effect Effects 0.000 claims description 3
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 2
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はホストコンピユータに接続され、そ
のホストコンピユータからシリアル伝送されるデ
ータを受信してプリント制御するプリンタにおけ
る入力データ制御装置に関する。
のホストコンピユータからシリアル伝送されるデ
ータを受信してプリント制御するプリンタにおけ
る入力データ制御装置に関する。
従来、この種のプリンタはホストコンピユータ
からシリアル伝送されるデータをシリアル−パラ
レル変換機能を有する8251等のインタフエース素
子に順次１ビツトずつ入力し、８ビツトすべてが
揃つたときインターフエース素子からCPU（中央
処理ユニツト）に割り込みをかけてデータを出力
し、この時点で始めてCPUからインターフエー
ス素子を介してホストコンピユータへビジー信号
を出力するものであつた。
からシリアル伝送されるデータをシリアル−パラ
レル変換機能を有する8251等のインタフエース素
子に順次１ビツトずつ入力し、８ビツトすべてが
揃つたときインターフエース素子からCPU（中央
処理ユニツト）に割り込みをかけてデータを出力
し、この時点で始めてCPUからインターフエー
ス素子を介してホストコンピユータへビジー信号
を出力するものであつた。
したがつてホストコンピユータがデータを出力
してからビジー信号を確認するまでの時間が長く
なり、その間ホストコンピユータを専有してしま
う問題があつた。またシリアル−パラレル変換機
能を有するインタフエース素子を必要としたため
回路のPC板への実装面積が大きく、しかもコス
ト高となる問題があつた。
してからビジー信号を確認するまでの時間が長く
なり、その間ホストコンピユータを専有してしま
う問題があつた。またシリアル−パラレル変換機
能を有するインタフエース素子を必要としたため
回路のPC板への実装面積が大きく、しかもコス
ト高となる問題があつた。
この発明はこのような問題を解決するために為
されたもので、ホストコンピユータからのデータ
入力に対して直ちにビジー信号を出力でき、しか
もシリアル−パラレル変換機能を有するインタフ
エース素子を必要とせず、回路のPC板への実装
面積を少なくできるとともにコスト低下が図れる
プリンタにおける入力データ制御装置を提供する
ことを目的とする。
されたもので、ホストコンピユータからのデータ
入力に対して直ちにビジー信号を出力でき、しか
もシリアル−パラレル変換機能を有するインタフ
エース素子を必要とせず、回路のPC板への実装
面積を少なくできるとともにコスト低下が図れる
プリンタにおける入力データ制御装置を提供する
ことを目的とする。
この発明はホストコンピユータから伝送されて
くるデータのスタートビツトの立上がりでホスト
コンピユータへ直ちにビジー信号を出力し、かつ
割り込みによつてタイマーをスタートさせ、以後
タイマーがタイムアツプする毎にデータを１ビツ
トずつサンプリングするとともに上記タイマーを
くり返えし再スタートさせ、ストツプビツトの入
力があるとサンプリングしたデータを印字のため
にバツフアに転送制御するものである。
くるデータのスタートビツトの立上がりでホスト
コンピユータへ直ちにビジー信号を出力し、かつ
割り込みによつてタイマーをスタートさせ、以後
タイマーがタイムアツプする毎にデータを１ビツ
トずつサンプリングするとともに上記タイマーを
くり返えし再スタートさせ、ストツプビツトの入
力があるとサンプリングしたデータを印字のため
にバツフアに転送制御するものである。
以下、この発明の実施例を図面を参照して説明
する。
する。
図中１はホストコンピユータ、２はプリンタで
両者は伝送ライン３を介して電気的に接続されて
いる。前記プリンタ２はCPU（中央処理ユニツ
ト）４、ROM（リード・オンリ・メモリ）５、
RAM（ランダム・アクセス・メモリ）６、印字
機構７、タイマー８等を設けている。前記CPU
４はROM５に格納されているプログラムデータ
に基づいて各部を制御するもので、前記ホストコ
ンピユータ１からのデータをバツフア回路９及び
インバータ１０を介してデータ入力用のP3φ端子
に入力するとともに上記バツフア回路９のみを介
して割込入力用のINTφ端子に入力している。ま
た前記CPU４は信号出力用のP31端子からビジー
信号をバツフア回路１１を介して前記ホストコン
ピユータ１へ出力している。また前記CPU４は
タイマー８を制御するとともにそのタイマー８の
タイムアツプ信号を割込入力用のINT1端子に入
力している。さらに前記CPU４はRAM６を制御
してデータの格納処理を行うとともにインターフ
エース１２を介して印字機構７に印字用データを
出力制御している。
両者は伝送ライン３を介して電気的に接続されて
いる。前記プリンタ２はCPU（中央処理ユニツ
ト）４、ROM（リード・オンリ・メモリ）５、
RAM（ランダム・アクセス・メモリ）６、印字
機構７、タイマー８等を設けている。前記CPU
４はROM５に格納されているプログラムデータ
に基づいて各部を制御するもので、前記ホストコ
ンピユータ１からのデータをバツフア回路９及び
インバータ１０を介してデータ入力用のP3φ端子
に入力するとともに上記バツフア回路９のみを介
して割込入力用のINTφ端子に入力している。ま
た前記CPU４は信号出力用のP31端子からビジー
信号をバツフア回路１１を介して前記ホストコン
ピユータ１へ出力している。また前記CPU４は
タイマー８を制御するとともにそのタイマー８の
タイムアツプ信号を割込入力用のINT1端子に入
力している。さらに前記CPU４はRAM６を制御
してデータの格納処理を行うとともにインターフ
エース１２を介して印字機構７に印字用データを
出力制御している。
第２図〜第５図は前記CPU４の入力データ制
御を示す流れ図で、以下この流れ図に基づいてデ
ータ制御を述べる。
御を示す流れ図で、以下この流れ図に基づいてデ
ータ制御を述べる。
先ずホストコンピユータ１からデータが入力さ
れるとそのデータのスタートビツトの立上がりで
CPU４のINTφ端子に割り込みがかかりCPU４
は第２図に示す処理を行う。すなわちP31端子か
らビジー信号を出力するとともにタイマー８にス
タートビツトを認識するための時間t2をセツトし
てスタートをかける。この時間t2は１ビツトを読
込むに要する時間の略半分に設定されている。タ
イマー８がt2時間カウントしてタイムアツプする
とCPU４のINT1端子に割り込みがかかりCPU４
は第３図に示す処理を行う。すなわち先ずスター
トビツトの入力かをチエツクし、スタートビツト
の入力であれば第４図に示すようにタイマー８を
サンプルモードの時間t1にセツトしてスタートを
かける。この時間t1は１ビツトを読み込むに要す
る時間に等しくt2の略２倍に設定されている。ま
たスタートビツトの入力でなければ続いてストツ
プビツトをチエツクし、ストツプビツトの入力で
あれば第５図に示すように８ビツトのデータを
RAM６のバツフアへの転送を行うとともにビジ
ー信号の出力を停止させる。またスタート、スト
ツプのいずれのビツトでもなければデータとして
１ビツトを読み込み、そのデータをRAM６に格
納させる。
れるとそのデータのスタートビツトの立上がりで
CPU４のINTφ端子に割り込みがかかりCPU４
は第２図に示す処理を行う。すなわちP31端子か
らビジー信号を出力するとともにタイマー８にス
タートビツトを認識するための時間t2をセツトし
てスタートをかける。この時間t2は１ビツトを読
込むに要する時間の略半分に設定されている。タ
イマー８がt2時間カウントしてタイムアツプする
とCPU４のINT1端子に割り込みがかかりCPU４
は第３図に示す処理を行う。すなわち先ずスター
トビツトの入力かをチエツクし、スタートビツト
の入力であれば第４図に示すようにタイマー８を
サンプルモードの時間t1にセツトしてスタートを
かける。この時間t1は１ビツトを読み込むに要す
る時間に等しくt2の略２倍に設定されている。ま
たスタートビツトの入力でなければ続いてストツ
プビツトをチエツクし、ストツプビツトの入力で
あれば第５図に示すように８ビツトのデータを
RAM６のバツフアへの転送を行うとともにビジ
ー信号の出力を停止させる。またスタート、スト
ツプのいずれのビツトでもなければデータとして
１ビツトを読み込み、そのデータをRAM６に格
納させる。
このような構成の本発明実施例においては、ホ
ストコンピユータ１からのデータをバツフア回路
９を介して直接CPU４に取込み、そのCPU４に
より印字のためにバツフアに格納しているので、
CPU４の処理でシリアル−パラレル変換させる
ことができ、シリアル−パラレル変換機能を有す
るインターフエース素子を使用すること無く、ホ
ストコンピユータ１からのシリアルなデータをパ
ラレルに変換してプリント制御でき、PC板への
実装面積を少なくできるとともにコスト低下を図
かることができる。またデータのスタート信号に
おけるスタートビツトの立上がりでCPU４に割
り込みをかけてそのCPU４からホストコンピユ
ータ１へ直ちにビジー信号を出力しているので、
ホストコンピユータ１はビジー信号を確認した後
直ちに他の処理ができ、ホストコンピユータ１の
稼動率を向上できる。
ストコンピユータ１からのデータをバツフア回路
９を介して直接CPU４に取込み、そのCPU４に
より印字のためにバツフアに格納しているので、
CPU４の処理でシリアル−パラレル変換させる
ことができ、シリアル−パラレル変換機能を有す
るインターフエース素子を使用すること無く、ホ
ストコンピユータ１からのシリアルなデータをパ
ラレルに変換してプリント制御でき、PC板への
実装面積を少なくできるとともにコスト低下を図
かることができる。またデータのスタート信号に
おけるスタートビツトの立上がりでCPU４に割
り込みをかけてそのCPU４からホストコンピユ
ータ１へ直ちにビジー信号を出力しているので、
ホストコンピユータ１はビジー信号を確認した後
直ちに他の処理ができ、ホストコンピユータ１の
稼動率を向上できる。
以上、この発明によればホストコンピユータか
らのデータ入力に対して直ちにビジー信号を出力
でき、しかもシリアル−パラレル変換機能を有す
るインタフエース素子を不要としてPC板への実
装面積を少なくできるとともにコスト低下を図か
ることができるプリンタにおける入力データ制御
装置を提供できるものである。
らのデータ入力に対して直ちにビジー信号を出力
でき、しかもシリアル−パラレル変換機能を有す
るインタフエース素子を不要としてPC板への実
装面積を少なくできるとともにコスト低下を図か
ることができるプリンタにおける入力データ制御
装置を提供できるものである。
図はこの発明の実施例を示すもので、第１図は
ブロツク図、第２図はスタートビツトによる割込
み処理を示す流れ図、第３図はタイマー割込み処
理を示す流れ図、第４図はスタート処理を示す流
れ図、第５図はストツプ処理を示す流れ図であ
る。 １…ホストコンピユータ、２…プリンタ、４…
CPU（中央処理ユニツト）、５…ROM（リード・
オンリ・メモリ）、６…RAM（ランダム・アクセ
ス・メモリ）、７…印字機構、８…タイマー。
ブロツク図、第２図はスタートビツトによる割込
み処理を示す流れ図、第３図はタイマー割込み処
理を示す流れ図、第４図はスタート処理を示す流
れ図、第５図はストツプ処理を示す流れ図であ
る。 １…ホストコンピユータ、２…プリンタ、４…
CPU（中央処理ユニツト）、５…ROM（リード・
オンリ・メモリ）、６…RAM（ランダム・アクセ
ス・メモリ）、７…印字機構、８…タイマー。
Claims (1)
- １ ホストコンピユータに接続され、そのホスト
コンピユータからシリアル伝送されるデータを受
信してプリント制御するプリンタにおいて、前記
データのスタートビツトの立上がりで前記ホスト
コンピユータへビジー信号を出力するとともに割
込みによりタイマーをスタートさせる手段と、上
記タイマーのタイムアツプ毎にくり返えし割込み
がかけられ上記データを１ビツトずつストツプビ
ツトが入力されるまでサンプリングし、ストツプ
ビツトの入力があるとサンプリングしたデータを
印字のためにバツフアに転送制御する手段とを備
えたことを特徴とするプリンタにおける入力デー
タ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045196A JPS59170933A (ja) | 1983-03-17 | 1983-03-17 | プリンタにおける入力デ−タ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58045196A JPS59170933A (ja) | 1983-03-17 | 1983-03-17 | プリンタにおける入力デ−タ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59170933A JPS59170933A (ja) | 1984-09-27 |
| JPH036532B2 true JPH036532B2 (ja) | 1991-01-30 |
Family
ID=12712512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58045196A Granted JPS59170933A (ja) | 1983-03-17 | 1983-03-17 | プリンタにおける入力デ−タ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59170933A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277928A (ja) * | 1988-09-14 | 1990-03-19 | Canon Inc | インターフェース回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137930A (en) * | 1978-04-18 | 1979-10-26 | Toshiba Corp | Control system for serial printer |
| JPS55108037A (en) * | 1979-02-13 | 1980-08-19 | Hitachi Ltd | Prevention circuit for mis-interruption of serial transfer |
-
1983
- 1983-03-17 JP JP58045196A patent/JPS59170933A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54137930A (en) * | 1978-04-18 | 1979-10-26 | Toshiba Corp | Control system for serial printer |
| JPS55108037A (en) * | 1979-02-13 | 1980-08-19 | Hitachi Ltd | Prevention circuit for mis-interruption of serial transfer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59170933A (ja) | 1984-09-27 |
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