JPS6049465A - マイクロコンピユ−タ間のデ−タ転送方法 - Google Patents
マイクロコンピユ−タ間のデ−タ転送方法Info
- Publication number
- JPS6049465A JPS6049465A JP15872583A JP15872583A JPS6049465A JP S6049465 A JPS6049465 A JP S6049465A JP 15872583 A JP15872583 A JP 15872583A JP 15872583 A JP15872583 A JP 15872583A JP S6049465 A JPS6049465 A JP S6049465A
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- JP
- Japan
- Prior art keywords
- data
- microcomputer
- input
- ready signal
- storage area
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- Engineering & Computer Science (AREA)
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- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の”技術分野。
本発明はマイクロコンピュータ間のデータ転送方法に関
するものである。
するものである。
従来技術と問題点
一般に、マイクロコンピュータ間でデータを転送する方
法としては、（，１）ＤＭＡ方式、 （２）送信側マイ
クロコンピュータが受信側マイクロコンピュータをホー
ルド状態とし、受信側マイクロコンピュータのメモリに
バスを介してデータを転送する方式等が知られている。
法としては、（，１）ＤＭＡ方式、 （２）送信側マイ
クロコンピュータが受信側マイクロコンピュータをホー
ルド状態とし、受信側マイクロコンピュータのメモリに
バスを介してデータを転送する方式等が知られている。
しかし、いずれもインターフェイス部分のハードウェア
を多く必要とする欠点がある。また、データの転送順序
が判るようにする為にはポインタ等でデータの転送順序
制御を行なう必要があり、処理が複雑化する問題点があ
った。
を多く必要とする欠点がある。また、データの転送順序
が判るようにする為にはポインタ等でデータの転送順序
制御を行なう必要があり、処理が複雑化する問題点があ
った。
発明の目的
本発明はこのような従来の欠点を改善したちのであり、
少ないハードウェアでインターフェイスすることが可能
であり且つデータの転送順序も複雑な処理を必要とせず
に判別し得るマイクロコンピュータ間のデータ転送方法
を提供することを課題とする。
少ないハードウェアでインターフェイスすることが可能
であり且つデータの転送順序も複雑な処理を必要とせず
に判別し得るマイクロコンピュータ間のデータ転送方法
を提供することを課題とする。
発明の実施例
第１図は本発明を実施する装置の一例を示す要部ブロッ
ク図である。
ク図である。
同図において、１は送信側マイクロコンピュータであり
、その８ビツトの双方向性のバス２はドライバ３を介し
てＦＩＦＯレジスタ４のデータ入力端子に接続され、任
意の１ビツトのバス線がドライバ５を介してＦＩＦＯレ
ジスタ４のインプットレディ信号ＩＲ出力端子に接続さ
れている。またライト信号ＷＲがＦＩＦＯレジスタ４の
ライト信号入力端子に接続されている。６は受信側マイ
クロコンピュータであり、その８ビツトのバス７はドラ
イバ８を介してＦＩＦＯレジスタ４のデータ出力端子に
接続され、任意の１ビツトのバス線がドライバ９を介し
てＦＩＦＯレジスタ４のアウトプットレディ信号ＯＲ出
力端子に接続されている。またＦＩＦＯレジスタ４のイ
ンプットレディ信号ＩＲがエツジトリガ形のワンショッ
トマルチバイブレーク（以下単にワンショットマルチと
いう）１０を介して割込み入力端子に入力され、リード
信号ＲＤがＦＩＦＯレジスタ４のリード信号入力端子に
出力されている。
、その８ビツトの双方向性のバス２はドライバ３を介し
てＦＩＦＯレジスタ４のデータ入力端子に接続され、任
意の１ビツトのバス線がドライバ５を介してＦＩＦＯレ
ジスタ４のインプットレディ信号ＩＲ出力端子に接続さ
れている。またライト信号ＷＲがＦＩＦＯレジスタ４の
ライト信号入力端子に接続されている。６は受信側マイ
クロコンピュータであり、その８ビツトのバス７はドラ
イバ８を介してＦＩＦＯレジスタ４のデータ出力端子に
接続され、任意の１ビツトのバス線がドライバ９を介し
てＦＩＦＯレジスタ４のアウトプットレディ信号ＯＲ出
力端子に接続されている。またＦＩＦＯレジスタ４のイ
ンプットレディ信号ＩＲがエツジトリガ形のワンショッ
トマルチバイブレーク（以下単にワンショットマルチと
いう）１０を介して割込み入力端子に入力され、リード
信号ＲＤがＦＩＦＯレジスタ４のリード信号入力端子に
出力されている。
ＦＩＦＯレジスタ４は、入力側と出力側とが独立にアク
セス可能であり然も記憶領域が一杯になったか否かを示
すインプットレディ信号ＪＲと記憶領域にデータが書込
まれているか否かを示すアウトプットレディ信号ＯＲと
を出力する形式のレジスタであり、例えば、７４ＬＳ２
２４のＩＣで構成することができる。
セス可能であり然も記憶領域が一杯になったか否かを示
すインプットレディ信号ＪＲと記憶領域にデータが書込
まれているか否かを示すアウトプットレディ信号ＯＲと
を出力する形式のレジスタであり、例えば、７４ＬＳ２
２４のＩＣで構成することができる。
第２図はＦＩＦＯレジスタ４の実施例を示すブロック図
であり、４ビット入出力、容量４×１６ビツトの市販の
ＦＩＦＯレジスクを２個使用して、合計８×１６ビツト
のＦＩＦＯレジスタ４を構成したものである。同図にお
いて、Ｄ１〜Ｄ、はドライバ３の出力、０．〜ＯＩｌは
ＦＩＦＯレジスタ２０゜２１の出力であり、この出力が
ドライバ８に入力される。また送信側マイクロコンピュ
ータ１のライト信号ＨＲは、ＦＩＦＯレジスク２０．２
１のライト信号入力端子に入力され、受信側マイクロコ
ンピュータ６のリード信号ＲＤは、ＦＩＦＯレジスタ２
０゜２１のリード信号入力端子に人力される。ＦＩＦＯ
レジスタ２１から出力されるインプットレディ信号１’
ｌ？、 、 ＩＲ２ば、記憶領域に空きがあるとき“１
″となり、記憶領域が一杯にあると“０”となる信号で
あり、その論理積がアンド回路２２でとられてインプッ
トレディ信号ＩＲが生成される。またＦｔＦＯレジスタ
２０．２１から出力されるアウトプットレディ信号ＯＲ
，、ＯＲ２は、記憶領域に少なくとも一つのデータが記
憶されているとき“１″となり、データが全く記憶され
ていないとき“θ″となる信号で、その論理積がアンド
回路２３でとられてア□ ウドプツトレディ信号ＯＲが
生成される。
であり、４ビット入出力、容量４×１６ビツトの市販の
ＦＩＦＯレジスクを２個使用して、合計８×１６ビツト
のＦＩＦＯレジスタ４を構成したものである。同図にお
いて、Ｄ１〜Ｄ、はドライバ３の出力、０．〜ＯＩｌは
ＦＩＦＯレジスタ２０゜２１の出力であり、この出力が
ドライバ８に入力される。また送信側マイクロコンピュ
ータ１のライト信号ＨＲは、ＦＩＦＯレジスク２０．２
１のライト信号入力端子に入力され、受信側マイクロコ
ンピュータ６のリード信号ＲＤは、ＦＩＦＯレジスタ２
０゜２１のリード信号入力端子に人力される。ＦＩＦＯ
レジスタ２１から出力されるインプットレディ信号１’
ｌ？、 、 ＩＲ２ば、記憶領域に空きがあるとき“１
″となり、記憶領域が一杯にあると“０”となる信号で
あり、その論理積がアンド回路２２でとられてインプッ
トレディ信号ＩＲが生成される。またＦｔＦＯレジスタ
２０．２１から出力されるアウトプットレディ信号ＯＲ
，、ＯＲ２は、記憶領域に少なくとも一つのデータが記
憶されているとき“１″となり、データが全く記憶され
ていないとき“θ″となる信号で、その論理積がアンド
回路２３でとられてア□ ウドプツトレディ信号ＯＲが
生成される。
第３図は送信側マイクロコンピュータ１のデータ書込み
処理の流れを示すフローチャート、第４図及び第５図は
受信側マイクロコンピュータ６のデータ読取り処理の流
れを示すフローチャートである。また第６図は第１図示
装置を動作させた場合の各部の状態を示すタイミングチ
ャートであり、（ａ）は送信側マイクロコンピュータ１
の書込ミ処理、（ｂ）は受信側マイクロコンピュータ６
の続出し処理、（Ｃ’）はインプットレディ信号ＩＲの
状態、（ｄ）はワンショットマルチ１０の出力波形、（
ｅ）はアウトプットレディ信号ＯＲの状態をそれぞれ示
す。
処理の流れを示すフローチャート、第４図及び第５図は
受信側マイクロコンピュータ６のデータ読取り処理の流
れを示すフローチャートである。また第６図は第１図示
装置を動作させた場合の各部の状態を示すタイミングチ
ャートであり、（ａ）は送信側マイクロコンピュータ１
の書込ミ処理、（ｂ）は受信側マイクロコンピュータ６
の続出し処理、（Ｃ’）はインプットレディ信号ＩＲの
状態、（ｄ）はワンショットマルチ１０の出力波形、（
ｅ）はアウトプットレディ信号ＯＲの状態をそれぞれ示
す。
送信側マイクロコンピュータ１は第３図のフローチャー
トに示すように、インプットレディ信号ＩＲが１”か否
かを判別し、“１”のとき受信用マイクロコンピュータ
６へ送出すべきデータをバス２．ドライバ３を介してＦ
ＩＦＯレジスタ４へ送出し書込み処理を行なう。インプ
ットレディ信号ＩＲが０″のときはＦＩＦＯレジスタ４
の記憶容量が一杯になっているので、データの書込みは
行なわない。
トに示すように、インプットレディ信号ＩＲが１”か否
かを判別し、“１”のとき受信用マイクロコンピュータ
６へ送出すべきデータをバス２．ドライバ３を介してＦ
ＩＦＯレジスタ４へ送出し書込み処理を行なう。インプ
ットレディ信号ＩＲが０″のときはＦＩＦＯレジスタ４
の記憶容量が一杯になっているので、データの書込みは
行なわない。
受信側マイクロコンピュータ６は、通常は第４図のフロ
ーチャートに示すような処理を実行しており、送信用マ
イクロコンピュータ１からのデータを用いる処理中で該
データを必要となったとき或いは他の処理の空き時間等
の好きな時間に、アウトプットレディ信号ＯＲが“１”
か否かを判別し、“１″であればＦＩＦＯレジスタ４の
記憶情報をドライバ８．バス７を介して読取る。また、
受信用マイクロコンピュータ６が他の処理で忙Ｌ＜ＦＩ
ＦＯレジスタ４の記憶情報の読取り処理をある時間行な
わない為、ＦＩＦＯレジスク４の記憶情報が一杯になる
と、インプットレディ信号ＩＲは、”１”から０”に変
化し、その立下がりでワンショットマルチ１０が起動さ
れて受信用マイクロコンピュータ６に割込みがかけられ
る。受信用マイクロコンピュータ６は割込みがかかると
第５図に示すような処理を実行するようプログラムされ
ており、アウトプントレディ信号ＯＲがＯ″にアルまで
即ちＦＩＦＯレジスタ４の記憶情報が全部なくなるまで
ＦＩＦＯレジスタ４の記憶情報の読出しを行なう。なお
、全部の情報を読出す以外に所定量のデータを読出す構
成にすることもできる。
ーチャートに示すような処理を実行しており、送信用マ
イクロコンピュータ１からのデータを用いる処理中で該
データを必要となったとき或いは他の処理の空き時間等
の好きな時間に、アウトプットレディ信号ＯＲが“１”
か否かを判別し、“１″であればＦＩＦＯレジスタ４の
記憶情報をドライバ８．バス７を介して読取る。また、
受信用マイクロコンピュータ６が他の処理で忙Ｌ＜ＦＩ
ＦＯレジスタ４の記憶情報の読取り処理をある時間行な
わない為、ＦＩＦＯレジスク４の記憶情報が一杯になる
と、インプットレディ信号ＩＲは、”１”から０”に変
化し、その立下がりでワンショットマルチ１０が起動さ
れて受信用マイクロコンピュータ６に割込みがかけられ
る。受信用マイクロコンピュータ６は割込みがかかると
第５図に示すような処理を実行するようプログラムされ
ており、アウトプントレディ信号ＯＲがＯ″にアルまで
即ちＦＩＦＯレジスタ４の記憶情報が全部なくなるまで
ＦＩＦＯレジスタ４の記憶情報の読出しを行なう。なお
、全部の情報を読出す以外に所定量のデータを読出す構
成にすることもできる。
ＦＩＦＯレジスタ４の記憶容量は、送信用マイクロコン
ピュータ１の書込み速度のバラツキ、受（Ｍ用マイクロ
コンビエータ６のデータの読出し速度のバラツキを考慮
して決定し、受信用マイクロコンピュータ６へ割込みが
あまり頻繁にかからないようにすることが望ましい。
ピュータ１の書込み速度のバラツキ、受（Ｍ用マイクロ
コンビエータ６のデータの読出し速度のバラツキを考慮
して決定し、受信用マイクロコンピュータ６へ割込みが
あまり頻繁にかからないようにすることが望ましい。
なお、受信用マイクロコンピュータ６の割込み受付形式
によっては第１図のワンショットマルチ１０を省略する
ことができる。また、第１図と同様な構成をもう一組設
ければ、受信用マイクロコンピュータ６から送信用マイ
クロコンピュータ１へのデータ転送も可能である。
によっては第１図のワンショットマルチ１０を省略する
ことができる。また、第１図と同様な構成をもう一組設
ければ、受信用マイクロコンピュータ６から送信用マイ
クロコンピュータ１へのデータ転送も可能である。
発明の詳細
な説明したように、本発明によれば、ハードウェアはＦ
ＩＦＯレジスタ４と若干の回路で済み、非常にインター
フェイス回路を簡単にすることができる。また、ＦＩＦ
Ｏレジスタ４を介してデータの転送を行なっているから
、データの転送順序も複雑な処理なく判別し得る効果が
ある。また、ＦＩＦＯレジスタ４の記憶情報の読取りを
、アウトプントレディ信号ＩＲにて受信用マイクロコン
ピュータ６に割込みを上げ、その割込み処理内で行なう
ことも考えられるが、そうすると割込みルーチンへ移行
するまでに時間がかかり効率良くデータを読取れないと
共に、割込みが頻繁にかかることかう受信用マイクロコ
ンピュータ６の他の処理に悪影響を与える虞もある。こ
れに対し、本発明では、受信用マイクロコンピュータ６
が次のデータを必要な時にデータの読取りを行なわせて
いるので、そのような問題は生じず、且つＦＩＦＯレレ
スタ４が一杯になったとき初めて割込み処理にてＦＩＦ
Ｏレジスタ４のデータを直ちに読取る構成としているの
で、送信用マイクロコンピュータＩの書込み処理が長時
間停止する事態を回避できる。
ＩＦＯレジスタ４と若干の回路で済み、非常にインター
フェイス回路を簡単にすることができる。また、ＦＩＦ
Ｏレジスタ４を介してデータの転送を行なっているから
、データの転送順序も複雑な処理なく判別し得る効果が
ある。また、ＦＩＦＯレジスタ４の記憶情報の読取りを
、アウトプントレディ信号ＩＲにて受信用マイクロコン
ピュータ６に割込みを上げ、その割込み処理内で行なう
ことも考えられるが、そうすると割込みルーチンへ移行
するまでに時間がかかり効率良くデータを読取れないと
共に、割込みが頻繁にかかることかう受信用マイクロコ
ンピュータ６の他の処理に悪影響を与える虞もある。こ
れに対し、本発明では、受信用マイクロコンピュータ６
が次のデータを必要な時にデータの読取りを行なわせて
いるので、そのような問題は生じず、且つＦＩＦＯレレ
スタ４が一杯になったとき初めて割込み処理にてＦＩＦ
Ｏレジスタ４のデータを直ちに読取る構成としているの
で、送信用マイクロコンピュータＩの書込み処理が長時
間停止する事態を回避できる。
本発明の方法は、上位マイクロコンピュータと下位マイ
クロコンピュータ間のデータ転送であって、データの転
送順序が問題となるようなマルチマイクロコンピュータ
システム等に適用すれば非−常に有効である。
クロコンピュータ間のデータ転送であって、データの転
送順序が問題となるようなマルチマイクロコンピュータ
システム等に適用すれば非−常に有効である。
第１図は本発明を実施する装置の一例を示す要部ブロッ
ク図、第２図はＦＩＦＯレジスタ４の実施例を示すブロ
ック図、第３図は送信側マイクロコンピュータ１のデー
タ書込み処理の流れを示すフローチャート、第４図及び
第５図は受信側マイクロコンピュータ６のデータ読取り
処理の流れを示すフローチャート、第６図は第１図示装
置を動作させた場合の各部の状態を示すタイミングチャ
ートである。 ｌは送信側マイクロコンピュータ、２はそのバス、４は
ＦＩＦＯレジスタ、６は受信側マイクロコンピュータ、
１０は割込み信号を発生するワンショットマルチ、ＩＲ
はインプットレディ信号、ＯＲはアウトプントレディ信
号である。 特許出願人ファナック株式会社 代理人弁理士玉蟲久五部外Ｉ名 第 １ 図 第 ２ 図 Ｍ ３ 図 第 ４ 図 第５図 第６図
ク図、第２図はＦＩＦＯレジスタ４の実施例を示すブロ
ック図、第３図は送信側マイクロコンピュータ１のデー
タ書込み処理の流れを示すフローチャート、第４図及び
第５図は受信側マイクロコンピュータ６のデータ読取り
処理の流れを示すフローチャート、第６図は第１図示装
置を動作させた場合の各部の状態を示すタイミングチャ
ートである。 ｌは送信側マイクロコンピュータ、２はそのバス、４は
ＦＩＦＯレジスタ、６は受信側マイクロコンピュータ、
１０は割込み信号を発生するワンショットマルチ、ＩＲ
はインプットレディ信号、ＯＲはアウトプントレディ信
号である。 特許出願人ファナック株式会社 代理人弁理士玉蟲久五部外Ｉ名 第 １ 図 第 ２ 図 Ｍ ３ 図 第 ４ 図 第５図 第６図
Claims (1)
- マイクロコンピュータ間のデータ転送方法において、入
力側と出力側とが独立にアクセス可能であり且つ記憶領
域が一杯になったか否かを示すインプットレディ信号と
記憶領域にデータが書込まれているか否かを示すアウト
プットレディ信号とを出力するＦＩＦＯレジスタを送信
側マイクロコンピュータと受信側マイクロコンピュータ
間に設け、送信側マイクロコンピュータは前記インプッ
トレディ信号により前記記憶領域に空き領域があること
を判別してデータを前記ＦＩＦＯレジスタの記憶領域に
書込み、前記受信側マイクロコンピュータは任意の時間
に前記アウトプットレディ信号により前記記憶領域にデ
ータが書込まれてい、ることを判別して前記記憶領域に
記憶されたデータを読出し且つ前記インプットレディ信
号により前記記憶領域が一杯になったときは割込み処理
にて前記記憶領域のデータを直ちに読取ることを特徴と
するマイクロコンピュータ間のデータ転送方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15872583A JPS6049465A (ja) | 1983-08-30 | 1983-08-30 | マイクロコンピユ−タ間のデ−タ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15872583A JPS6049465A (ja) | 1983-08-30 | 1983-08-30 | マイクロコンピユ−タ間のデ−タ転送方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6049465A true JPS6049465A (ja) | 1985-03-18 |
Family
ID=15677969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15872583A Pending JPS6049465A (ja) | 1983-08-30 | 1983-08-30 | マイクロコンピユ−タ間のデ−タ転送方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049465A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242300A (ja) * | 1985-08-20 | 1987-02-24 | 松下電器産業株式会社 | 道路通行料収受端末装置 |
| US5649106A (en) * | 1991-03-14 | 1997-07-15 | Mitsubishi Denki Kabushiki Kaisha | Parallel computer with reconstruction of processor clusters |
-
1983
- 1983-08-30 JP JP15872583A patent/JPS6049465A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6242300A (ja) * | 1985-08-20 | 1987-02-24 | 松下電器産業株式会社 | 道路通行料収受端末装置 |
| US5649106A (en) * | 1991-03-14 | 1997-07-15 | Mitsubishi Denki Kabushiki Kaisha | Parallel computer with reconstruction of processor clusters |
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