JPS5885638A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
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- JPS5885638A JPS5885638A JP56185037A JP18503781A JPS5885638A JP S5885638 A JPS5885638 A JP S5885638A JP 56185037 A JP56185037 A JP 56185037A JP 18503781 A JP18503781 A JP 18503781A JP S5885638 A JPS5885638 A JP S5885638A
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- mos
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- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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- Logic Circuits (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はプログラマブルロジックアレイ（以下ＰＬＡ
という。）に関する。
という。）に関する。
従来フィールドプログラマブルロジックアレイ（以下Ｆ
ＰＬＡという。）はバイポーラトランジスタ、ヒユーズ
あるいはダイオードをマトリクス状に接続して、該マ）
ＩＪクスの出力を任意のＡＮＤ、０ＪＮＡＮＤ、ＮＯ
Ｒ等ノケートニ接続し、いずれかの上記トランジスタ、
ヒユーズ、あるいはダイオード等の記憶素子を熱破壊さ
せることにより、１″か“０”かの情報を記憶させて、
所望の論理動作を行なうＰＬＡの回路を決定していた。
ＰＬＡという。）はバイポーラトランジスタ、ヒユーズ
あるいはダイオードをマトリクス状に接続して、該マ）
ＩＪクスの出力を任意のＡＮＤ、０ＪＮＡＮＤ、ＮＯ
Ｒ等ノケートニ接続し、いずれかの上記トランジスタ、
ヒユーズ、あるいはダイオード等の記憶素子を熱破壊さ
せることにより、１″か“０”かの情報を記憶させて、
所望の論理動作を行なうＰＬＡの回路を決定していた。
したがって、従来のＰＬＡは一度書き込み動作を行なう
と、トランジスタ、ヒユーズあるいはダイオードが破壊
されているために再び書き変えを行なうことが出来なか
った。
と、トランジスタ、ヒユーズあるいはダイオードが破壊
されているために再び書き変えを行なうことが出来なか
った。
また従来のＦＰＬＡはバイポーラトランジスタを記憶素
子として用いているために、集積度が低く、また消費電
力が大きく、電源装置の設計に充分な注意が必要であっ
た。・ この発明は上述の欠点を排除するためになされたもので
あって、その主たる目的は、プログラムの記憶素子とし
て書き変え可能なＭＯ８素子を用いることにより、プロ
グラムの変更や修正を容易になし得るＰＬＡを提供する
ことを目的とするものである。
子として用いているために、集積度が低く、また消費電
力が大きく、電源装置の設計に充分な注意が必要であっ
た。・ この発明は上述の欠点を排除するためになされたもので
あって、その主たる目的は、プログラムの記憶素子とし
て書き変え可能なＭＯ８素子を用いることにより、プロ
グラムの変更や修正を容易になし得るＰＬＡを提供する
ことを目的とするものである。
この発明の他の目的は消費電力の小さいＰＬＡを提供す
ることである。
ることである。
この種のＰＬＡを構成するには第１図に示すようにＡＮ
Ｄゲート１００とＯＲゲート１０１とが必要であり、従
来のＰＬＡにおいては、マルチエミッタトランジスタ等
によってＡＮＤゲート１００を得ていた。然るにこの発
明のように記憶素子としてＭＯＳ）ランジスタを用いる
場合にはＭＯＳトランジスタを直列接続して、そのうち
のいずれか１つでも入力状態の如何に拘らず、しギ断状
態とすると、直列回路全体としてもしゃ断状態となるの
で、ＭＯＳ）□ランジスタによってＡＮＤゲートを用い
たＰＬＡを構成することができない。
Ｄゲート１００とＯＲゲート１０１とが必要であり、従
来のＰＬＡにおいては、マルチエミッタトランジスタ等
によってＡＮＤゲート１００を得ていた。然るにこの発
明のように記憶素子としてＭＯＳ）ランジスタを用いる
場合にはＭＯＳトランジスタを直列接続して、そのうち
のいずれか１つでも入力状態の如何に拘らず、しギ断状
態とすると、直列回路全体としてもしゃ断状態となるの
で、ＭＯＳ）□ランジスタによってＡＮＤゲートを用い
たＰＬＡを構成することができない。
したがって、この発明はＭＯＳ）ランジスタによって構
成しｆＣＮＯＲゲートを用いてＰＬＡを構成した点に特
徴を有し、これによって情報の書き変え可能なＰＬＡを
可能とするものである。
成しｆＣＮＯＲゲートを用いてＰＬＡを構成した点に特
徴を有し、これによって情報の書き変え可能なＰＬＡを
可能とするものである。
なおこの発明においては書き変え可能な記憶素８、或い
はゲート二層膜で形成した不揮発性記憶素子が用いられ
る。
はゲート二層膜で形成した不揮発性記憶素子が用いられ
る。
以下にこの発明の一実施例を図面とともに説明する。
第２図は書き換え可能な記憶素子としてスタックドゲー
ト型ＰＡＭＯ８（浮遊ゲート型ＭＯＳトランジスタ）を
用いたプログラマブル論理回路の実施例を示す。
ト型ＰＡＭＯ８（浮遊ゲート型ＭＯＳトランジスタ）を
用いたプログラマブル論理回路の実施例を示す。
図において、Ｎｕ、Ｎ２．・・・・・・Ｎｎはそれぞれ
多大力ＮＯＲゲートを示しており、各ＮＯＲゲートは同
一構成であるのでＮ１について説明すると、ＰＡＭＯ８
Ｉ−１１，１−１２，−・・・−１−１ｎのドレインは
行線Ｌ１に接続され、またソースは接地されるとと吃に
、図上奇数番号のＦＡＭＯ８１−１１ないし１−１（ｎ
−１）のゲートはインバータ２−１ないし２−ｎを介し
て制御信号の入力端子８−１ないし９−’ｎに接続され
る。また偶数番号のＰＡＭＯ８１−１２，−１−Ｉｎの
ゲートは直接に入力端子８−１ないし３−ｎに接続され
る。
多大力ＮＯＲゲートを示しており、各ＮＯＲゲートは同
一構成であるのでＮ１について説明すると、ＰＡＭＯ８
Ｉ−１１，１−１２，−・・・−１−１ｎのドレインは
行線Ｌ１に接続され、またソースは接地されるとと吃に
、図上奇数番号のＦＡＭＯ８１−１１ないし１−１（ｎ
−１）のゲートはインバータ２−１ないし２−ｎを介し
て制御信号の入力端子８−１ないし９−’ｎに接続され
る。また偶数番号のＰＡＭＯ８１−１２，−１−Ｉｎの
ゲートは直接に入力端子８−１ないし３−ｎに接続され
る。
ＦＡＭ０８４−１１．４−１２．・・・・・・４−１ｉ
。
。
４−１ｊのドレインは行線Ｌ１に接続され、ソースは接
地され、かつ各ＦＡＭＯ８４−１２，４−１４・・・・
・・４−１ｉ（ｉ−偶数）のゲートは、詳細後述のＮＯ
Ｉ’ＬゲートＮ２１・・・・・・Ｎ２ｎの出力端子に接
続されたインバータ５−１．・・・・・・５ｎの出力端
子と接続される。また各ＦＡＭＯ８４−１１゜４−１８
．・・・・・・４−１ｊ（ｊ＝奇数）のゲートは、上記
インバータ５−１ないし５−ｎの出力端子に接続された
インバータ６−１ないし６−ｎの出力端子にそれぞれ各
別に接続される。
地され、かつ各ＦＡＭＯ８４−１２，４−１４・・・・
・・４−１ｉ（ｉ−偶数）のゲートは、詳細後述のＮＯ
Ｉ’ＬゲートＮ２１・・・・・・Ｎ２ｎの出力端子に接
続されたインバータ５−１．・・・・・・５ｎの出力端
子と接続される。また各ＦＡＭＯ８４−１１゜４−１８
．・・・・・・４−１ｊ（ｊ＝奇数）のゲートは、上記
インバータ５−１ないし５−ｎの出力端子に接続された
インバータ６−１ないし６−ｎの出力端子にそれぞれ各
別に接続される。
行線Ｌｌは書込時にオフとされ、その他の時はオ／とさ
れるＭＯＳ）ランジスタフ−１を介して、バッファ増 幅器１２−１に接続される。さらに行線Ｌｌはドライバ
用トランジスタ８−１を介して電源Ｖｃｃに接続される
。
れるＭＯＳ）ランジスタフ−１を介して、バッファ増 幅器１２−１に接続される。さらに行線Ｌｌはドライバ
用トランジスタ８−１を介して電源Ｖｃｃに接続される
。
上記したＮＯＲゲー）Ｎｌとバッファ増幅器１２−１と
入力側のインバータ２−１ないし２−ｎとによって、ｎ
ｇＡの入力端子を有するＡＮＤゲート１００を構成する
（第８図参照）。また他のＮ。
入力側のインバータ２−１ないし２−ｎとによって、ｎ
ｇＡの入力端子を有するＡＮＤゲート１００を構成する
（第８図参照）。また他のＮ。
Ｒゲー）Ｎ２とバッファ増幅器１２−２と入力側のイン
バータ２−１ないし２−ｎ、ＮＯＲゲートＮｎとバッフ
ァ増幅器１２−ｎとインバータ２−１ないし２−ｎでそ
れぞれＡＮＤゲートを構成する。
バータ２−１ないし２−ｎ、ＮＯＲゲートＮｎとバッフ
ァ増幅器１２−ｎとインバータ２−１ないし２−ｎでそ
れぞれＡＮＤゲートを構成する。
−Ｎ ＯＲゲートＮ２１は線４１にドレインが接続され
たＦＡＭ０８１０−１１ないし１Ｏ−Ｉｎと線１１に接
続され、書込時オフ、その他の時にオフとされるＭＯＳ
）ランジスタ４ｏ−１と、ＭＯＳトランジスタ４０−１
に接続°されたＭＯＳ）う／ジメタ１１−１とで構成さ
れる。他のＮＯＲゲ−）Ｎ ２ｎも同様の構成である。
たＦＡＭ０８１０−１１ないし１Ｏ−Ｉｎと線１１に接
続され、書込時オフ、その他の時にオフとされるＭＯＳ
）ランジスタ４ｏ−１と、ＭＯＳトランジスタ４０−１
に接続°されたＭＯＳ）う／ジメタ１１−１とで構成さ
れる。他のＮＯＲゲ−）Ｎ ２ｎも同様の構成である。
そしてバッファ増幅器１２−１の出力端子、即ち線Ｌｌ
′は各ＮＯＲゲートＮ２１ないしＮ２ｎのＦＡＭＯ８１
０−１１−・−−−−Ｉ Ｑｎ １のゲートに接続され
る。同様にバッファ増幅器１２−２．１２−ｎの出力端
子、即ち線Ｌ２′、・・・・・・Ｌ ｎ’はＦＡＭ０８
１０−１２．−−４Ｏｎ２の＝ゲート、１０−ｉｎ・・
・・・・１Ｑｎｎのゲートにそれぞれ接続される。
′は各ＮＯＲゲートＮ２１ないしＮ２ｎのＦＡＭＯ８１
０−１１−・−−−−Ｉ Ｑｎ １のゲートに接続され
る。同様にバッファ増幅器１２−２．１２−ｎの出力端
子、即ち線Ｌ２′、・・・・・・Ｌ ｎ’はＦＡＭ０８
１０−１２．−−４Ｏｎ２の＝ゲート、１０−ｉｎ・・
・・・・１Ｑｎｎのゲートにそれぞれ接続される。
Ｎ８１・・・・・・Ｎ８ｎはＮＯＲゲートであり、たと
えばＮ８１はＦＡＭＯ８２１−１１ないし２ｌ−１ｎを
備え、各Ｆ Ａ Ｍ （１８のドレインは線１１’に接
続され、ソースは接地されている。また各ＦＡＭ０８２
１−１１ないし２ｌ−１ｒｌのゲートはそれぞれ線１．
ｔ／ないしＬ ｎ’に接続されている。
えばＮ８１はＦＡＭＯ８２１−１１ないし２ｌ−１ｎを
備え、各Ｆ Ａ Ｍ （１８のドレインは線１１’に接
続され、ソースは接地されている。また各ＦＡＭ０８２
１−１１ないし２ｌ−１ｒｌのゲートはそれぞれ線１．
ｔ／ないしＬ ｎ’に接続されている。
線ｌ゛１′は書込時オフとされ他の時はオンとされるＭ
ＯＳ）ランジスタ２４−１を介してインバータＭａ−ｔ
に接続されるとともにＭＯＳ）７ンジスタ２２−１に接
続される。
ＯＳ）ランジスタ２４−１を介してインバータＭａ−ｔ
に接続されるとともにＭＯＳ）７ンジスタ２２−１に接
続される。
ＮＯＩ’ｔゲー、トＮ３ｎも同様に構成され、各ＮＯＲ
ゲー）Ｎ８１ないしＮｕｎの出力端子はインバー タ２
８−１ないし２８−ｎを介して出力端子２５−１ないし
２５−ｎに接続される。
ゲー）Ｎ８１ないしＮｕｎの出力端子はインバー タ２
８−１ないし２８−ｎを介して出力端子２５−１ないし
２５−ｎに接続される。
なお第２図において８０はプログラムの書き込み、書き
変え時にオンとされるＭＯＳ）ランジスタであり、端子
Ｐは書込制御用のプロ°２ラム回路（図示せず）に接続
される。また端子Ｃは所定のＭＯＳ）ランジスタを選択
してオンとするためのチップセレクト回路に接続される
。
変え時にオンとされるＭＯＳ）ランジスタであり、端子
Ｐは書込制御用のプロ°２ラム回路（図示せず）に接続
される。また端子Ｃは所定のＭＯＳ）ランジスタを選択
してオンとするためのチップセレクト回路に接続される
。
第２図に示した回路は等制約に第３図のように表わされ
、各マ） ＩＪクスの交点はそれぞれＦＡＭ０８１．４
，１０．２１に対応し、各ＦＡＭＯ８の動作特性を第４
図のイの特性、即ち所定の入力信号に応じてＰＡＭＯ８
がオンとなる作動状態と口の特性、即ち所定の入力信号
が印加されてもＦＡＭＯ８がオフのま＼である不作動状
態とするかによって随意の論理回路を構成することが出
来る。
、各マ） ＩＪクスの交点はそれぞれＦＡＭ０８１．４
，１０．２１に対応し、各ＦＡＭＯ８の動作特性を第４
図のイの特性、即ち所定の入力信号に応じてＰＡＭＯ８
がオンとなる作動状態と口の特性、即ち所定の入力信号
が印加されてもＦＡＭＯ８がオフのま＼である不作動状
態とするかによって随意の論理回路を構成することが出
来る。
第２図の回路において、いま最も簡単な例として入力端
子８−１と３−ｎを２人力とし、出力端子２５− ｎ
Ｋ Ｎ Ａ Ｎ Ｄ出力を得たい場合には、ＦＡＭＯ８
１−１１と１−２ （ｎ−１）と２ｌ−ｎｌと２１−０
２’とを作動状態（第４図イの特性）とする。他のＦＡ
ＭＯ８は不作動状態（第４図口の特性）とする。またＭ
ＯＳ）ランジスタフ−１と２４−１とはオンとする。
子８−１と３−ｎを２人力とし、出力端子２５− ｎ
Ｋ Ｎ Ａ Ｎ Ｄ出力を得たい場合には、ＦＡＭＯ８
１−１１と１−２ （ｎ−１）と２ｌ−ｎｌと２１−０
２’とを作動状態（第４図イの特性）とする。他のＦＡ
ＭＯ８は不作動状態（第４図口の特性）とする。またＭ
ＯＳ）ランジスタフ−１と２４−１とはオンとする。
入力端子８−１と７３−ｎに入力信号がないときは、イ
ンバータ２−１と２−ｎの出力は６０”であり、ＦＡＭ
Ｏ８１−１１，１−２（ｎ−１）はオフとなっており、
線Ｌｌは１”となり、ＦＡＭＭＯ８２１−ｎｌはオンと
なる。したがって、線ｌ ｔ／は”０”、インバータ２
３−〇の出力は１１″となる。
ンバータ２−１と２−ｎの出力は６０”であり、ＦＡＭ
Ｏ８１−１１，１−２（ｎ−１）はオフとなっており、
線Ｌｌは１”となり、ＦＡＭＭＯ８２１−ｎｌはオンと
なる。したがって、線ｌ ｔ／は”０”、インバータ２
３−〇の出力は１１″となる。
入力端子３−１と３−ｎとがともに１”となると、イン
バータ２−１．２−ｎの出力はともに”１”となり、Ｆ
ＡＭＯ８Ｉ−１１，１−２（ｎ−１）はともにオンとな
って線Ｌ１は０”となり、ＦＡＭＯ８２１−ｎ １はオ
フとなり、インバータ２８−１の入力端子は′１”とな
り、その出力は＋ｖ ＯＩＴとなって、出力端子２５−
ｎに″θ″信号が得られる。
バータ２−１．２−ｎの出力はともに”１”となり、Ｆ
ＡＭＯ８Ｉ−１１，１−２（ｎ−１）はともにオンとな
って線Ｌ１は０”となり、ＦＡＭＯ８２１−ｎ １はオ
フとなり、インバータ２８−１の入力端子は′１”とな
り、その出力は＋ｖ ＯＩＴとなって、出力端子２５−
ｎに″θ″信号が得られる。
入力端子８−１．８−ｎのいずれか一方が′θ″のとき
は、０″となっている入力端子に対応するＦ’ＡＭＯ８
がオフとなるので、線Ｌｌは０″であり、ＦＡＭＯ８２
１−ｎｌはオフ、インノ＜−タ２３−１の入力は′″０
”であり、出力端子２５−ｎは１”となる。
は、０″となっている入力端子に対応するＦ’ＡＭＯ８
がオフとなるので、線Ｌｌは０″であり、ＦＡＭＯ８２
１−ｎｌはオフ、インノ＜−タ２３−１の入力は′″０
”であり、出力端子２５−ｎは１”となる。
また上記の例において出力端子２５−ｎにＯＲ出力を得
たい場合はＦＡＭＯ８ｔ −ｔ ２ｉ ｔ Ｊｎと２ｌ
−ｎｌと２ｌ−ｎ２を作動状態とすればよい。
たい場合はＦＡＭＯ８ｔ −ｔ ２ｉ ｔ Ｊｎと２ｌ
−ｎｌと２ｌ−ｎ２を作動状態とすればよい。
第５図（ａ）は第５図（ｂ）に示すような論理回路を構
成する例を示している。第５図において黒点はＦＡＭＯ
８を第４図（イ）の作動状態とし、小円はＦＡＭＯ８を
第４図（ロ）の不作動状態としたことを示す。
成する例を示している。第５図において黒点はＦＡＭＯ
８を第４図（イ）の作動状態とし、小円はＦＡＭＯ８を
第４図（ロ）の不作動状態としたことを示す。
なおＦＡＭＯ８を不作動状態とするには、たとえば１つ
のＭＯＳ ）ランジスタ８０−１をオンとして、線Ｌ１
を高電圧とし、入力端子３−ｎを高電圧とするとＦＡＭ
Ｏ８１−Ｉｎを不作動状態に書き変えることが出来る。
のＭＯＳ ）ランジスタ８０−１をオンとして、線Ｌ１
を高電圧とし、入力端子３−ｎを高電圧とするとＦＡＭ
Ｏ８１−Ｉｎを不作動状態に書き変えることが出来る。
上記の動作を各ＦＡＭＯ８について行なうことによって
、随意のプログラムを書“き込むことが出来る。
、随意のプログラムを書“き込むことが出来る。
−また紫外線の照射によって、各ＦＡＭＯ８に書き込ま
れたプログラムの消去を行なうとともに、他のプログラ
ムに書き変えることができる。
れたプログラムの消去を行なうとともに、他のプログラ
ムに書き変えることができる。
第６図は本発明において、ＮＯＲゲートＮｌの出力回路
にＣＭＯ８を使用した実施例を示す。なお第２図の回路
と同じ部分には同一の符号を付した。ＭＯＳ）ランジス
タ８１のゲートにはＦ’ＡＭ０８１−１１〜１−Ｉｎの
入力１１ないしＩｎならびにＦＡＭＯ８４−１１〜４−
１１の入力Ｑ１〜ＱｉのＡＮＤ出力が印加される。Ｃた
がって入力信号がローレベルのときはＭＯＳ）ランジス
タ３１はオフ状態となっている。したがってＭＯＳトラ
ンジスタ３２からの電流によってフリップフロップ４０
のＮＭＯＳトランジスタ３４はオンとなり出力はローレ
ベル″Ｌ”となる。
にＣＭＯ８を使用した実施例を示す。なお第２図の回路
と同じ部分には同一の符号を付した。ＭＯＳ）ランジス
タ８１のゲートにはＦ’ＡＭ０８１−１１〜１−Ｉｎの
入力１１ないしＩｎならびにＦＡＭＯ８４−１１〜４−
１１の入力Ｑ１〜ＱｉのＡＮＤ出力が印加される。Ｃた
がって入力信号がローレベルのときはＭＯＳ）ランジス
タ３１はオフ状態となっている。したがってＭＯＳトラ
ンジスタ３２からの電流によってフリップフロップ４０
のＮＭＯＳトランジスタ３４はオンとなり出力はローレ
ベル″Ｌ”となる。
所定の書き込みが、たとえばＦＡＭＯ８１−１１になさ
れて、とのＦＡＭＯ８Ｉ−１１に電流が流れているとき
、ゲートに入力が与えられると、ＭＯＳ）う／ラスタ３
１のゲート入力は′１″となって該ＭＯ８）ランジスタ
３１がオンとなり、フリップフロップ４０は反転して出
力はノ・イレペルとなる。
れて、とのＦＡＭＯ８Ｉ−１１に電流が流れているとき
、ゲートに入力が与えられると、ＭＯＳ）う／ラスタ３
１のゲート入力は′１″となって該ＭＯ８）ランジスタ
３１がオンとなり、フリップフロップ４０は反転して出
力はノ・イレペルとなる。
第７図はＮＯＲゲートを電気的に書き変え可能なＦＡＭ
Ｏ８で構成した実施例であって、行線りにはそれぞれＭ
ＯＳ）ランジスタ５０と電気的に書き変え可能なＦＡＭ
Ｏ８５１との直列回路が接続されている。
Ｏ８で構成した実施例であって、行線りにはそれぞれＭ
ＯＳ）ランジスタ５０と電気的に書き変え可能なＦＡＭ
Ｏ８５１との直列回路が接続されている。
各ＭＯ８）ランジスタ５０のゲートはセレクションライ
ン５２に、ＦＡＭＯ８５１のゲートはプログラムライン
５３に接続され、書き込み時にはプログラムライン５３
を正電位に保ち、選択されたＭＯＳに対応するセレクシ
ョンライン５２を・・イレペルとする。
ン５２に、ＦＡＭＯ８５１のゲートはプログラムライン
５３に接続され、書き込み時にはプログラムライン５３
を正電位に保ち、選択されたＭＯＳに対応するセレクシ
ョンライン５２を・・イレペルとする。
消去時にはプログラムラインを負電位とする。
なお５４はロード用ＭＯ８）ランジスタである。
第８図はＭＮＯＳ）う／ジスタを用いた実施例ヲ示シ、
各ＭＯ８）ランジスタロ０のゲートはセレクションライ
ン６１に、またドレインはプログラムライン６２に接続
される。
各ＭＯ８）ランジスタロ０のゲートはセレクションライ
ン６１に、またドレインはプログラムライン６２に接続
される。
書き込み時には、プログラムライン６２は”０”（又は
′１″）、セレクションライン６１は６１”とし、消去
時にはプログラムライン６２はＮ１″（又ハ″０”）、
セレクションライ／６１はＮ１”にされる。
′１″）、セレクションライン６１は６１”とし、消去
時にはプログラムライン６２はＮ１″（又ハ″０”）、
セレクションライ／６１はＮ１”にされる。
以上詳述したように、この発明はプログラマブルロジッ
クアレイにおいて、プログラムの記憶素子として書き変
え可能な素子を用いたから、プログラムの変更、誤りの
訂正が容易に行なえるようになり、この種のロジックア
レイの使用を容易にすることができ、同一のロジックア
レイヲくす返して使用できるのできわめて経済的であり
、かつＭＯＳ）ランジスタを使用するので、消費電力が
少なくなる。
クアレイにおいて、プログラムの記憶素子として書き変
え可能な素子を用いたから、プログラムの変更、誤りの
訂正が容易に行なえるようになり、この種のロジックア
レイの使用を容易にすることができ、同一のロジックア
レイヲくす返して使用できるのできわめて経済的であり
、かつＭＯＳ）ランジスタを使用するので、消費電力が
少なくなる。
一第１図は従来のＦＰＬＡの一例を示す回路図、第２図
はこの発明の一実施例を示す回路図、第３図は第２図の
実施例の等何回略図、第４図は第２図の実施例における
ＦＡＭＯ８の動作特性曲線、第５図（ａ）は第２図の実
施例の使用’（ＩＡＩを示す回路図、第５図（ｂ）は第
５図（ａ）の回路によって構成される論理回路を示す図
、第６図ないし第８図はこの発明の他の実施例を示す回
路図である。 Ｎｌ 〜Ｎｎ 、Ｎ２１〜Ｎ２ｎ 、Ｎ８１〜Ｎ３ｎ・
・・・・・ＮＯＲゲート １−１１〜１−ｎ ｎ−・−−−−ＦｋＭＯ８４−１１
〜４−ｎ ｊ＝−−−−ＦＡＭＯ８１０−１１〜１Ｏ−
ｎｎ−・−ＦＡＭＯ８２１−１１〜２１ ＝ｎ ｎ−＝
−ＦＡＭＯ８８−１〜８−ｎ・・・・・ＭＯＳ）ランジ
スタ１１−１〜１１−ｎ・・・・・・ＭＯＳトランジス
タ２２−１〜２２−ｎ・・・・・・ＭＯＳ）ランジスタ
特許出願人 株式会社リコー 代理 人弁理十青山 葆外１名
はこの発明の一実施例を示す回路図、第３図は第２図の
実施例の等何回略図、第４図は第２図の実施例における
ＦＡＭＯ８の動作特性曲線、第５図（ａ）は第２図の実
施例の使用’（ＩＡＩを示す回路図、第５図（ｂ）は第
５図（ａ）の回路によって構成される論理回路を示す図
、第６図ないし第８図はこの発明の他の実施例を示す回
路図である。 Ｎｌ 〜Ｎｎ 、Ｎ２１〜Ｎ２ｎ 、Ｎ８１〜Ｎ３ｎ・
・・・・・ＮＯＲゲート １−１１〜１−ｎ ｎ−・−−−−ＦｋＭＯ８４−１１
〜４−ｎ ｊ＝−−−−ＦＡＭＯ８１０−１１〜１Ｏ−
ｎｎ−・−ＦＡＭＯ８２１−１１〜２１ ＝ｎ ｎ−＝
−ＦＡＭＯ８８−１〜８−ｎ・・・・・ＭＯＳ）ランジ
スタ１１−１〜１１−ｎ・・・・・・ＭＯＳトランジス
タ２２−１〜２２−ｎ・・・・・・ＭＯＳ）ランジスタ
特許出願人 株式会社リコー 代理 人弁理十青山 葆外１名
Claims (2)
- （１）アレイ状に接続された記憶素子のうち、所望の記
憶素子を選択し、選択された記憶素子が所定の作動特性
となるように情報を書き込み、入力信号に対して所定の
論理出力を得るようにしたプログラマブルロジックアレ
イにおいて、記憶素子として書き変え可能な素子を用い
たことを特徴とするプログラマブルロジックアレイ。 - （２）アレイ状に接続された記憶素子は書き変え可能な
ＭＯ８素子であり、かつ１つのアレイのＭＯ８素子はＮ
ＯＲゲートを構成している特許請求の範囲第１項記載の
プログラマブルロジックアレイ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185037A JPS5885638A (ja) | 1981-11-17 | 1981-11-17 | プログラマブルロジツクアレイ |
| US06/442,167 US4503520A (en) | 1981-11-17 | 1982-11-16 | Erasable FPLA |
| NL8204454A NL191043C (nl) | 1981-11-17 | 1982-11-17 | Programmeerbare logische array. |
| US06/689,703 US4617649A (en) | 1981-11-17 | 1985-01-07 | Erasable FPLA |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56185037A JPS5885638A (ja) | 1981-11-17 | 1981-11-17 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885638A true JPS5885638A (ja) | 1983-05-23 |
Family
ID=16163678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56185037A Pending JPS5885638A (ja) | 1981-11-17 | 1981-11-17 | プログラマブルロジツクアレイ |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US4503520A (ja) |
| JP (1) | JPS5885638A (ja) |
| NL (1) | NL191043C (ja) |
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Also Published As
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|---|---|
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| US4617649A (en) | 1986-10-14 |
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