JPS6021628A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
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- JPS6021628A JPS6021628A JP58129935A JP12993583A JPS6021628A JP S6021628 A JPS6021628 A JP S6021628A JP 58129935 A JP58129935 A JP 58129935A JP 12993583 A JP12993583 A JP 12993583A JP S6021628 A JPS6021628 A JP S6021628A
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- Japan
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- circuit
- signal
- sense
- input
- timing
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
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- Mathematical Physics (AREA)
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- Computing Systems (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、記憶素子としてＦ Ａ Ｍ ＯＳ （Ｆ ｌ
ｏａｔｉｎｇｇａＬｃ Ａｖａｌａｎｃｈｅ １ｎｊｅ
ｃｔｉｏｎ ＭＯＳ）やＭＮＯＳ（Ｍｅｔａｌ−ｓｉｌ
ｉｃｏｎ Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−３ｅｍｉｃｏ
ｎｄｕｃｔｏｒ）のような当換え可能な不揮発性半導体
素子を用いたプログラマブルロジックアレイ（以下ｌ）
Ｌ Ａという）や、一部に固定された論理回路ヲ含ム
プログラマブルアレイロジック（以下ＰＡＬという）に
関する。
ｏａｔｉｎｇｇａＬｃ Ａｖａｌａｎｃｈｅ １ｎｊｅ
ｃｔｉｏｎ ＭＯＳ）やＭＮＯＳ（Ｍｅｔａｌ−ｓｉｌ
ｉｃｏｎ Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−３ｅｍｉｃｏ
ｎｄｕｃｔｏｒ）のような当換え可能な不揮発性半導体
素子を用いたプログラマブルロジックアレイ（以下ｌ）
Ｌ Ａという）や、一部に固定された論理回路ヲ含ム
プログラマブルアレイロジック（以下ＰＡＬという）に
関する。
（従来技術とその問題点）
ＰＬＡとしては、ヒユーズやＰＮ接合を記憶素子とし、
熱破壊によりそれらの素子にプログラムを施す方式のも
のが一般に使用されている。この方式のＰＬＡはバイポ
ーラプロセスにより作成され、そのため動作速度が速い
利点を有する反面、集積度が低く、消費電力が大きく、
しかもプログラムの書換えができないという欠点も有し
ている。
熱破壊によりそれらの素子にプログラムを施す方式のも
のが一般に使用されている。この方式のＰＬＡはバイポ
ーラプロセスにより作成され、そのため動作速度が速い
利点を有する反面、集積度が低く、消費電力が大きく、
しかもプログラムの書換えができないという欠点も有し
ている。
そこで、本発明者は書換え可能な不揮発性半導体素子を
用いたＰＬＡを既に提案した（特開昭５８−８５６３８
号公報参照）。すなわち、そのＰＬＡでは、例えば第１
図に示されるようにＦＡＭＯ５１−１〜ｌ−ｎをアレイ
状に配列してＮＯＲケートを構成し、所定のＦＡＭＯ８
の浮遊ケ−１・に電子を注入させることによりプログラ
ムを施すとともに、このＮＯＲゲートを基体にして任意
の４Ｊ１合ぜ回路を構成するものである。
用いたＰＬＡを既に提案した（特開昭５８−８５６３８
号公報参照）。すなわち、そのＰＬＡでは、例えば第１
図に示されるようにＦＡＭＯ５１−１〜ｌ−ｎをアレイ
状に配列してＮＯＲケートを構成し、所定のＦＡＭＯ８
の浮遊ケ−１・に電子を注入させることによりプログラ
ムを施すとともに、このＮＯＲゲートを基体にして任意
の４Ｊ１合ぜ回路を構成するものである。
このようなＰＬＡにおいて、動作時にはセンス回路部２
で約１ｍＡの電流が流れる。この電流値はセンス回路部
２を最適設計したとしても必要な値であり、しかもＰＬ
ＡあるいはＰＡＬではセンス回路２が約３６〜７２個必
要とされるため、３６〜７２ｍＡの電諺が必要となる。
で約１ｍＡの電流が流れる。この電流値はセンス回路部
２を最適設計したとしても必要な値であり、しかもＰＬ
ＡあるいはＰＡＬではセンス回路２が約３６〜７２個必
要とされるため、３６〜７２ｍＡの電諺が必要となる。
（目的）
本発明は、Ｆ Ａ Ｍ ＯＳのような書換え可能な不揮
発性半導体素子を用いたＰＬＡやＰＡＬにおいて、消費
電力を低下させることを目的とするものである。
発性半導体素子を用いたＰＬＡやＰＡＬにおいて、消費
電力を低下させることを目的とするものである。
（構成）
本発明は、入力信号の切換りのタイミングを検出し、そ
のタイミングをもとに作成した所定時間だけセンス回路
を動作させるようにしたものである。これにより、セン
ス回路が動作している時間が短縮され、センス回路を電
流か流れている時間も短縮される。
のタイミングをもとに作成した所定時間だけセンス回路
を動作させるようにしたものである。これにより、セン
ス回路が動作している時間が短縮され、センス回路を電
流か流れている時間も短縮される。
（実施例）
第２図に本発明をＰ Ａ Ｌに適用した実施例を示す。
１０は第１図に示されたようなＦＡＭＯ５を用いたＮ
ＯＲゲートにより構成されたＮＡＮＤ回路であり、プロ
グラム可能である。ＮＯＲゲートによりＮＡＮＤ回路を
構成することについては前に引用した特開昭５８−８５
６３８号公報に記載されている。１１は予め設定された
論理回路を有するＰＡＬ用論理回路で、ＮＡＮＤ回路１
ｏに応じて適宜選択され、ＮＡＮＤ回路１ｏと組み合わ
されて所望の論理回路を構成するようになっている。
ＯＲゲートにより構成されたＮＡＮＤ回路であり、プロ
グラム可能である。ＮＯＲゲートによりＮＡＮＤ回路を
構成することについては前に引用した特開昭５８−８５
６３８号公報に記載されている。１１は予め設定された
論理回路を有するＰＡＬ用論理回路で、ＮＡＮＤ回路１
ｏに応じて適宜選択され、ＮＡＮＤ回路１ｏと組み合わ
されて所望の論理回路を構成するようになっている。
１２は読出し動作時にＮＡＮＤ回路１ｏの入力線を選択
する入力回路であり、１３はＮ Ａ Ｎ Ｉ）回路１０
を読出しラッチするセンス回路及びラッチ回路（センス
回路のみを記号１３として示すこともある）である。ラ
ッチされた読出し信号は論理回路１１を経て、バッファ
回路１４から出力される。１５は入力回路１２からの出
力信号を入力し、それらの信号の切換りのタイミングを
検出するエツジセンス回路であり、】６はその検出され
た入力信号切換りタイミングから所定時間たｌｊの信号
らの信号により動作期間が制御されるようになっている
。
する入力回路であり、１３はＮ Ａ Ｎ Ｉ）回路１０
を読出しラッチするセンス回路及びラッチ回路（センス
回路のみを記号１３として示すこともある）である。ラ
ッチされた読出し信号は論理回路１１を経て、バッファ
回路１４から出力される。１５は入力回路１２からの出
力信号を入力し、それらの信号の切換りのタイミングを
検出するエツジセンス回路であり、】６はその検出され
た入力信号切換りタイミングから所定時間たｌｊの信号
らの信号により動作期間が制御されるようになっている
。
１７はＮＡＮＤ回路ｉｏのＦＡＭＯ５への書込み（プロ
グラミング）時に入力線を選択するデ、コーダを含む入
力線制御回路で、選択した入力線に高電圧を印加する。
グラミング）時に入力線を選択するデ、コーダを含む入
力線制御回路で、選択した入力線に高電圧を印加する。
バッファ回路１４は双方向性であり、ＮＡＮＤ回路１０
の鶴込み時は積項線制御回路１８へアドレス信号を送出
する。積項線制御回路１８はバッファ回路１４からアド
レス信号を入力してＮＡＮＤ回路１０の積項線を選択し
、高電圧を印加する。信号ＯＥは、非動作時に低レベル
Ｌ１続出し時に高レベルＨ１書込み時にＨレベルより更
に高電圧のレベル■ＰＰの３種類のレベルをとる。書込
み回路２０は、この信号ＯＥが書込み時に■ＰＰ ｉこ
なったことを検出し、■１．を検出している期間たけ積
項線制御回路１８を動作させ、また、その期間はセンス
回路１３を禁止状態とする。
の鶴込み時は積項線制御回路１８へアドレス信号を送出
する。積項線制御回路１８はバッファ回路１４からアド
レス信号を入力してＮＡＮＤ回路１０の積項線を選択し
、高電圧を印加する。信号ＯＥは、非動作時に低レベル
Ｌ１続出し時に高レベルＨ１書込み時にＨレベルより更
に高電圧のレベル■ＰＰの３種類のレベルをとる。書込
み回路２０は、この信号ＯＥが書込み時に■ＰＰ ｉこ
なったことを検出し、■１．を検出している期間たけ積
項線制御回路１８を動作させ、また、その期間はセンス
回路１３を禁止状態とする。
次に、本実施例におけるエツジセンス回路１５とセンス
タイミング発生回路１６の具体例を第３図及び第４図に
示す。
タイミング発生回路１６の具体例を第３図及び第４図に
示す。
入力回路１２からの１個の入力信号Ａｘとその反転信号
Ａｘを第３図のようにＭＯ８Ｉ−ランジスタ（以下Ｔｒ
と記す）Ｑ３〜Ｑ６に入力することにより、第４図のよ
うに信号Ａｘの切換りてエツジ信号ＥＤＧが発生する。
Ａｘを第３図のようにＭＯ８Ｉ−ランジスタ（以下Ｔｒ
と記す）Ｑ３〜Ｑ６に入力することにより、第４図のよ
うに信号Ａｘの切換りてエツジ信号ＥＤＧが発生する。
すなわち、アドレス信号の立上り時Ｔ ｒ Ｑ ５ 、
Ｑ ５がオンとなり、これによりインバータＱ１ｏの
出力が■（レベルとなる。
Ｑ ５がオンとなり、これによりインバータＱ１ｏの
出力が■（レベルとなる。
このインバータＱＩＯの出力信号によす’１．’ ｒ
Ｑ ９をオンにしてＥＤＧ信号をＬレベルにする。この
とき、Ｔｒ’Ｑ７ ＋ Ｑ８ハＬＤＧ信号カ十分ニＩ■
ｌｚベルになるまでオン状態を保っており、これによっ
てＥＤＧ信号のＬレベルを一定期間維持している。Ｔｒ
Ｑｌｌ及びＱ１２はＥＤＧ信号のＩＩＬ／ヘルを与える
とともにＥＤＧ信号の立上りを鋭くさせており、この効
果によって容量接合を通る信号レベルを大きくしている
。このＥＤＧ信号によりセンス期間を設定しているので
ある。
Ｑ ９をオンにしてＥＤＧ信号をＬレベルにする。この
とき、Ｔｒ’Ｑ７ ＋ Ｑ８ハＬＤＧ信号カ十分ニＩ■
ｌｚベルになるまでオン状態を保っており、これによっ
てＥＤＧ信号のＬレベルを一定期間維持している。Ｔｒ
Ｑｌｌ及びＱ１２はＥＤＧ信号のＩＩＬ／ヘルを与える
とともにＥＤＧ信号の立上りを鋭くさせており、この効
果によって容量接合を通る信号レベルを大きくしている
。このＥＤＧ信号によりセンス期間を設定しているので
ある。
次に、このＥＤＧ信号をインバータにより反転して信号
ｐｃ１とし、このＰＣＩ信号を容量結合させることで、
接点Ｎに信号Ｎを発生さぜる。この信号Ｎの信号レベル
がＬレベルになる期間ＴｒＱ１６をオンさせてコンデン
サＣ２を充電させ、信号ＳＥＮを■Ｉレベルにさせる。
ｐｃ１とし、このＰＣＩ信号を容量結合させることで、
接点Ｎに信号Ｎを発生さぜる。この信号Ｎの信号レベル
がＬレベルになる期間ＴｒＱ１６をオンさせてコンデン
サＣ２を充電させ、信号ＳＥＮを■Ｉレベルにさせる。
信号Ｎのレサルが元に戻ることによりＴ ｒ Ｑ １６
はオフとなり、信号ＳＥＮは自然にレベルを低下させる
。この信ノ号ＳＥＮを一定レベルと比較することにより
センス期間−ｆ ｓを設定することになる。
はオフとなり、信号ＳＥＮは自然にレベルを低下させる
。この信ノ号ＳＥＮを一定レベルと比較することにより
センス期間−ｆ ｓを設定することになる。
次に書込み回路２０の具体例を第５図及び第６図に示す
。信号ＯＥは負荷となるデプレ・ンション型Ｎ −１−
、ｒ Ｑ ２０を経て、ＴｒＱ２１とＱ２２からなるＣ
ＭＯ５回路のＴｒＱ２１のソースに入力されている。各
ＴｒＱ２０〜Ｑ２２のゲートには共通に基準電圧■ｃｃ
が印加されており、ＣＭＯ５の節点から出力信号が取り
出されている。
。信号ＯＥは負荷となるデプレ・ンション型Ｎ −１−
、ｒ Ｑ ２０を経て、ＴｒＱ２１とＱ２２からなるＣ
ＭＯ５回路のＴｒＱ２１のソースに入力されている。各
ＴｒＱ２０〜Ｑ２２のゲートには共通に基準電圧■ｃｃ
が印加されており、ＣＭＯ５の節点から出力信号が取り
出されている。
この回路て、信号ＯＥがＴｒｌＱ２０を経てＴｒＱ２１
のソースに印加される信号をＯＥ’とし、その信号レベ
ルをＯＥのｖＰ、、 、 ｉ−１、Ｌ ＋こ対応１．−
？ｌ−Ｖ ’ 、 Ｉ−１’、 Ｌ’としたとき、ｖｃ
ｃ 十ｖｔｂ （■ｔｈはＴｒＰ Ｑ２１のスレッショルド電圧）がｖｐｐ’とイの間に位
置するように設定されている。したがって、書込み時に
信号ＯＥがｖＰＰレベルになれは、ＴｒＱ２１とＱ２２
はともにオンとなり、それらのオン抵抗の比率により出
力信号は期間′１”ＸＶたけノ・イレベルとなる。また
、信号ＯＥが■］又はＬレベルの場合、ＴｒＱ２１がオ
フ、ＴｒＱ２２がオンになるため出力信号はローレベル
となる。
のソースに印加される信号をＯＥ’とし、その信号レベ
ルをＯＥのｖＰ、、 、 ｉ−１、Ｌ ＋こ対応１．−
？ｌ−Ｖ ’ 、 Ｉ−１’、 Ｌ’としたとき、ｖｃ
ｃ 十ｖｔｂ （■ｔｈはＴｒＰ Ｑ２１のスレッショルド電圧）がｖｐｐ’とイの間に位
置するように設定されている。したがって、書込み時に
信号ＯＥがｖＰＰレベルになれは、ＴｒＱ２１とＱ２２
はともにオンとなり、それらのオン抵抗の比率により出
力信号は期間′１”ＸＶたけノ・イレベルとなる。また
、信号ＯＥが■］又はＬレベルの場合、ＴｒＱ２１がオ
フ、ＴｒＱ２２がオンになるため出力信号はローレベル
となる。
以上の構成をもとにして、第２図の実施例の動作を説明
する。
する。
いま、ＮＡＮＤ回路１０には既にプログラミングが施さ
れているとして、読み出す場合を説明する。信号ＯＥが
レベルＬからｌ］になり、入力回路１２に入力信号が入
力される。この場合、書込み回路２０からは信号は出力
されず、したがってセンス回路１３は禁止状態とはなら
ず、また積項線制御回路１８は動作状態とはならない。
れているとして、読み出す場合を説明する。信号ＯＥが
レベルＬからｌ］になり、入力回路１２に入力信号が入
力される。この場合、書込み回路２０からは信号は出力
されず、したがってセンス回路１３は禁止状態とはなら
ず、また積項線制御回路１８は動作状態とはならない。
ＮＡＮＤ回路１０は入力回路１２からのデコーダ信号に
より人力線が選択され、また、エツジセンス回路１５は
そのデコーダ信号から信号の切換りのタイミングを１し
、センスタイミング発生回路１６はそのタイミングを基
にして所定時間Ｔ ｓだけセンス回路１３を動作状態と
する。したがって、センス回路１３て電流が流れるのは
、センスタイミング発生回路１６により動作状態とされ
ている期間−、［ｓのみである。
より人力線が選択され、また、エツジセンス回路１５は
そのデコーダ信号から信号の切換りのタイミングを１し
、センスタイミング発生回路１６はそのタイミングを基
にして所定時間Ｔ ｓだけセンス回路１３を動作状態と
する。したがって、センス回路１３て電流が流れるのは
、センスタイミング発生回路１６により動作状態とされ
ている期間−、［ｓのみである。
次に、ＮＡＮＤ回路１０に初めてプログラミングを施す
場合、又はプログラムを変更する場合には、信号ＯＥは
■９．レベルとなる。書込み回路２０はｖｌ、レベルを
検出して信号を出力し、積項線制御回路１８を動作状態
とするとともに、センス回路１３を禁止状態とする。入
力線制御回路１７は入力信号と信号ＯＥの■１．レベル
信号を入力して所定の入力線に高電圧を印加するととも
に、積項線制御回路１８はバッファ回路１４からのアド
レス信号と信号ＯＥからのｖ２．レベル信号を入力して
所定の積項線に高電圧を印加することにより、画線の交
点位置に接続されているＦ Ａ Ｍ ＯＳの浮遊ゲート
に電子を注入してプログラミングを行なう。
場合、又はプログラムを変更する場合には、信号ＯＥは
■９．レベルとなる。書込み回路２０はｖｌ、レベルを
検出して信号を出力し、積項線制御回路１８を動作状態
とするとともに、センス回路１３を禁止状態とする。入
力線制御回路１７は入力信号と信号ＯＥの■１．レベル
信号を入力して所定の入力線に高電圧を印加するととも
に、積項線制御回路１８はバッファ回路１４からのアド
レス信号と信号ＯＥからのｖ２．レベル信号を入力して
所定の積項線に高電圧を印加することにより、画線の交
点位置に接続されているＦ Ａ Ｍ ＯＳの浮遊ゲート
に電子を注入してプログラミングを行なう。
本実施例はＣＭＯＳプロセスにより作成されているので
、バイポーラプロセス、ＮＭＯＳプロセス、あるいはＰ
ＭＯＳプロセスにより作成した場合に比べて消費電力が
少なくなる利点を有する。
、バイポーラプロセス、ＮＭＯＳプロセス、あるいはＰ
ＭＯＳプロセスにより作成した場合に比べて消費電力が
少なくなる利点を有する。
また、本実施例では読出し用の入力回路１２と書込み用
の入力線制御回路１７とを別回路構成とした。そのため
、読出しのための入力回路１２からバッファ回路１４ま
での構成が単純化され、読出し速度が高速になる利点を
有する。例えは、２〜２．５μｍの製造プロセスを用い
て作成した場合、本実施例では４０〜５Ｑｎｓの高速動
作速度が期待され、これはバイポーラプロセスで作成さ
れたＰＡＬと同程度の動作速度となる。
の入力線制御回路１７とを別回路構成とした。そのため
、読出しのための入力回路１２からバッファ回路１４ま
での構成が単純化され、読出し速度が高速になる利点を
有する。例えは、２〜２．５μｍの製造プロセスを用い
て作成した場合、本実施例では４０〜５Ｑｎｓの高速動
作速度が期待され、これはバイポーラプロセスで作成さ
れたＰＡＬと同程度の動作速度となる。
第７図には本発明をＰＬＡに適用した例を示す。
第２図との主な相違点は、論理回路部をＡ Ｎ Ｉ）回
路３０とＯｋ回路３１とし、いずれもＦＡＭＯ５を用い
たＮＯＲゲートを基本に構成して両回路ともに プログ
ラミング可能にした点にある。ＡＮＩ）回路３０とＯＲ
回路３１の間にセンス回路３２を設け、ＯＲ回路３１の
出力を検出するセンス回路及びラッチ回路３３にはＡ
Ｎ Ｄ回路３０に帰還をかけるための論理回路も設けら
れている。本実施例でも、センス回路３２．３３の動作
タイミングはエツジセンス回路１５とセンスタイミング
発生回路１６により制御されている。
路３０とＯｋ回路３１とし、いずれもＦＡＭＯ５を用い
たＮＯＲゲートを基本に構成して両回路ともに プログ
ラミング可能にした点にある。ＡＮＩ）回路３０とＯＲ
回路３１の間にセンス回路３２を設け、ＯＲ回路３１の
出力を検出するセンス回路及びラッチ回路３３にはＡ
Ｎ Ｄ回路３０に帰還をかけるための論理回路も設けら
れている。本実施例でも、センス回路３２．３３の動作
タイミングはエツジセンス回路１５とセンスタイミング
発生回路１６により制御されている。
本実施例も第２図の実施例と同じ（ＣＭＯＳプロセスで
作成され、低消費電力の利点を備え、また読出し用入力
回路を書込み用入力線制御回路と別構成とすることによ
る高速性の利点をも備えている。
作成され、低消費電力の利点を備え、また読出し用入力
回路を書込み用入力線制御回路と別構成とすることによ
る高速性の利点をも備えている。
以上の実施例において、エツジセンス回路１５及びセン
スタイミング発生回路１６は、要するに入力信号の切換
りのタイミングをもとにして所定時間の信号を発生する
回路であればよく、種々の変形が可能である。
スタイミング発生回路１６は、要するに入力信号の切換
りのタイミングをもとにして所定時間の信号を発生する
回路であればよく、種々の変形が可能である。
また、書込み回路２０は、書込み用の高電圧を検出する
だけの回路でよく、上記の倒置外に、インバータ回路の
ドライバートランジスタに所定のスレッショルド電圧を
もたせるようにするなど、種々の変形が可能である。
だけの回路でよく、上記の倒置外に、インバータ回路の
ドライバートランジスタに所定のスレッショルド電圧を
もたせるようにするなど、種々の変形が可能である。
尚、実施例の他の構成部分は既によく知られているので
説明を省略した。
説明を省略した。
また、記憶素子としては実施例のＦＡＭＯ８のほか、Ｍ
ＮＯＳなど、他の書換え可能な不揮発性半導体素子を用
いても、本発明の要旨は全く変るところがない。
ＮＯＳなど、他の書換え可能な不揮発性半導体素子を用
いても、本発明の要旨は全く変るところがない。
、（効果）
本発明ではセンス回路の動作期間を入力信号の切換りの
タイミングを基にして作成された所定の短時間だけとす
ることができるので、センス回路で消費される電力が低
下する。
タイミングを基にして作成された所定の短時間だけとす
ることができるので、センス回路で消費される電力が低
下する。
第１図はＦＡＭＯ５を記憶素子とするＰＬＡを示す回路
図、第２図は本発明の一実施例を示すブ第４図は第３図
の回路の動作を示す波形図、第５図は第２図中の書込み
回路の具体例を示す回路図、第６図は第５図の回路の動
作を示す波形図、第７図は本発明の他の実施例を示すブ
ロック図である。 １０、・・ＦＡＭＯ８、ＮＡＮＤ回路、１１．・・Ｉ）
ＡＬ用論理回路、１３・・・センス回路及びラッチ回
路、ＫＮ Ｉ）回路、３１・・ＦＡＭＯ５・ＯＲ回路、
３２・・・センス回路、３３・・・センス回路・ラッチ
回路及び論理回路。 特許出願人 株式会社リコー 代理人 弁理士 青山葆外２名
図、第２図は本発明の一実施例を示すブ第４図は第３図
の回路の動作を示す波形図、第５図は第２図中の書込み
回路の具体例を示す回路図、第６図は第５図の回路の動
作を示す波形図、第７図は本発明の他の実施例を示すブ
ロック図である。 １０、・・ＦＡＭＯ８、ＮＡＮＤ回路、１１．・・Ｉ）
ＡＬ用論理回路、１３・・・センス回路及びラッチ回
路、ＫＮ Ｉ）回路、３１・・ＦＡＭＯ５・ＯＲ回路、
３２・・・センス回路、３３・・・センス回路・ラッチ
回路及び論理回路。 特許出願人 株式会社リコー 代理人 弁理士 青山葆外２名
Claims (1)
- （１）記憶素子として書換え可能な不揮発性半導体素子
を用いたプログラマブルロジックアレイにおいて、入力
信号の切換りのタイミングを検出し、このタイミングを
もとにして所定時間だけセンス回路を動作させる回路を
備えたことを特徴とするプログラマブルロジックアレイ
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129935A JPS6021628A (ja) | 1983-07-15 | 1983-07-15 | プログラマブルロジツクアレイ |
| US06/859,469 US4815036A (en) | 1983-07-15 | 1986-05-05 | Programmable logic array having an on/off sense function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129935A JPS6021628A (ja) | 1983-07-15 | 1983-07-15 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6021628A true JPS6021628A (ja) | 1985-02-04 |
Family
ID=15022061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129935A Pending JPS6021628A (ja) | 1983-07-15 | 1983-07-15 | プログラマブルロジツクアレイ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4815036A (ja) |
| JP (1) | JPS6021628A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0311046A2 (en) * | 1987-10-06 | 1989-04-12 | Fujitsu Limited | Programmable logic array circuit |
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| JPS5998392A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | 半導体記憶装置 |
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1983
- 1983-07-15 JP JP58129935A patent/JPS6021628A/ja active Pending
-
1986
- 1986-05-05 US US06/859,469 patent/US4815036A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4815036A (en) | 1989-03-21 |
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