JPS6046125A - 書換え可能なプログラムロジツクアレイ - Google Patents
書換え可能なプログラムロジツクアレイInfo
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- JPS6046125A JPS6046125A JP58153287A JP15328783A JPS6046125A JP S6046125 A JPS6046125 A JP S6046125A JP 58153287 A JP58153287 A JP 58153287A JP 15328783 A JP15328783 A JP 15328783A JP S6046125 A JPS6046125 A JP S6046125A
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- JP
- Japan
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- circuit
- term
- logic
- nonvolatile memory
- pla
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は複数のＡＮＤ論理とＯＲ論理を規則論理要素を
用いて実現するいわゆるプログラムロジックアレイ（以
下、ＰＬＡと略す）において論理を構成するゲート列に
書換え可能な不揮発性メモリ素子を用い、これにより電
気的に書換え可能にしたこと全特長とするＰＬＡに関す
る。
用いて実現するいわゆるプログラムロジックアレイ（以
下、ＰＬＡと略す）において論理を構成するゲート列に
書換え可能な不揮発性メモリ素子を用い、これにより電
気的に書換え可能にしたこと全特長とするＰＬＡに関す
る。
従来のＡＮＤ論理とＯＲ論理を規則論理要素を用いて構
成する回路（Ｐ Ｌ Ａ ）の１例を第１図に示す。図
において１１がＡＮＤ論理、１２がＯＲ論理を構成する
。各々の論理は整択線と出力線の格子点に電界効果トラ
ンジスタを入れるか否かによって構成するもので、これ
らのトランジスタパターンはＴ、ＳＩ製造時のマスクパ
ターンによって固定させる。従って、ＰＬＡの論理の組
合せを使用する時点に任意に変えることができなかった
。
成する回路（Ｐ Ｌ Ａ ）の１例を第１図に示す。図
において１１がＡＮＤ論理、１２がＯＲ論理を構成する
。各々の論理は整択線と出力線の格子点に電界効果トラ
ンジスタを入れるか否かによって構成するもので、これ
らのトランジスタパターンはＴ、ＳＩ製造時のマスクパ
ターンによって固定させる。従って、ＰＬＡの論理の組
合せを使用する時点に任意に変えることができなかった
。
本発明の目的は、従来のＰ Ｔ、 Ａがもっている前述
の問題点を解決し、使用時に電気的にＰＬＡの論理構成
全書込めることを特長としたＰＬＡｋ提供することにあ
る。
の問題点を解決し、使用時に電気的にＰＬＡの論理構成
全書込めることを特長としたＰＬＡｋ提供することにあ
る。
上記の目的を実現するために、本発明においてはＰＬＡ
の論理を構成するブー）ｋ不揮発メモリ素子を用いてい
る。不揮発性メモリ素子へのデータの書込みは従来の不
揮発性メモリへの１込と全く同一のマトリックス構成と
曹込制御法が使用でき、ＰＬＡ動作時にはメモリマトリ
ックスをＡＮＤ項とＯ几項に分けて構成することを可能
にしたレイアウト上の特長をもっている。以下、実施例
によう、発明の詳細な説明する。
の論理を構成するブー）ｋ不揮発メモリ素子を用いてい
る。不揮発性メモリ素子へのデータの書込みは従来の不
揮発性メモリへの１込と全く同一のマトリックス構成と
曹込制御法が使用でき、ＰＬＡ動作時にはメモリマトリ
ックスをＡＮＤ項とＯ几項に分けて構成することを可能
にしたレイアウト上の特長をもっている。以下、実施例
によう、発明の詳細な説明する。
〔発明の実施例〕
第２図は本発明を構成する一実施例を示す。
２１．２２は不揮発性メモリマトリックス、７１゜７２
はメモリマトリックスのワード線制御回路、３は書込制
御回路、４はデータ線制御回路、５はＰＩ、Ａの出力制
御回路、６はデータ線切換え回路である。Ｘ１〜Ｘｊ＋
）’Ｉ −ｙｋはワード線選択信号、Ｉ）Ｉ＋は書込デ
ータ、Ｐ１〜ＰｍはＰＬＡのＡ、 Ｎ Ｄ項出力信号、
ＩＩ〜ＩｍはＯＲ項への入力信号、Ｚｌ−ＺｔはＯＩＩ
、項出力信号である。以下、本回路の動作を説明する。
はメモリマトリックスのワード線制御回路、３は書込制
御回路、４はデータ線制御回路、５はＰＩ、Ａの出力制
御回路、６はデータ線切換え回路である。Ｘ１〜Ｘｊ＋
）’Ｉ −ｙｋはワード線選択信号、Ｉ）Ｉ＋は書込デ
ータ、Ｐ１〜ＰｍはＰＬＡのＡ、 Ｎ Ｄ項出力信号、
ＩＩ〜ＩｍはＯＲ項への入力信号、Ｚｌ−ＺｔはＯＩＩ
、項出力信号である。以下、本回路の動作を説明する。
ＰＬＡの論理の生成は不揮発性メモリへのデータ書込に
よって行なう。このときの制御信号ＷＥ、ワード線選択
信号Ｘ１〜ＸＪ ＋ Ｙ ｌ”ｙｋ％査込データＤ Ｉ
１ ％及び書込電圧Ｖｐの時間的関係を第３図に示す
。不揮発性メモリへの書込モードにおいてはＶＬＢ＝”
１”状態にする。この状態ではワード線選択信号Ｘ１−
ｘｊ ＋ ’／１ ”’−ｙｋは高圧力ット用のノーマ
リ−オンの電界効果トランジスタ７１１，７２２ｉ通し
て不揮発性メモリ２１１゜２２１へ供給される。又不揮
発性メモリ２２１のソースにつながるトランジスタ２２
２のゲートはトランジスタ４１を介してＶｃｃが供給さ
れ、２２２のソースはトランジスタ５１を介して接地さ
れる。
よって行なう。このときの制御信号ＷＥ、ワード線選択
信号Ｘ１〜ＸＪ ＋ Ｙ ｌ”ｙｋ％査込データＤ Ｉ
１ ％及び書込電圧Ｖｐの時間的関係を第３図に示す
。不揮発性メモリへの書込モードにおいてはＶＬＢ＝”
１”状態にする。この状態ではワード線選択信号Ｘ１−
ｘｊ ＋ ’／１ ”’−ｙｋは高圧力ット用のノーマ
リ−オンの電界効果トランジスタ７１１，７２２ｉ通し
て不揮発性メモリ２１１゜２２１へ供給される。又不揮
発性メモリ２２１のソースにつながるトランジスタ２２
２のゲートはトランジスタ４１を介してＶｃｃが供給さ
れ、２２２のソースはトランジスタ５１を介して接地さ
れる。
不揮発性メモリ２１１ ／Ｃつながるトランジスタのゲ
ート及びソースは各々直接ｖｃｃ及び接地電位が与えら
れる。データバス切換え回路６においてはトランジスタ
６１が導通、６２が切断の状態にある。従ってメモリマ
トリックス２１及び２３の各素子への電圧レベルは全く
同じ状態になっている。データ線への電位はトランジス
タ３３へのゲート電圧が書込データＤＩ＋によって制御
され、ＤＩｉが″１”の場合トランジスタ３３がオフ、
したがってトランジスタ３１がオンとなりＶｐが供給さ
れる。又ＤＩ＋が′０”の場曾は、トランジスタ３１が
カットオフしＶＰは供給されない。
ート及びソースは各々直接ｖｃｃ及び接地電位が与えら
れる。データバス切換え回路６においてはトランジスタ
６１が導通、６２が切断の状態にある。従ってメモリマ
トリックス２１及び２３の各素子への電圧レベルは全く
同じ状態になっている。データ線への電位はトランジス
タ３３へのゲート電圧が書込データＤＩ＋によって制御
され、ＤＩｉが″１”の場合トランジスタ３３がオフ、
したがってトランジスタ３１がオンとなりＶｐが供給さ
れる。又ＤＩ＋が′０”の場曾は、トランジスタ３１が
カットオフしＶＰは供給されない。
今、任意のワード線Ｘｊ又はｙｉｃｔ“１”他ｔ″′０
”とし、Ｖｐｔ”供給すると、選択したワード線はＶｐ
になり他のワード線はＯｖになる。一方、各データ線に
は書込データに対応してＶｐが供給される。この結果、
選択されたワード線につながる不揮発性メモリでドレイ
ン端に高電圧を供給されたものだけにデータが書込まれ
しきい値（ｖＴｈ）がシフトする。上記動作は従来ある
不揮発性メモリへの書込制御と同じである。
”とし、Ｖｐｔ”供給すると、選択したワード線はＶｐ
になり他のワード線はＯｖになる。一方、各データ線に
は書込データに対応してＶｐが供給される。この結果、
選択されたワード線につながる不揮発性メモリでドレイ
ン端に高電圧を供給されたものだけにデータが書込まれ
しきい値（ｖＴｈ）がシフトする。上記動作は従来ある
不揮発性メモリへの書込制御と同じである。
Ｐ Ｌ Ａ動作を行なう場合はｗｇ二″′０”、ＲＥ二
″１”にする。ＰＬＡ動作時ではバス切換回路６のトラ
ンジスタ６１がオフ、６２がオンとなりメモリマトリッ
クス２１の出力Ｐ１〜ｐｍはメモリマトリックス２２へ
の信号１１−１ｍとなる。
″１”にする。ＰＬＡ動作時ではバス切換回路６のトラ
ンジスタ６１がオフ、６２がオンとなりメモリマトリッ
クス２１の出力Ｐ１〜ｐｍはメモリマトリックス２２へ
の信号１１−１ｍとなる。
又データ線制御回路４ではＩＩ〜■□ヘノーマルオン形
の電界効果トランジスタ４３を介してｖＣＣ全供給する
。同様にＺ１〜Ｚｔへもトランジスタ５３を介してＶ
ｃ ｃ ｔ’供給する。メモリマトリックス２２の不揮
発性メモリ２２１のゲートにはトランジスタ７２４を介
してＶｃｃが与えられる。書込回路はトランジスタ３４
がオン、従って３１がオフとなりＶＰはカットオフされ
る。第４図はＰＬＡ動作金行なう場合の信号の関係を示
す。
の電界効果トランジスタ４３を介してｖＣＣ全供給する
。同様にＺ１〜Ｚｔへもトランジスタ５３を介してＶ
ｃ ｃ ｔ’供給する。メモリマトリックス２２の不揮
発性メモリ２２１のゲートにはトランジスタ７２４を介
してＶｃｃが与えられる。書込回路はトランジスタ３４
がオン、従って３１がオフとなりＶＰはカットオフされ
る。第４図はＰＬＡ動作金行なう場合の信号の関係を示
す。
ｘ１〜ＸｊｉＣＰＬＡへの入力信号全供給する。
ＡＮＩ）項２１のうちトランジスタ２１２は常にオン、
不揮発性メモリ素子２１１のうち、″′０＃書込が行な
われた素子は常にオフ、書込の行なわれなかった素子が
ＡＮＤ論理を構成するゲートとなリ、ＡＮＤ論理のプロ
ダクト信号Ｐ、−Ｐｍ？生成する。ＰｌからＰｍはゲー
ト６２を介してＯＲ論理項２２への入力信号１．〜■□
になる。ＯＲ論理項２２では全ての不揮発性メモリ素子
２２１へのゲート電圧はトランジスタ７２４を介してＶ
ｃｃが与えられる。又メモリ素子の１端はトランジスタ
４２を介して全て接地されている。従ってＯＲ項への入
力信号が１″で不揮発性メモリのＶＴｈ がＬＯＷ の
ままの素子に対応する出力がトランジスタ５２を介して
ＺＩ−ＺｚまでにＯＲ信号を生成する。
不揮発性メモリ素子２１１のうち、″′０＃書込が行な
われた素子は常にオフ、書込の行なわれなかった素子が
ＡＮＤ論理を構成するゲートとなリ、ＡＮＤ論理のプロ
ダクト信号Ｐ、−Ｐｍ？生成する。ＰｌからＰｍはゲー
ト６２を介してＯＲ論理項２２への入力信号１．〜■□
になる。ＯＲ論理項２２では全ての不揮発性メモリ素子
２２１へのゲート電圧はトランジスタ７２４を介してＶ
ｃｃが与えられる。又メモリ素子の１端はトランジスタ
４２を介して全て接地されている。従ってＯＲ項への入
力信号が１″で不揮発性メモリのＶＴｈ がＬＯＷ の
ままの素子に対応する出力がトランジスタ５２を介して
ＺＩ−ＺｚまでにＯＲ信号を生成する。
第２図の回路構成の特長はＡＮＤ論理項２１とＯＲ論理
項２２のメモリマトリックスの構成が全く同一で、メモ
リへのデータの書込は共通の１°込回路３およびワード
線制御回路７１．７２’に使用できる。又を揮発性メモ
リ２１１又は２２１のゲート？制御する信号線を横方向
、メモリ素子につながるトランジスタ２１２又は２２２
のゲートを制御する信号線をたて方向に配置することで
、ＡＮＤ論理項の入力線と直交するプロダクト出力線全
データバス切換え回路６を介してそのままＯＲ論理項の
入力信号Ｉ＋＝Ｉｍとして供給すること全可能にしてい
る。ゲート２１１と２１２の各ゲートへの制御信号ある
いはゲート２２１と２２２への各ゲートへの制御信号を
直交させることで前述の不揮発性メモリとしてのメモリ
マトリックス２１．２２及び書込回路３、ワード線制御
回路７１ ＋ ７２ ｆ共通の構成にすることを可能に
している。本実施例においてはメモリマトリックス２１
と２２の各要素２１１，２１２および２２１．２２２は
全く同一構成にしているが、メモリマトリックス２１の
トランジスタ２１２を省略して不揮発性メモリ２１１の
ソース側を直接接地することも可能である。
項２２のメモリマトリックスの構成が全く同一で、メモ
リへのデータの書込は共通の１°込回路３およびワード
線制御回路７１．７２’に使用できる。又を揮発性メモ
リ２１１又は２２１のゲート？制御する信号線を横方向
、メモリ素子につながるトランジスタ２１２又は２２２
のゲートを制御する信号線をたて方向に配置することで
、ＡＮＤ論理項の入力線と直交するプロダクト出力線全
データバス切換え回路６を介してそのままＯＲ論理項の
入力信号Ｉ＋＝Ｉｍとして供給すること全可能にしてい
る。ゲート２１１と２１２の各ゲートへの制御信号ある
いはゲート２２１と２２２への各ゲートへの制御信号を
直交させることで前述の不揮発性メモリとしてのメモリ
マトリックス２１．２２及び書込回路３、ワード線制御
回路７１ ＋ ７２ ｆ共通の構成にすることを可能に
している。本実施例においてはメモリマトリックス２１
と２２の各要素２１１，２１２および２２１．２２２は
全く同一構成にしているが、メモリマトリックス２１の
トランジスタ２１２を省略して不揮発性メモリ２１１の
ソース側を直接接地することも可能である。
第２図の構成において横方向の長さはＡＮＤ論理、０几
論理共通のプロダクト信号線数で決まシ、たて方向の長
さはＡＮＤ論理への入力数とＯＲ論理からの出力数で決
まりメモリマトリックス２１と２２の占める領域はＰＬ
Ａの規模によらず、矩形に構成できる。
論理共通のプロダクト信号線数で決まシ、たて方向の長
さはＡＮＤ論理への入力数とＯＲ論理からの出力数で決
まりメモリマトリックス２１と２２の占める領域はＰＬ
Ａの規模によらず、矩形に構成できる。
本発明によればメモリマトリックス２１．２２をそれぞ
れＡＮＤ論理、ＯＲ論理とするＰＩ、Ａが構成できしか
も各々の論理は各メモリマトリックスの不揮発性メモリ
へのデータ書込によって任意の論理を構成できる。従っ
て従来ＬＳＩ製造時のマスクパターンの変更によって論
理を組んでいたＰＬＡに比べて、変更時間の短かい自由
度の高いＰＬＡ’に構成できる。本発明では不揮発性メ
モリはＡＮＤ論理共通の回路構成であり、ＰＬＡ動作時
は書込制御回路を切離して使用するからどのような不揮
発性メモリ素子でも実現できる。たとえば、不揮発性メ
モリのしきい値がＯｖを中心に正負に変わる素子も第２
図の゛メモリマトリックスでＰＬＡ’を実現できる。又
不揮発性メモリの代りにランダムアクセスメモリを使う
方式にくらべＬＳＩの面積を小さくすることができる。
れＡＮＤ論理、ＯＲ論理とするＰＩ、Ａが構成できしか
も各々の論理は各メモリマトリックスの不揮発性メモリ
へのデータ書込によって任意の論理を構成できる。従っ
て従来ＬＳＩ製造時のマスクパターンの変更によって論
理を組んでいたＰＬＡに比べて、変更時間の短かい自由
度の高いＰＬＡ’に構成できる。本発明では不揮発性メ
モリはＡＮＤ論理共通の回路構成であり、ＰＬＡ動作時
は書込制御回路を切離して使用するからどのような不揮
発性メモリ素子でも実現できる。たとえば、不揮発性メ
モリのしきい値がＯｖを中心に正負に変わる素子も第２
図の゛メモリマトリックスでＰＬＡ’を実現できる。又
不揮発性メモリの代りにランダムアクセスメモリを使う
方式にくらべＬＳＩの面積を小さくすることができる。
第１図はＰＬＡ’に構成する従来回路、第２図は本発明
によるＰＬＡ、第３図は不揮発性メモリの（９） 書込タイミング、第４図はＰＬＡの動作タイミングを示
す。 第３図において２２１はＡＮＴ）項、２２は０几項ｋ
ｌ’ｆ’を成するメモリマトリックス、７１．７２はワ
ード線制御回路、３は書込制御回路、４はデータ線匍ｊ
何１回路、５はＰ Ｔ、 Ａの出力制御回路、６は（１
０）
によるＰＬＡ、第３図は不揮発性メモリの（９） 書込タイミング、第４図はＰＬＡの動作タイミングを示
す。 第３図において２２１はＡＮＴ）項、２２は０几項ｋ
ｌ’ｆ’を成するメモリマトリックス、７１．７２はワ
ード線制御回路、３は書込制御回路、４はデータ線匍ｊ
何１回路、５はＰ Ｔ、 Ａの出力制御回路、６は（１
０）
Claims (1)
- 【特許請求の範囲】 １、不揮発性メモリ素子と電界効果トランジスタ會シリ
アルに接続した複数の組の不揮発性メモリのゲート端子
に入力する列毎に共通制御線と電界効果トランジスタの
ゲート端子を制御する行毎と共通のそれぞれの制御線を
直交方向に配置し、又前記−組の素子のドレイン又はソ
ースをそれぞれの列又は行毎を共通に接続し、これらド
レイン又はソースを結ぶ信号線を直交して配置したこと
を特徴とするプログラムロジックアレイ。 ２、上記構成をとる２組の論理回路の一方の不揮発性メ
モリ２１を結ぶ信号線をスイッチ６１を介して他方の論
理回路２２のデータ線に接続し、他のスイッチ６２を介
して前述の論理回路２１のデータｌＩｓを他の論理回路
２２の電界効果トランジスタのゲートを結ぶ制御線に接
続し、書込時にはスイッチ６１をオン、論理動作時はス
イッチ６２全オンにすること全特徴とする第１項のプロ
グラムロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153287A JPS6046125A (ja) | 1983-08-24 | 1983-08-24 | 書換え可能なプログラムロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153287A JPS6046125A (ja) | 1983-08-24 | 1983-08-24 | 書換え可能なプログラムロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6046125A true JPS6046125A (ja) | 1985-03-12 |
Family
ID=15559176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153287A Pending JPS6046125A (ja) | 1983-08-24 | 1983-08-24 | 書換え可能なプログラムロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046125A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503503A (ja) * | 1986-06-05 | 1988-12-15 | ラティス・セミコンダクター・コーポレイション | プログラマブル論理アレー |
| JPH02158215A (ja) * | 1988-10-28 | 1990-06-18 | Internatl Business Mach Corp <Ibm> | 再プログラム可能論理アレイ |
| US6605961B1 (en) * | 2000-02-29 | 2003-08-12 | Micron Technology, Inc. | Low voltage PLA's with ultrathin tunnel oxides |
| US6639835B2 (en) | 2000-02-29 | 2003-10-28 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
| JP2014238906A (ja) * | 2007-03-29 | 2014-12-18 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | スピン・トランスファ・トルク磁気抵抗デバイスを用いるソフトウェア・プログラマブル・論理 |
-
1983
- 1983-08-24 JP JP58153287A patent/JPS6046125A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63503503A (ja) * | 1986-06-05 | 1988-12-15 | ラティス・セミコンダクター・コーポレイション | プログラマブル論理アレー |
| JPH02158215A (ja) * | 1988-10-28 | 1990-06-18 | Internatl Business Mach Corp <Ibm> | 再プログラム可能論理アレイ |
| US6605961B1 (en) * | 2000-02-29 | 2003-08-12 | Micron Technology, Inc. | Low voltage PLA's with ultrathin tunnel oxides |
| US6639835B2 (en) | 2000-02-29 | 2003-10-28 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
| US6730960B2 (en) | 2000-02-29 | 2004-05-04 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
| JP2014238906A (ja) * | 2007-03-29 | 2014-12-18 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | スピン・トランスファ・トルク磁気抵抗デバイスを用いるソフトウェア・プログラマブル・論理 |
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