JPH0575293B2 - - Google Patents

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JPH0575293B2
JPH0575293B2 JP62145035A JP14503587A JPH0575293B2 JP H0575293 B2 JPH0575293 B2 JP H0575293B2 JP 62145035 A JP62145035 A JP 62145035A JP 14503587 A JP14503587 A JP 14503587A JP H0575293 B2 JPH0575293 B2 JP H0575293B2
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Kyoyoshi Itano
Koji Shinbayashi
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Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays

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  • Computing Systems (AREA)
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  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔概要〕 本発明は、プログラマブル論理回路であつて、
複数の入力項線および積項線の交差部にメモリセ
ルを有するアンドアレイと、複数の積項線および
出力項線の交差部にメモリセルを有するオアアレ
イと、各アレイ毎にデータをプログラムする（書
込む）時と論理動作を行わせる時に各入出力項線
および積項線をアドレス指定に基づき選択するデ
コーダ手段と、アンドアレイとオアアレイの間に
接続されたバツフアとを備え、該バツフアをデー
タの書込み時においてもイネーブル状態となるよ
うに構成することにより、データを書込んだ後で
行う該データのベリフアイ・チエツクを容易に実
行可能とするものである。
〔産業上の利用分野〕
本発明は、プログラマブル論理回路に関し、よ
り詳細には、論理積演算を行うアンド（AND）
アレイと論理和演算を行うオア（OR）アレイと
を備え、各アレイ毎にプログラム可能なプログラ
マブル・ロジツク・アレイ（Programmable
Logic Array；PLA）の構成に関する。
〔従来の技術〕
第４図には従来形の一例としてのPLAの構成
が示される。同図に示されるPLAは、Siemens社
によつて提案されたものである（米国特許第
4041459号参照）。
同図において、１はANDアレイ、２はORアレ
イを示し、このANDアレイ１の出力端とORアレ
イ２の入力端の間にはバツフア６，７が介在され
ている。また、４はデータ入出力バツフア、５は
デコーダを示し、これらのデータ入出力バツフア
４およびデコーダ５は、ANDアレイ１とORアレ
イ２の各セルアレイ毎に対応して設けられてい
る。
プログラムモードの時は、データ入出力バツフ
ア４およびデコーダ５を用いてセルアレイにデー
タを書込み、同じくバツフア４を通してデータが
正常に書込まれたかどうかの確認（プログラム・
ベリフアイ）を行うようになつている。例えば
ORアレイの場合、データ書込み時には積項線
P1′〜Po′は高い電圧（読出し時より高い電圧）に
駆動される。従つて、この積項線上の高電圧によ
る影響がANDアレイ側に波及しないようにする
ために、バツフア６，７はフローテイング状態、
すなわちデイセーブル（disable）状態になる。
この時、バツフア６内のCMOSインバータ６１，
６２と電源UDDとの間に逆方向に介在されたダ
イオード６３により、該積項線P1′〜Po′から該電
源に電流が流れるのをカツトしている。
すなわち、第４図に示されるPLAの構成によ
れば、セルアレイへのデータの書込み時において
バツフア６，７がデイセーブル状態となり、
ANDアレイ１とORアレイ２は動作上互いに分断
されるようになつている。
〔発明が解決しようとする問題点〕
上述した従来形のプログラマブル論理回路にお
いては、ANDアレイにデータを書込んだ後、該
データをORアレイを通して読出す際、すなわち
論理ベリフアイを行う際に不都合が生じる。
すなわち、データ書込み時にはバツフア６，７
がデイセーブル状態になつており、ANDアレイ
側とORアレイ側とは分断された状態になつてい
るので、ANDアレイに書込まれたデータを読出
すためには該バツフアをイネーブル（enable）状
態にする必要がある。この時、ANDアレイのベ
リフアイ・チエツクを行う前に、該バツフアが正
常に機能するかどうかを確認する必要がある。そ
してこの確認を行うためには、膨大な量のテスト
パターンデータを用いて論理ベリフアイを行わね
ばならない。このように、セルアレイにデータを
書込んだ後で該データの論理ベリフアイを行う際
にその作業が極めて煩雑なものとなり、効率的な
ベリフアイ・チエツクという観点から、好ましい
とは言えない。
また、セルアレイにデータを書込む時は、各セ
ルアレイに対応のデコーダより該データ書込みに
必要な高い電圧を供給する必要があるので、高電
圧供給機能の分だけ該デコーダの回路構成が複雑
になるという問題もある。
本発明は、上述した従来技術における問題点に
鑑み創作されたもので、比較的簡易構成で、セル
アレイにデータを書込んだ後で行う該データのベ
リフアイ・チエツクを容易に実行可能とするプロ
グラマブル論理回路を提供することを目的として
いる。
〔問題点を解決するための手段〕
上述した従来技術における問題点を解決するた
め、本発明によれば、複数の入力項線と複数の積
項線の交差部にそれぞれメモリセルを有し、論理
積演算を行うアンドアレイと、前記複数の積項線
に対応する数の積項線と複数の出力項線の交差部
にそれぞれメモリセルを有し、論理和演算を行う
オアアレイと、アドレス指定に基づいて前記入力
項線の選択を行う第１のデコーダと、アドレス指
定に基づいて前記アンドアレイの積項線の選択を
行う第２のデコーダと、前記オアアレイのプログ
ラム時にアドレス指定に基づいて前記出力項線の
選択を行う第３のデコーダと、前記アンドアレイ
の積項線のオアアレイの積項線の間に接続された
バツフアとを具備し、該バツフアは、２つの電圧
値に設定可能な電源ラインに接続されると共に該
電源ラインの電圧に基づいて前記アンドアレイの
積項線の電圧を所定電位に設定し前記オアアレイ
の対応する積項線へ伝達する手段を有し、データ
の書込み時に前記所定電位を書込み用の高電位に
設定し、それ以外の時に該所定電位を通常動作の
ための電位に設定することを特徴とするプログラ
マブル論理回路が提供される。
〔作用〕
上述した構成によれば、バツフア内の駆動用ト
ランジスタは、データのプログラム時（高電位の
電源ラインに所定の電圧が供給されている時）お
よびそれ以外の時（高電位の電源ラインに該所定
の電圧よりは低い電圧が供給されている時）のい
ずれの場合でも、アンドアレイ側の積項線のレベ
ルに応答してオアアレイ側の対応する積項線を駆
動するようになつている。
従つて、例えばアンドアレイにデータを書込ん
でいる時でも、バツフアはイネーブル状態となつ
ているので、データ書込み後に行うベリフアイ・
チエツク時には、バツフア自体が正常に機能する
かどうかを確認するための論理ベリフアイを行う
必要がない。すなわちこの場合には、第１および
第２のデコーダを用いてデータ書込みを行うこと
になるが、該データを読出す際には、バツフア自
体の論理ベリフアイを行う必要がないので、単に
第２のデコーダを無効として代わりに第４のデコ
ーダを有効とすることにより、書込まれたデータ
のベリフアイ・チエツクを即座に実行することが
できる。
なお、本発明によるプログラマブル論理回路の
他の特徴および作用の詳細については、添付図面
を参照しての以下の実施例を用いて説明する。
〔実施例〕
第１図には本発明の一実施例としてのプログラ
マブル論理回路の構成がブロツク的に示される。
第１図の例示は、消去およびプログラムが可能な
読出し専用メモリ（Erasable and
Programmable Read Only Memory；
EPROM）を用いて構成されたPLAの場合を示
す。
第１図において、１１はANDアレイであつて、
ｍ本の入力項線Ｅとｌ本の積項線PAとの交差部
にそれぞれ記憶セルとしてEPROMセル（第１図
には図示せず）を有し、該入力項線が選択された
時に論理積演算を行うものである。同様に、１２
はORアレイであつて、ｌ本の積項線POとｎ本の
出力項線Ａとの交差部にEPROMセルを有し、上
述の入力項線が選択された時に論理和演算を行う
ものである。
ANDアレイ１１の入力項線Ｅには入力バツフ
ア１３が接続されており、該入力バツフアは、ア
ドレス入力ADD1に基づいて入力項線Ｅのいずれ
かを選択するロウデコーダとして機能する。さら
に入力バツフア１３は、データ書込み時には該入
力項線をデータ書込み用の高い電圧（Vpp；
12.5V）に駆動する機能を有している。
ANDアレイ１１の積項線PAにはデコーダ１４
が接続され、さらに該デコーダには書込み用デー
タD1のバツフアリングを行うデータ入力バツフ
ア１４Ａが接続されている。デコーダ１４は、
ANDアレイ１１とORアレイ１２の双方に対して
適用されるもので、前者に適用される時はアドレ
ス入力ADD2に基づき、後者に適用される時はア
ドレス入力ADD3に基づいて、積項線PAのいず
れかを選択する機能を有している。
ORアレイ１２の出力項線Ａにはデコーダ１５
が接続され、さらに該デコーダには書込み用デー
タD2のバツフアリングを行うデータ入力バツフ
ア１５Ａが接続されている。デコーダ１５は、
ORアレイ１２へのデータ書込み時にアドレス入
力ADD4に基づいて出力項線Ａのいずれかを選択
する機能を有している。
ORアレイ１２の積項線OPにはデコーダ１６が
接続され、さらに該デコーダには、該デコーダか
ら出力されたデータのバツフアリングを行なつた
後で読出しデータD3として出力するデータ出力
バツフア１６Ａが接続されている。デコーダ１６
は、ANDアレイ１１からのデータ読出し時にア
ドレス入力ADD5に基づいて積項線POのいずれ
かを選択する機能を有している。
ORアレイ１２の出力項線Ａには、該出力項線
上のデータをセンスするために該出力項線のそれ
ぞれに対応して設けられた複数のセンス増幅器か
らなるセンス増幅回路（Ｓ／Ａ）１９が接続さ
れ、さらに該Ｓ／Ａには、該Ｓ／Ａを通して出力
されたデータを外部からのクロツクCLKに応答
して出力する複数のフリツプフロツプ（図示せ
ず）を有するマクロセル２０と、デコーダ１７と
が接続されている。さらにこのデコーダ１７に
は、該デコーダから出力されたデータのバツフア
リングを行なつた後で読出しデータD4として出
力するデータ出力バツフア１７Ａが接続されてい
る。デコーダ１７は、アドレス入力ADD6に基づ
いて出力項線Ａのいずれかを選択する機能を有し
ている。
１８は積項線バツフアであつて、ANDアレイ
１１の積項線PAとORアレイ１２の積項線POの
間に接続され、その具体的な構成および作用につ
いては後で詳述する。
第１図のPLAに用いられる５個のデコーダの
うち、通常動作時、すなわち論理積演算と論理和
演算に基づく論理動作時に有効となるのは入力バ
ツフア１３である。また、ANDアレイ１１にデ
ータを書込む時に有効となるデコーダは入力バツ
フア１３とAND書込み用コラムデコーダ１４で
あり、その書込まれたデータを読出す時（ベリフ
アイ・チエツク時）に有効となるデコーダは入力
バツフア１３とAND読出しコラムデコーダ１６
である。同様に、ORアレイ１２にデータを書込
む時に有効となるデコーダはオア用ロウデコーダ
１４とオア書込み用コラムデコーダ１５であり、
その書込まれたデータのベリフアイ・チエツク時
に有効となるデコーダはオア用ロウデコーダ１４
とオア読出し用コラムデコーダ１７である。
次に、第２図を参照しながら第１図に示される
積項線バツフア１８について説明する。なお、説
明の簡単化のため、線項線PAおよびPOの数は１
本、入力項線Ｅの数は４本、出力項線Ａの数は３
本とする。
同図において、FQ１〜FQ４はANDアレイ１
１において記憶セルを構成するEPROMセルを示
し、該セルのソースは接地され、ドレインは積項
線PAに接続され、制御ゲートはそれぞれ入力項
線1〜4に接続されている。ここで、各入力項
線のレベルが反転しているのは、ANDアレイ１
１がNOR構成になつているためであり、このよ
うな反転されたレベルの信号を供給するために
は、入力項線Ｅのレベルを入力バツフア１３の出
力段においてインバータ等を用いて反転させるこ
とにより実現することができる。同様に、FQ５
〜FQ７はORアレイ１２において記憶セルを構成
するEPROMセルを示し、該セルのソースは接地
され、ドレインはそれぞれ出力項線1〜3に接
続され、制御ゲートは積項線POに接続されてい
る。ここで、各出力項線のレベルが反転している
のは、ORアレイ１２がNOR構成になつているた
めであり、このような反転されたレベルを有する
出力項線は、Ｓ／Ａ１９の入力段においてインバ
ータ等を用いて反転させることにより元のレベル
を有する出力項線Ａとなる。
積項線バツフア１８において、デプレツシヨン
モードの負荷用トランジスタＱ１とエンハンスメ
ントモードの駆動用トランジスタＱ２はnMOSイ
ンバータを構成する。負荷用トランジスタＱ１の
ドレインは高電位の電源ラインVpcに接続され、
駆動用トランジスタのソースは低電位の電源ライ
ンVss（本実施例では0V）に接続されている。電
源ラインVpcは２つの電圧値をとり得るものであ
り、セルアレイにデータを書込む時にはVpp
（12.5V）、それ以外の時には通常のVcc（5V）の
電圧が供給されるようになつている。
駆動用トランジスタＱ２の制御ゲート（ノード
N1）と積項線PAの間には、その制御ゲートに所
定のバイアス電圧Voが印加されたｎチヤネル型
トランジスタＱ３が接続されている。また、ノー
ドN1と電源ラインVccの間には、その制御ゲー
トが接地されたｐチヤネル型トランジスタＱ４が
接続されている。さらに電源ラインVpcおよびア
ース間には、ｐチヤネル型トランジスタＱ５とｎ
チヤネル型トランジスタＱ６からなるCMOSイ
ンバータが接続され、該インバータは、nMOSイ
ンバータの出力（ノードN2）を反転して積項線
POに供給する働きをする。
上述したバツフア１８によれば、積項線PA上
の信号レベルはトランジスタＱ３およびＱ４を通
して増幅され（ノードN1）、このノードN1に現
れる信号はnMOSインバータを介し（ノード
N2）、さらにCMOSインバータを介して積項線
PO上に出力されるようになつている。また、ト
ランジスタＱ４は、内部クロツクパルスを使つて
積項線PAのプリチヤージを行う際にノードN1の
電位を速やかに上昇させる機能を有している。ま
た、nMOSインバータは、ノードN1のレベルが
Vccのレベルまでしか上昇せず、それ故、AND
アレイ側の積項線PAにはドレイン・イレーズ・
ストレスがかからないので、ORアレイ１２への
データ書込み時には電圧レベル変換の役割を果た
す。さらに、内部クロツクパルスを使つて出力項
線Ａ１Ｂ〜Ａ３Ｂのプリチヤージを行う際に、該
内部クロツクパルスの発生期間中にトランジスタ
Ｑ２をカツトオフさせておくことにより、積項線
POのレベルは“Ｌ”レベルになつているので、
上述のプリチヤージは行い易くなる。このよう
に、第２図に示されるバツフア１８はダイナミツ
ク動作を行うPLAに好適な形態を提供するもの
である。
次に、第１図のおよび第２図を参照しながら
PLAの各動作モード時における積項線バツフア
の作用について説明する。
PLAとしての通常動作の場合 バツフア１８は、ANDアレイ１１の積項線
PA上のデータをセンスし、該センスされたデ
ータをORアレイ１２の対応する積項線PO上に
出力する。つまり、バツフア１８はセンスアン
プとして機能する。
さらに、OR読出し用コラムデコーダ１７の
代わりに、AND読出し用コラムデコーダ１７
を有効にすることにより、ANDアレイ１１の
任意の積項線PA上のデータを直接読出すこと
ができる。
ANDアレイへのデータ書込み、およびその
データのベリフアイ・チエツクを行う場合 この場合には、入力バツフア１３をロウデコ
ーダとして使用する。そして、入力バツフア１
３とデコーダ１４を用いてANDアレイ１１に
データを書込むことになるが、この時、バツフ
ア１８は、ORアレイに対してはいかなる作用
も及ぼさないが、第２図の構成に見られるよう
に、ANDアレイ側とORアレイ側とを電気的に
協働状態にさせておく役割を果たしている。
この書込まれたデータの読出し時（ベリフア
イ・チエツク時）には、入力バツフア１３と
AND読出し用コラムデコーダ１６が有効とな
り、バツフア１８は、通常動作時と同様にセン
スアンプとして機能する。ただしこの場合に
は、センスされたデータORアレイ１２内を単
に通過するだけである。
従つて、バツフア１８はイネーブル状態とな
つているので、各積項線に何らかの故障があつ
た場合にはその検出（縮退故障の検出）を容易
に行うことができる。
また、入力バツフア１３をロウデコーダとし
て使用しているので、書込みおよび読出し動作
により、該入力バツフア１３または入力項線Ｅ
に何らかの故障があつた場合にはその検出（縮
退故障の検出）を行うことができる。
ORアレイへのデータ書込み、およびそのデ
ータのベリフアイ・チエツクを行う場合 この場合には、デコーダ１４をロウデコーダ
として使用する。そして、デコーダ１４とOR
書込み用コラムデコーダ１５を用いてORアレ
イ１２にデータを書込むことになるが、この
時、バツフア１８は、第２図において説明した
ように、積項線POに高電圧を供給するドライ
バとして機能する。
さらにこの時、セルトランジスタFQ1〜FQ4
のドレイ（通常このドレインには高電圧をかけ
ることができない）に接続されている積項線
PA（デコーダ１４の出力）の電位は最大でも
Vccであるので、それ故、バツフア１８は電圧
レベル変換の役割も果たす。
書込まれたデータの読出し時（ベリフアイ・
チエツク時）には、デコーダ１４とOR読出し
用コラムデコーダ１７が有効となり、バツフア
１８は、積項線POのドライバとして機能する。
また、書込みおよび読出し動作により出力項
線Ａに何らかの故障があつた場合にはその検出
（縮退故障の検出）を行うことができる。
上述した実施例では、積項線バツフア１８内
にトランジスタＱ１およびＱ２からなるnMOS
インバータを用いた場合について説明したが、
それに限らず、例えば第３図に示されるような
CMOSインバータ構成を用いてもよい。
第３図に示されるバツフアが第２図のバツフ
アと構成上異なる点は、nMOSインバータの代
わりにトランジスタＱ７およびＱ８からなる
CMOSインバータを用いたこと、および、ト
ランジスタＱ４の代わりに高電位の電源ライン
Vpcに接続されたトランジスタＱ９を用いたこ
とである。第３図のバツフアは、２段の
CMOSインバータを使用しているので消費電
力を低減することができるという点で有利であ
り、また、デプレツシヨン型トランジスタを使
用していないのでプロセス工程を削減すること
ができるという点で有利である。
〔発明の効果〕
以上説明したように本発明のプログラマブル論
理回路によれば、比較的簡易構成で、セルアレイ
にデータを書込んだ後で行う該データのベリフア
イ・チエツクを容易に実行することができる。
また、データの書込みおよび読出しの過程にお
いて積項線バツフアは常にイネーブル状態を維持
しているので、積項線、出力項線あるいは入力項
線に何らかの故障が生じている場合にはその縮退
故障の検出を容易に行うことができる。
さらに、第４のデコーダ（AND読出し用コラ
ムデコーダ）を用いて、任意の積項線のデータを
直接読出すことができる。
【図面の簡単な説明】
第１図は本発明の一実施例としてのPLAの構
成を示すブロツク図、第２図は第１図のPLAに
おける積項線バツフアの一構成例を示す回路図、
第３図は第１図のPLAにおける積項線バツフア
の他の構成例を示す回路図、第４図は従来形の一
例としてのPLAの構成を示す回路図、である。 （符号の説明）、１１……アンド（AND）アレ
イ、１２……オア（OR）アレイ、１３……入力
バツフア（AND用ロウデコーダ）、１４……
AND書込み用コラムデコーダ（OR用ロウデコー
ダ）、１５……OR書込み用コラムデコーダ、１
６……AND読出し用コラムデコーダ、１７……
OR読出し用コラムデコーダ、１８……積項線バ
ツフア、Ｑ１，Ｑ７……負荷用トランジスタ、Ｑ
２，Ｑ８……駆動用トランジスタ、Vpc……高電
位の電源ライン、Vss……低電位の電源ライン。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の入力項線と複数の積項線の交差部にそ
    れぞれメモリセルを有し、論理積演算を行うアン
    ドアレイ１１と、 前記複数の積項線に対応する数の積項線と複数
    の出力項線の交差部にそれぞれメモリセルを有
    し、論理和演算を行うオアアレイ１２と、 アドレス指定に基づいて前記入力項線の選択を
    行う第１のデコーダ１３と、 アドレス指定に基づいて前記アンドアレイの積
    項線の選択を行う第２のデコーダ１４と、 前記オアアレイのプログラム時にアドレス指定
    に基づいて前記出力項線の選択を行う第３のデコ
    ーダ１５と、 前記アンドアレイの積項線とオアアレイの積項
    線の間に接続されたバツフア１８とを具備し、 該バツフアは、２つの電圧値に設定可能な電源
    ラインVpcに接続されると共に該電源ラインの電
    圧に基づいて前記アンドアレイの積項線PAの電
    圧を所定電位に設定し前記オアアレイの対応する
    積項線POへ伝達する手段Ｑ１，Ｑ２；Ｑ７，Ｑ
    ８を有し、データの書込み時に前記所定電位を書
    込み用の高電位（Vpp）に設定し、それ以外の時
    に該所定電位を通常動作のための電位Vccに設定
    することを特徴とするプログラマブル論理回路。 ２ 前記バツフア１８は、前記２つの電圧値に設
    定可能な電源ラインに接続された負荷用トランジ
    スタＱ１，Ｑ７と、該負荷用トランジスタと低電
    位の電源ラインVssの間に接続され、前記アンド
    アレイの積項線上の信号レベルに応答して前記オ
    アアレイの対応する積項線を駆動する駆動用トラ
    ンジスタＱ２，Ｑ８とを有し、データの書込み時
    においてもイネーブル状態とされることを特徴と
    する特許請求の範囲第１項記載のプログラマブル
    論理回路。 ３ 前記負荷用トランジスタＱ１はデプレツシヨ
    ンモードのトランジスタであり、前記駆動用トラ
    ンジスタＱ２はエンハンスメントモードのトラン
    ジスタであることを特徴とする特許請求の範囲第
    ２項記載のプログラマブル論理回路。 ４ 前記負荷用トランジスタＱ７および駆動用ト
    ランジスタＱ８はCMOS構成のトランジスタで
    あることを特徴とする特許請求の範囲第２項記載
    のプログラマブル論理回路。
JP62145035A 1987-06-12 1987-06-12 プログラマブル論理回路 Granted JPS63310215A (ja)

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