JPS5844521A - 集積回路実装構造体 - Google Patents
集積回路実装構造体Info
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- JPS5844521A JPS5844521A JP57112611A JP11261182A JPS5844521A JP S5844521 A JPS5844521 A JP S5844521A JP 57112611 A JP57112611 A JP 57112611A JP 11261182 A JP11261182 A JP 11261182A JP S5844521 A JPS5844521 A JP S5844521A
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- JP
- Japan
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- chip
- test
- package
- input
- clock
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/31855—Interconnection testing, e.g. crosstalk, shortcircuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、〔本発明の分野〕
本発明は、集積回路チップ、マルチ・チップ・モジュー
ル、カード、ボード等のテストに関するものである。特
に、本発明は、高回路密度曳び非常に数多くのアクセス
困難な回路ノードををする電子実装構造体(Packa
ging 5tructure )のテストに関するも
のであり、またそのテスト有用性を有するものである。
ル、カード、ボード等のテストに関するものである。特
に、本発明は、高回路密度曳び非常に数多くのアクセス
困難な回路ノードををする電子実装構造体(Packa
ging 5tructure )のテストに関するも
のであり、またそのテスト有用性を有するものである。
〔参照関連特許7LQ特杵出願並びに文献〕1、特願昭
55−108428号 2、特願昭54−114375号 五 特願昭54−88389号 4、特願昭54−102868号 5、特願昭54−81585号 & 特願昭55.−126192号 2 米国特許第3761695号 8、米国特許第5783254号 9米国特許@3784907号 10、 ”a Lmgic r)esign 5t
ructureFor LSI :τ、、rtta
b i 11 ty”by E、n。
55−108428号 2、特願昭54−114375号 五 特願昭54−88389号 4、特願昭54−102868号 5、特願昭54−81585号 & 特願昭55.−126192号 2 米国特許第3761695号 8、米国特許第5783254号 9米国特許@3784907号 10、 ”a Lmgic r)esign 5t
ructureFor LSI :τ、、rtta
b i 11 ty”by E、n。
Eiehelb@rg@r and T、W、Wil
limms。
limms。
14th Design AutomationCon
f@r@nce Proce@dings、Page
s462−8. ffune 20.21and
22.1977゜New Orl@ans@ Louj
siana、IEEECatalog Number
77、CH1216−IC〔先行技術〕 木明細書の1背景技術”のところで認識されるウナ(つ
かの特杵反び出版物は、前に列挙したものに不足してい
るレベル・センシティブ・スキャン・デザイン(LSS
D)の方法にび規ill (d l s eipl l
n・)をさらに開示するものである。パッケージング即
ち実装に関する限られた数の特許を除いて、全ての特許
はLSSDという一般的な表題の部類にはいるか、又は
それに慴接な関係がある。LSSDの@t411の一般
的信頼性は、チップ・モジュール等のような全てのLS
Iユニットに対して組込む能力を規定することである。
f@r@nce Proce@dings、Page
s462−8. ffune 20.21and
22.1977゜New Orl@ans@ Louj
siana、IEEECatalog Number
77、CH1216−IC〔先行技術〕 木明細書の1背景技術”のところで認識されるウナ(つ
かの特杵反び出版物は、前に列挙したものに不足してい
るレベル・センシティブ・スキャン・デザイン(LSS
D)の方法にび規ill (d l s eipl l
n・)をさらに開示するものである。パッケージング即
ち実装に関する限られた数の特許を除いて、全ての特許
はLSSDという一般的な表題の部類にはいるか、又は
それに慴接な関係がある。LSSDの@t411の一般
的信頼性は、チップ・モジュール等のような全てのLS
Iユニットに対して組込む能力を規定することである。
これにより、テスト中のユニットの全輪理状聾は、はっ
きりと設定され得るし、乃至は、′艮られた数のI10
端千においである入力/出力(Ilo)手lIr1ff
を実施して試侍され得る。この要求単項は、シフト・レ
ジスタの能力をユニット中の論理システムのラッチの全
てに対して年え、そしてさらに、外Wへのアクセス可能
なそれらの端子#を有して、これらのシフト・レジスタ
・ラッチ(8RL’s)を1以上のシフト・レジスタの
データ・チャンネルに有機的に組込むことにより、実施
可能である。
きりと設定され得るし、乃至は、′艮られた数のI10
端千においである入力/出力(Ilo)手lIr1ff
を実施して試侍され得る。この要求単項は、シフト・レ
ジスタの能力をユニット中の論理システムのラッチの全
てに対して年え、そしてさらに、外Wへのアクセス可能
なそれらの端子#を有して、これらのシフト・レジスタ
・ラッチ(8RL’s)を1以上のシフト・レジスタの
データ・チャンネルに有機的に組込むことにより、実施
可能である。
LSSDの8RL手段を中いる1功乍についてのさらに
情@並びに詳却はこの後に示される“背景技術“として
十分にIR,i!される叔多くの先行技術の特許及び出
版物に与えられている。非常に要約して述べると、LS
8Dは次のようなテスト動作を含む。即ち、ユニットが
1シフト・モードで動作されるときに、ある所望の論理
テスト・パターンが直列に入力され、そして適当なラッ
チ位置ヘシフトされる(システム・クロックの励起(・
weltatlon)ン保留して、シフト動作のクロッ
クをユニットへ与えることにより)。これ示行なわれる
と、ラッチ状態は、関連する論理ネットのテストのため
に所望の刺NZ(stimulus)’に提供すること
になる。さて、1以上のステップの1喝能モードの動作
を実行することにより(即ち、11ン1上のシステム・
クロックの励@χ実施することにより)、論理ネットV
通しイテスト・パターンを伝える。印加される刺激に対
する論理回路網の応答パターンは、もはや、ノル−ドウ
エアの#叶の詳細に依存する公知の方法で、秦初の入力
されたテスト・パターンをしばしばもとに戻すのだが、
システムのラッチにより捕獲される。それから、システ
ムはシフト・モードの動作に逆戻りしズ試験、並びに回
路が過当に動作していたら存在すべきである11準のパ
ターンとの比較についての応答パターンを出力する。
情@並びに詳却はこの後に示される“背景技術“として
十分にIR,i!される叔多くの先行技術の特許及び出
版物に与えられている。非常に要約して述べると、LS
8Dは次のようなテスト動作を含む。即ち、ユニットが
1シフト・モードで動作されるときに、ある所望の論理
テスト・パターンが直列に入力され、そして適当なラッ
チ位置ヘシフトされる(システム・クロックの励起(・
weltatlon)ン保留して、シフト動作のクロッ
クをユニットへ与えることにより)。これ示行なわれる
と、ラッチ状態は、関連する論理ネットのテストのため
に所望の刺NZ(stimulus)’に提供すること
になる。さて、1以上のステップの1喝能モードの動作
を実行することにより(即ち、11ン1上のシステム・
クロックの励@χ実施することにより)、論理ネットV
通しイテスト・パターンを伝える。印加される刺激に対
する論理回路網の応答パターンは、もはや、ノル−ドウ
エアの#叶の詳細に依存する公知の方法で、秦初の入力
されたテスト・パターンをしばしばもとに戻すのだが、
システムのラッチにより捕獲される。それから、システ
ムはシフト・モードの動作に逆戻りしズ試験、並びに回
路が過当に動作していたら存在すべきである11準のパ
ターンとの比較についての応答パターンを出力する。
先行技術の教示するところによると、高回路密度の実装
構造体に含まれる各チップについ【のテスト(テストさ
れるべきチップ′Ikニアg6回路密度の実装構造体か
ら分離することなく、即ち回路とチップを互いに相互#
綬する)は、高回路密度の実装構造体に含まれて相互接
続されている各チップに対してt TF*yc位胃付け
られて1出した接点パッドのアレイを必要とする。各チ
ップに対する正催に位置付けられてX1出した接点パッ
ドのプレイは高回路密度の実装構造体中チップの相互接
続に硬くチツ1のテストにおいて、轡峻的なテスト・グ
ローブ・ヘッドにより使用された。実装構造体中に含ま
れそして相互接続された各チップに対する正WK位芦付
けされて雪山した接点パッド(”Englne*r1n
g Change Pads” とも呼ばれる)のア
レイは、また先行技術では公知のように、エンジニアリ
ング変シの目的 (Eng1n*erlng Changs Purpo
se)にも利用される。
構造体に含まれる各チップについ【のテスト(テストさ
れるべきチップ′Ikニアg6回路密度の実装構造体か
ら分離することなく、即ち回路とチップを互いに相互#
綬する)は、高回路密度の実装構造体に含まれて相互接
続されている各チップに対してt TF*yc位胃付け
られて1出した接点パッドのアレイを必要とする。各チ
ップに対する正催に位置付けられてX1出した接点パッ
ドのプレイは高回路密度の実装構造体中チップの相互接
続に硬くチツ1のテストにおいて、轡峻的なテスト・グ
ローブ・ヘッドにより使用された。実装構造体中に含ま
れそして相互接続された各チップに対する正WK位芦付
けされて雪山した接点パッド(”Englne*r1n
g Change Pads” とも呼ばれる)のア
レイは、また先行技術では公知のように、エンジニアリ
ング変シの目的 (Eng1n*erlng Changs Purpo
se)にも利用される。
テストのこの方法は、パッケージの表nM−hのプロー
ブの位置合せ蔑び続くステップ動作を必要とする不利な
点を有している。即ち時間のかかるプロセスである。プ
ローブ・ヘッドは1度に1つのチップ箇所と接触するの
で、パッケージ−Hのチップ間の接続はテストされない
。
ブの位置合せ蔑び続くステップ動作を必要とする不利な
点を有している。即ち時間のかかるプロセスである。プ
ローブ・ヘッドは1度に1つのチップ箇所と接触するの
で、パッケージ−Hのチップ間の接続はテストされない
。
米国特許第4220917号は、テスト・グローブによ
る接@反びエンジニアリング変lの目的のために、エン
ジニアリング・パッドのアレイを各々が有する複数の相
互接続された集積回路チップを開示している。
る接@反びエンジニアリング変lの目的のために、エン
ジニアリング・パッドのアレイを各々が有する複数の相
互接続された集積回路チップを開示している。
先行技術の破水によると、高密度実装構造体の回路をテ
ストする代わりの方法は、パッケージ・ピンF%−通し
てテストしなければならない。LSSDSS上、パッケ
ージのチップ間の接続を設計する他に、パツケー12の
構成成分のチップを設計するために使用される。高密度
のLSSD絢理構造体に対する自動的なテストの裏打は
、”Te5tGeneration For La
rg@ LogieNetworks″by P、S
、Bottoroff@ R,E。
ストする代わりの方法は、パッケージ・ピンF%−通し
てテストしなければならない。LSSDSS上、パッケ
ージのチップ間の接続を設計する他に、パツケー12の
構成成分のチップを設計するために使用される。高密度
のLSSD絢理構造体に対する自動的なテストの裏打は
、”Te5tGeneration For La
rg@ LogieNetworks″by P、S
、Bottoroff@ R,E。
Frgwt+e@ N、H,Garges and
E、J、0rosl。
E、J、0rosl。
14th Design Automation
ConferenceProceedlngs、
June 20會 21. and 22@
19771 N@W Orl@ans、Loulsl
ana。
ConferenceProceedlngs、
June 20會 21. and 22@
19771 N@W Orl@ans、Loulsl
ana。
IEEE Catalog Number 77
、CH1216−IC@ Pag@s 479 t
o 485 に述べられている分割(Partit
ionうng)技術を使用している。その技術は、高密
度のLSSD論理を、SRL&びパッケージのピンによ
り入力及び出力で境界付けられている部分に、論理的に
分割する。
、CH1216−IC@ Pag@s 479 t
o 485 に述べられている分割(Partit
ionうng)技術を使用している。その技術は、高密
度のLSSD論理を、SRL&びパッケージのピンによ
り入力及び出力で境界付けられている部分に、論理的に
分割する。
それη1らテストが各分割部分に対して個々に発生され
、そして続いてテスタのパッケージ・ピンを通して印加
される。分割技術の制限は次のことである。(a)
分割部分の大きさが利用できるLSSDテスト発生器の
能力を超え得る。<b) パッケージ・テストを発生
するターンアラウンド・タイム(turnaround
tims )は過度(exe*aslマ・)である
。 (c) エンジニアリング変更のためにパッケー
ジ・テストを再発生するターンアラウンド・タイムもま
た過度である。
、そして続いてテスタのパッケージ・ピンを通して印加
される。分割技術の制限は次のことである。(a)
分割部分の大きさが利用できるLSSDテスト発生器の
能力を超え得る。<b) パッケージ・テストを発生
するターンアラウンド・タイム(turnaround
tims )は過度(exe*aslマ・)である
。 (c) エンジニアリング変更のためにパッケー
ジ・テストを再発生するターンアラウンド・タイムもま
た過度である。
本発明は、前記の問題を解決し、そしてテスト中のチッ
プを物理的に分離することなぐ、また正穆なプローブ・
ヘッド及び高精度のステツ、グ・アンド・リピート機構
を有するテス)41の必要乃至は使用なしに、複数の相
互接続されたチップの各チップのテストヲ可幣にするこ
とになる、設計の方法並びにテストの方法を提供する。
プを物理的に分離することなぐ、また正穆なプローブ・
ヘッド及び高精度のステツ、グ・アンド・リピート機構
を有するテス)41の必要乃至は使用なしに、複数の相
互接続されたチップの各チップのテストヲ可幣にするこ
とになる、設計の方法並びにテストの方法を提供する。
この後詳州に示される本発明の悦明かも十分に明らかに
なるように、本発明の実施は、ある特定の物理的な実装
構造体に限定されるものではない。
なるように、本発明の実施は、ある特定の物理的な実装
構造体に限定されるものではない。
単なる例として、複数の相互接続された半導体チップを
含む高回路密度実装構造体は、一般には、以下の1以上
の特許乃至は特許出願に開示されているタイプである。
含む高回路密度実装構造体は、一般には、以下の1以上
の特許乃至は特許出願に開示されているタイプである。
即ち、
1、 米国特許第4245275号
2、米国特許@3564114号
3、 米国特許第4263965号
4、 米国特許第4158692号
5、米国特許第4235645号
6、米国特許第5995125号
Z 米国特許@5726002号
8、米国特許第3838204号
9 米国特許第5999004号
IQ、米国特許第3851221号
11、米国特許出願通し番号第8375号(1979年
2月1日出願) 〔背f!技術〕 以下の特許反び出版物は、エレクトロニクス構造体のテ
ストに関するものである。Pi4<のこれらの特許及び
出版物は、さらにLSSDテストの装WIl及び構成を
開示している。本発明に関しては以下の技術は、唯一の
先行技術、最良の先行技術若しくf′iSも関係する先
行技術であるとして提示されたものではないことをff
#J解されたい。
2月1日出願) 〔背f!技術〕 以下の特許反び出版物は、エレクトロニクス構造体のテ
ストに関するものである。Pi4<のこれらの特許及び
出版物は、さらにLSSDテストの装WIl及び構成を
開示している。本発明に関しては以下の技術は、唯一の
先行技術、最良の先行技術若しくf′iSも関係する先
行技術であるとして提示されたものではないことをff
#J解されたい。
く特許)
1、 米国特許第4071902号
2、米国特許第4051353号
3、米国特許第5961252号
4、米国特許@3961254号
5、米国特許第3961251号
& 米国特許第4063080号
2 米国特許第4051352号
8、米国特許第5789205号
9 米国特許第4006492号
10.米国特許第4063078号
11、米国特許第3785254号
12、米国特許第3761695号
13、米国特許第3784907号
14、米国特許濃さ74<5973号
15 米国特許第3781685号
1八 米国特許pIr、3803483号1Z 米国特
許第3815025号 1日、米国持¥f第4055754号 19、米国特許第42’25957号 20 米国持、$1第4140967号21、米温l
!ki!F杵第4220917号22、米国特許第40
74851号 26、米国特許第38068.91号 24、米国特許第4244048号 ’ S (X15o
:c3 −PP ヘ −ゼ 〔本発明の要旨〕 本発明は、先行技術の問題を解決し、高密度実装構造体
上に苦しくは中に含まれる複数の相互接続されたチップ
について各チップ反びチップ間の接続のテストを可能に
する、回路形式の設計規則若しくは方法、及びテスト方
法若しくは方法論(Methodology)である。
許第3815025号 1日、米国持¥f第4055754号 19、米国特許第42’25957号 20 米国持、$1第4140967号21、米温l
!ki!F杵第4220917号22、米国特許第40
74851号 26、米国特許第38068.91号 24、米国特許第4244048号 ’ S (X15o
:c3 −PP ヘ −ゼ 〔本発明の要旨〕 本発明は、先行技術の問題を解決し、高密度実装構造体
上に苦しくは中に含まれる複数の相互接続されたチップ
について各チップ反びチップ間の接続のテストを可能に
する、回路形式の設計規則若しくは方法、及びテスト方
法若しくは方法論(Methodology)である。
ここで初めに述べられるように、そして後で示される本
発明の詳細な説明からさらに十分間らかになるように、
複数の相互液状された半導体チップを含む高密度実装構
造体は、一般に、IBMNEW8% 5PECIAL
EDITION。
発明の詳細な説明からさらに十分間らかになるように、
複数の相互液状された半導体チップを含む高密度実装構
造体は、一般に、IBMNEW8% 5PECIAL
EDITION。
November 1980. Copyrlght
1980に開示されているタイプである。?!E密度実
装構造体は、1熱伝導モジユール(Thsrmal
Conduc−tion Module)’と呼ばれる
。
1980に開示されているタイプである。?!E密度実
装構造体は、1熱伝導モジユール(Thsrmal
Conduc−tion Module)’と呼ばれる
。
1熱伝導モジユール1は、例えば100苦しくは118
の利用可能なかなり大きな数のチップ配at’有する。
の利用可能なかなり大きな数のチップ配at’有する。
チップは、その電力反ひ入出力の能力が基板の底から伸
びる1800個のビンを通して提供される大きな多層セ
ラミック基板の上に殺げられ、そして相互接続される。
びる1800個のビンを通して提供される大きな多層セ
ラミック基板の上に殺げられ、そして相互接続される。
チップを設けた基板は、冷却の1ハツト(hat)’の
サブアセンブリの部分であるバネが設けられたピストン
が各チップと接勉することになるような冷却フレームに
設けられる。ピストン用のハウジングを提供する他に、
ハツト部は、チップからの熱の伝導をも助けるヘリウム
・ガスを含む。続いて、ハツト部は、水(若しくは液体
)冷却されるアセンブリに乗付けられる。
サブアセンブリの部分であるバネが設けられたピストン
が各チップと接勉することになるような冷却フレームに
設けられる。ピストン用のハウジングを提供する他に、
ハツト部は、チップからの熱の伝導をも助けるヘリウム
・ガスを含む。続いて、ハツト部は、水(若しくは液体
)冷却されるアセンブリに乗付けられる。
1熱伝導モジユール1の多−セラミック基板は各シート
の実行すべき#!I#に従って1特徴付け(Peyso
na11z*)’される、未焼成の(グリーン)セラミ
ックのシートから形成される。最初に、何千もの微細な
穴、即ち貫通孔(vl m )が各シートに穿孔される
。電気信号を伝える配線パターンが、金11マスク′4
!!通してシートEに今頃性のペーストラ刷ることKよ
り形成される。I−f 、A孔はまた、ある嘴即ちシー
トから他へのIII’慨接続を提供するために、このペ
ーストで充填される。嗜は、加熱及び加圧1下で一$1
”K積み重ねられそして8R層される。それから積轡体
は、それを圧縮するプロセスで焼成される。この結果、
所望の電電特性を有するタイルのようなかたい基板を生
じる。付加配線用の仲かに続(チップの股定反びピンの
装着用の信頼できる接輪表面を提供するために、基板の
、Eにはさらに金情がメッキされる。完成した基板は9
0ミリメ一タ稈度の正方形の大きさ丈び5.5ミリメー
タの厚さを有し得る。
の実行すべき#!I#に従って1特徴付け(Peyso
na11z*)’される、未焼成の(グリーン)セラミ
ックのシートから形成される。最初に、何千もの微細な
穴、即ち貫通孔(vl m )が各シートに穿孔される
。電気信号を伝える配線パターンが、金11マスク′4
!!通してシートEに今頃性のペーストラ刷ることKよ
り形成される。I−f 、A孔はまた、ある嘴即ちシー
トから他へのIII’慨接続を提供するために、このペ
ーストで充填される。嗜は、加熱及び加圧1下で一$1
”K積み重ねられそして8R層される。それから積轡体
は、それを圧縮するプロセスで焼成される。この結果、
所望の電電特性を有するタイルのようなかたい基板を生
じる。付加配線用の仲かに続(チップの股定反びピンの
装着用の信頼できる接輪表面を提供するために、基板の
、Eにはさらに金情がメッキされる。完成した基板は9
0ミリメ一タ稈度の正方形の大きさ丈び5.5ミリメー
タの厚さを有し得る。
チップを基板に接絣する技術は、一般には、米国特許第
3429040号に開示されたような方法による。
3429040号に開示されたような方法による。
(以下の出版物もまた参照される。即ち、(1)@A
Cr1tlqu @ o ず Chip−Jo
iningT@ehnlqu@s’ by L、 F
、 Miller。
Cr1tlqu @ o ず Chip−Jo
iningT@ehnlqu@s’ by L、 F
、 Miller。
Aprll 1970/5olid 5tate T
echnology。
echnology。
Vel、 15/No、 4s Pag@s 5O
−62s(2) @A Pabriaation T
eehnlque ForMultllay@r
C@ramic Modules” byH,P、K
ais@r @t al、、51o1id St
ateTechnology/May 1972.V
ol、15/No。
−62s(2) @A Pabriaation T
eehnlque ForMultllay@r
C@ramic Modules” byH,P、K
ais@r @t al、、51o1id St
ateTechnology/May 1972.V
ol、15/No。
5、 Pages 55−40 )、 この後に昨
;ホされる説明小ら十分に明らかになるように、本発明
の実施は、LSSDルール又は制約(Constrai
nt)を使用し、またある付加回路反びチップ・レベル
での配線を必要とする。 − 〔本発明の目的〕 本発明の主目的は、改良されたエレクトロニクス・テス
ト技術及び構造を提供することであるう本発明のさらに
主目的は、分離の方i7tびテスト構造による改良され
たチップのテスト、を提失することである。
;ホされる説明小ら十分に明らかになるように、本発明
の実施は、LSSDルール又は制約(Constrai
nt)を使用し、またある付加回路反びチップ・レベル
での配線を必要とする。 − 〔本発明の目的〕 本発明の主目的は、改良されたエレクトロニクス・テス
ト技術及び構造を提供することであるう本発明のさらに
主目的は、分離の方i7tびテスト構造による改良され
たチップのテスト、を提失することである。
また本発明の主目的は、i/i%度に長いテスト時間を
必要とすることなく、高密度実装構一体中に含まれる復
数の相互接続されたチップの各チップのテス)’k13
r能とするテスト方法反びテスト回路を提供することで
ある。本発明によるテスト方mNび横曲は、最上部表面
の10一ブ操作火用いてチップの決った場所でのテスト
操作、又はピンを通してのテスト操作を存する高価なテ
ストの発生を必要としない。
必要とすることなく、高密度実装構一体中に含まれる復
数の相互接続されたチップの各チップのテス)’k13
r能とするテスト方法反びテスト回路を提供することで
ある。本発明によるテスト方mNび横曲は、最上部表面
の10一ブ操作火用いてチップの決った場所でのテスト
操作、又はピンを通してのテスト操作を存する高価なテ
ストの発生を必要としない。
本発明の他の目的は、第2レベルのパッケージ反ひそれ
以−Eのテスト・パターン発生必要条件をチップに必要
とされるものにまで減少することである。
以−Eのテスト・パターン発生必要条件をチップに必要
とされるものにまで減少することである。
本発明の他の目的は、チップの結合(即ち、基板への接
続)茂びチップ間の配機の欠陥に対するテス)Kついて
のテスト・パターン発生を簡単にすることである。
続)茂びチップ間の配機の欠陥に対するテス)Kついて
のテスト・パターン発生を簡単にすることである。
本発明の他の目的は、最終的なテスト、珍断及びフィー
ルド−リターン(field r@turn)の分析
に対する第2レベルのパッケージの10一プ操作な省略
することである。
ルド−リターン(field r@turn)の分析
に対する第2レベルのパッケージの10一プ操作な省略
することである。
エレクトロニクス・チップの決った場所でのテスト(E
lectronic Chip−In−PlaceT
・−を即ちECI PT )I/′i、、L88Dハー
ドウェアの使用を拡張しそして以下のような利点を提供
する構造反び方法で゛ある。即ち、 (4)大きな輪環アセンブリ、即ちフィールド置換i5
r@なユニット(Fleld Replaceabl
eUni to FRU ) 又1d9 全なコンピ
ュータ・システムに対するテスト発生の間MFi、Ml
理アセンブリを構成する個々の404チツプに対するテ
ストを発生するものまでに下げられる。チップの入力及
びチップの出力の各々の完全な制御r>J rjf性梃
び嗅測可能性な仮宝すると、個々の検地チップに対する
テスト発生がなされる。それから発生さ汽たテストは、
外部のパッケージ・ピンのみを用いてチツフー・パッケ
ージング(モジュール、カード、ボート、フレーム等)
のいずれルのレベルで再び印加され得る。(ここで用い
られているように1)くツケージ・ピン’7(び1外部
のパッケージ・ピン”という言葉は、より一般的な1ア
クセスしやすいパッケージ接点”という言葉と同義的に
用いられる。また1チツプ・ピン”又け1チツプ端子”
という言葉は、1チツプ・パッドという言4反ひより一
般的な“チップ接続子1というぎ蘂と同碑的に用いられ
る。) (B) パッケージ側線(即ち、チップ間反ひ)くツ
ケ−ジのI10間の配線)の全てのレベルが、開いたり
またショートした両方の欠陥に対して容易にテスト可能
である。テストは、簡ルな手順により発生され、そして
外部のパッケージ・ビンを通って単独で印加され得る。
lectronic Chip−In−PlaceT
・−を即ちECI PT )I/′i、、L88Dハー
ドウェアの使用を拡張しそして以下のような利点を提供
する構造反び方法で゛ある。即ち、 (4)大きな輪環アセンブリ、即ちフィールド置換i5
r@なユニット(Fleld Replaceabl
eUni to FRU ) 又1d9 全なコンピ
ュータ・システムに対するテスト発生の間MFi、Ml
理アセンブリを構成する個々の404チツプに対するテ
ストを発生するものまでに下げられる。チップの入力及
びチップの出力の各々の完全な制御r>J rjf性梃
び嗅測可能性な仮宝すると、個々の検地チップに対する
テスト発生がなされる。それから発生さ汽たテストは、
外部のパッケージ・ピンのみを用いてチツフー・パッケ
ージング(モジュール、カード、ボート、フレーム等)
のいずれルのレベルで再び印加され得る。(ここで用い
られているように1)くツケージ・ピン’7(び1外部
のパッケージ・ピン”という言葉は、より一般的な1ア
クセスしやすいパッケージ接点”という言葉と同義的に
用いられる。また1チツプ・ピン”又け1チツプ端子”
という言葉は、1チツプ・パッドという言4反ひより一
般的な“チップ接続子1というぎ蘂と同碑的に用いられ
る。) (B) パッケージ側線(即ち、チップ間反ひ)くツ
ケ−ジのI10間の配線)の全てのレベルが、開いたり
またショートした両方の欠陥に対して容易にテスト可能
である。テストは、簡ルな手順により発生され、そして
外部のパッケージ・ビンを通って単独で印加され得る。
これらのテストは数にして非常に少なく、シかもパッケ
ージ配線のほとんど完全なチェック操作を提供する。こ
れは、アセンブリの欠陥に対してのみのテストについて
非常に高いテスター処#憫力を可能にする。さらに、パ
ッケージケプローブする必要なしに漬れた診断結果が提
供される。
ージ配線のほとんど完全なチェック操作を提供する。こ
れは、アセンブリの欠陥に対してのみのテストについて
非常に高いテスター処#憫力を可能にする。さらに、パ
ッケージケプローブする必要なしに漬れた診断結果が提
供される。
(c)欠陥のあるFRUがあるなら、FRUの外部ビン
のへを用いて各チップな′4易に再テストできる。最も
塵い場合の再テストは、駄目なチップについての診断分
析を与え、これによりF’RUの修理プロセスを容易に
することになる。
のへを用いて各チップな′4易に再テストできる。最も
塵い場合の再テストは、駄目なチップについての診断分
析を与え、これによりF’RUの修理プロセスを容易に
することになる。
(2)チップ・レベル、で印加される同じテストは、コ
ンピュータ・システムのレベルで、即チメインテナンス
・プロセッサーを用いて#1P!m所で又はカストマ−
の据え付は場所で印加され得る。このように、パッケー
ジ間の接続(カード、ボード。
ンピュータ・システムのレベルで、即チメインテナンス
・プロセッサーを用いて#1P!m所で又はカストマ−
の据え付は場所で印加され得る。このように、パッケー
ジ間の接続(カード、ボード。
ケーブル又はTCM)は、システム・レベルでテスト・
パターンを発生する必要なく、テストされ得る。
パターンを発生する必要なく、テストされ得る。
(励 LssDの数は、チン1境Wを構切って実施され
る必要を実質的に沖らし、従ってテスト可能な設計を達
成する際の設計者の努力を簡屯にするように決定する。
る必要を実質的に沖らし、従ってテスト可能な設計を達
成する際の設計者の努力を簡屯にするように決定する。
EC’lPT構造は、パッケージ全体に対するLSSD
規則を実施する必要を除去する。代わりに、LS8D規
則は、各チップ及びパッケージのクロック分用回路@
(C1o c kDistribution Netw
ork)に対して適用される必要がある。さらに、パッ
ケージのSRLへ反びそこからデータをスキャンする能
力を保証するLSSDの必要条件は、全体のパッケージ
設計により膚足されなければならない。(LSSD規(
111はぜ広範囲にわたって開示され、鷺してテスト技
術の中で、11=4されている。例えば、(1)米国特
許第3786254号又は(2) ” A L o
g j eDaslgn 5tructur@For
LSI Teatabllity”by E、B、
Elah@lb@rger and T、W。
規則を実施する必要を除去する。代わりに、LS8D規
則は、各チップ及びパッケージのクロック分用回路@
(C1o c kDistribution Netw
ork)に対して適用される必要がある。さらに、パッ
ケージのSRLへ反びそこからデータをスキャンする能
力を保証するLSSDの必要条件は、全体のパッケージ
設計により膚足されなければならない。(LSSD規(
111はぜ広範囲にわたって開示され、鷺してテスト技
術の中で、11=4されている。例えば、(1)米国特
許第3786254号又は(2) ” A L o
g j eDaslgn 5tructur@For
LSI Teatabllity”by E、B、
Elah@lb@rger and T、W。
Willlmms、 14th ’D @sig
n AutomatlonConfer@nc@ P
roee@ding@、Pages462−8. J
une 20.−21 and 22. 197
7゜N @w Orl @anm@ Louisl
ana、 IEEE(!atalog Numb@
r 77、CH1216−IC)。
n AutomatlonConfer@nc@ P
roee@ding@、Pages462−8. J
une 20.−21 and 22. 197
7゜N @w Orl @anm@ Louisl
ana、 IEEE(!atalog Numb@
r 77、CH1216−IC)。
■ チップ・レベルのテストは、パッケージングの全て
のレベルで再印加され得るので、エンジニアリング変更
から結果として生じるテスト発生はエンジニアリング変
更されたチップのみに限定される。このプロセスは、パ
ッケージ全体について再発生するテストによる境行の方
法よりも実質的に遠い。これはエンジニアリングの向上
を容易にする。
のレベルで再印加され得るので、エンジニアリング変更
から結果として生じるテスト発生はエンジニアリング変
更されたチップのみに限定される。このプロセスは、パ
ッケージ全体について再発生するテストによる境行の方
法よりも実質的に遠い。これはエンジニアリングの向上
を容易にする。
(2)まるでそれらの入力及び出力が全体的にアクセス
しやすいように債々の機能的な島状部分(Ptuset
tonal l5land)[I’lち孤立部分がテ
ストの発生を受けるように、この技術はVLSIチッグ
チップッケージ上の機能的な島状部分に適用され得る。
しやすいように債々の機能的な島状部分(Ptuset
tonal l5land)[I’lち孤立部分がテ
ストの発生を受けるように、この技術はVLSIチッグ
チップッケージ上の機能的な島状部分に適用され得る。
(ECI PT投肚構成〕
ECI PTは、シフト・レジスタ・ラッチ(即ち、S
RL )がll拡4された(Extended)’テス
ター・プローブとして使用される設計構成を使用する。
RL )がll拡4された(Extended)’テス
ター・プローブとして使用される設計構成を使用する。
第1図は、SRLの概略を示す。一般に、SRLは、1
組のラッチ、即ちL1ラッチ及びL2ラッチより成る。
組のラッチ、即ちL1ラッチ及びL2ラッチより成る。
第2図は、アンド反転ゲートにおける第1図のSRLの
実塙火示す。第3図及び第4図におけるように、幾くつ
かのSRLがシフト・レジスタを形成するために一緒に
結合され得る。第3図は、単一のチップに含まれる3つ
のSRLの相互後Hを示す。第4図は、モジュール又は
パッケージング構造体に含まれる4つのチップのSRL
の相互接続を示す。(′例えば、米国特許837616
95号、第3783254号聚び第3784907号を
参照のこと)。51反びL2のラッチは、憧<つかのデ
ータ・ポートを有し得る。クロック入力がパルス化され
るとぎにデータ入力の埼坦状態が各ラッチにストアされ
るように、各データ・ポートはデータ入力及びクロツク
入力により決定される。正確な動作のために1つのパル
スが各ラッチの多くても1つのデータ・ボートのクロッ
ク入力で印加されることが仮定される。第1図に示され
たL1ラッチは、スキャン・データ入力(り9反びスキ
ャン・クロック(A)を有する“スキャン”データ・ボ
ートを備える。第1図のL2ラッチもまた、L1ラッチ
の出力に接続されたそのスキャン・データ入力、並びに
クロック(B)を有する1スキヤン”データ・ボートを
備える。第10図の第3段のシフト・レジスタは、次の
ように形成される。即ち、(1)全てのSRLのAクロ
ック入力をユニーク(unique)即ち唯一の外部の
Aクロック用チッ−プ・パッド(A)に接続すること。
実塙火示す。第3図及び第4図におけるように、幾くつ
かのSRLがシフト・レジスタを形成するために一緒に
結合され得る。第3図は、単一のチップに含まれる3つ
のSRLの相互後Hを示す。第4図は、モジュール又は
パッケージング構造体に含まれる4つのチップのSRL
の相互接続を示す。(′例えば、米国特許837616
95号、第3783254号聚び第3784907号を
参照のこと)。51反びL2のラッチは、憧<つかのデ
ータ・ポートを有し得る。クロック入力がパルス化され
るとぎにデータ入力の埼坦状態が各ラッチにストアされ
るように、各データ・ポートはデータ入力及びクロツク
入力により決定される。正確な動作のために1つのパル
スが各ラッチの多くても1つのデータ・ボートのクロッ
ク入力で印加されることが仮定される。第1図に示され
たL1ラッチは、スキャン・データ入力(り9反びスキ
ャン・クロック(A)を有する“スキャン”データ・ボ
ートを備える。第1図のL2ラッチもまた、L1ラッチ
の出力に接続されたそのスキャン・データ入力、並びに
クロック(B)を有する1スキヤン”データ・ボートを
備える。第10図の第3段のシフト・レジスタは、次の
ように形成される。即ち、(1)全てのSRLのAクロ
ック入力をユニーク(unique)即ち唯一の外部の
Aクロック用チッ−プ・パッド(A)に接続すること。
(11)全てのSRLのBクロック入力なユニークな外
部のBクロック用チップ・パッドCB)に接続すること
。伸)スキャン入力(IN)ヒ呼ばれるユニークなチッ
プ・パッドをシフト・レジスタ中の最初の5RL(7)
I入力に接続すること。(1v)シフト・レジスタ中の
最後の8RLのL2出カケスキャン出力(OUT)と呼
ばれるユニークなチップ・パッドに竺鞭することぅ スキャン・イン、クロックA、クロックBqびスキャン
・アウトのチップ・パッドを用いて、シフト・レジスタ
にどのような所1の状態を与える(ロードする)こと、
又はシフト・レジスタのせ態を唄る(アンロードする)
ことがFiTft74である。
部のBクロック用チップ・パッドCB)に接続すること
。伸)スキャン入力(IN)ヒ呼ばれるユニークなチッ
プ・パッドをシフト・レジスタ中の最初の5RL(7)
I入力に接続すること。(1v)シフト・レジスタ中の
最後の8RLのL2出カケスキャン出力(OUT)と呼
ばれるユニークなチップ・パッドに竺鞭することぅ スキャン・イン、クロックA、クロックBqびスキャン
・アウトのチップ・パッドを用いて、シフト・レジスタ
にどのような所1の状態を与える(ロードする)こと、
又はシフト・レジスタのせ態を唄る(アンロードする)
ことがFiTft74である。
kW ’r8体は、第41闇に示されているようにハラ
ケージングのさらにヒのレベルまで拡張さ机る。ここで
は、4つのチップは、直列形式で接−されそシテユニー
クなモジュールのスキャン・イン及びモジュールのスキ
ャン・アウトのピンまで出されている。それらのスキャ
ン・イン反びスキャン・アウトのパッド4有するうAク
ロック入力ひBクロックのチップ・パッドは並列に接続
され、そしてユニークなモiンユールのクロックAqび
モジュールのクロックBのピンまで出さ1ている。
ケージングのさらにヒのレベルまで拡張さ机る。ここで
は、4つのチップは、直列形式で接−されそシテユニー
クなモジュールのスキャン・イン及びモジュールのスキ
ャン・アウトのピンまで出されている。それらのスキャ
ン・イン反びスキャン・アウトのパッド4有するうAク
ロック入力ひBクロックのチップ・パッドは並列に接続
され、そしてユニークなモiンユールのクロックAqび
モジュールのクロックBのピンまで出さ1ている。
L17jびL2のラッチのスキャン・データ・ボートは
、一般的に、テストの目的のみのたりに、即ち所望によ
り!’IAI々のSRLをロードしたり又はアノロード
するように用いられる。L1阪びL2のラッチは、SR
Lのシステム使用(LS8D股、計におけるよう−)に
対してさらにデータ・ボート1kNし得る。データ・ボ
ートは、システム・データ入力(D) Rびシステム・
クロック入、力(C) ’e有して第1図では示されて
いる。ECIPTのために、L2ラッチは、テスト・デ
ータ・ポー′トと呼ばれるユニークな付加的データ・ボ
ートを有することがof能である。もしT−クロックが
パルス化されると、L2ラッチがテスト・データ入力(
TI)の状態をストアするように、テスト・データ・ボ
ートは、テスト・データ入力(TIiびテスト・クロッ
ク入力(T) ’に有する。テスト・データ・ボートを
有するL2ランチを含んでいるS、、RLHlここでは
後に、テス)SRL即ちTSRLとして参照されるので
ある力5、これは第5図反び第6Mに示されて〜、する
。
、一般的に、テストの目的のみのたりに、即ち所望によ
り!’IAI々のSRLをロードしたり又はアノロード
するように用いられる。L1阪びL2のラッチは、SR
Lのシステム使用(LS8D股、計におけるよう−)に
対してさらにデータ・ボート1kNし得る。データ・ボ
ートは、システム・データ入力(D) Rびシステム・
クロック入、力(C) ’e有して第1図では示されて
いる。ECIPTのために、L2ラッチは、テスト・デ
ータ・ポー′トと呼ばれるユニークな付加的データ・ボ
ートを有することがof能である。もしT−クロックが
パルス化されると、L2ラッチがテスト・データ入力(
TI)の状態をストアするように、テスト・データ・ボ
ートは、テスト・データ入力(TIiびテスト・クロッ
ク入力(T) ’に有する。テスト・データ・ボートを
有するL2ランチを含んでいるS、、RLHlここでは
後に、テス)SRL即ちTSRLとして参照されるので
ある力5、これは第5図反び第6Mに示されて〜、する
。
ECIPT構成若しくは構造は、チップがモジュール、
カード、ボード、TCM等に実装されるときには、チッ
プのために発生されたテストが再び印加され得るような
手段を提供する。この構造!″′tさらに、チップの入
力反び出力と関係する故障の仙かに、いずれかのパッケ
ージ・レベルにおけるチップ間の配線と関係する故障に
ついての簡蟻i/(′され之テストのための手段を提供
する。モジュール上のチップのj+fi(n、otio
n of a ah%pon a module)は
、表現の4易さのために厳層に麟択されるが、しかし、
本発明の構A反び実施は喚((恨宇された埼界を臀する
いかなる倫理連結(、any logic conn
ective)にも適用されることは、当喚者には容易
に理解されるところである。
カード、ボード、TCM等に実装されるときには、チッ
プのために発生されたテストが再び印加され得るような
手段を提供する。この構造!″′tさらに、チップの入
力反び出力と関係する故障の仙かに、いずれかのパッケ
ージ・レベルにおけるチップ間の配線と関係する故障に
ついての簡蟻i/(′され之テストのための手段を提供
する。モジュール上のチップのj+fi(n、otio
n of a ah%pon a module)は
、表現の4易さのために厳層に麟択されるが、しかし、
本発明の構A反び実施は喚((恨宇された埼界を臀する
いかなる倫理連結(、any logic conn
ective)にも適用されることは、当喚者には容易
に理解されるところである。
テスト・モードでは、SRL反びTSRLは次のように
構成される。叩ち、 ra) チップの各出力は、ユニークなSRI、によ
り制御される。
構成される。叩ち、 ra) チップの各出力は、ユニークなSRI、によ
り制御される。
/b) 各非クロック(non clock)
入力は、ユニークなTSRLで直接に観測可能である。
入力は、ユニークなTSRLで直接に観測可能である。
、E記条件(a)及び(b)の達1J12.を可能とす
る幾くつかの手段が存在する。第7図は、次のような多
ζ1化即ちマルチプレクス化の概略を示している。即ち
、11)テスト・モードの制御入力がオン(i!n的に
は1のレベル)のときには、全てのチップ・ドライバが
L1ランチの出力で制御され1尋る。
る幾くつかの手段が存在する。第7図は、次のような多
ζ1化即ちマルチプレクス化の概略を示している。即ち
、11)テスト・モードの制御入力がオン(i!n的に
は1のレベル)のときには、全てのチップ・ドライバが
L1ランチの出力で制御され1尋る。
/2) ?入力がオン(論理的には10レベル)でC
入力(第5反び第6の両図を参照のこと)がオフ(論理
的にけ0のレベル)のときには、全ての非クロックのチ
ップ入力がTSRLのL2出力で岬測され得る。
入力(第5反び第6の両図を参照のこと)がオフ(論理
的にけ0のレベル)のときには、全ての非クロックのチ
ップ入力がTSRLのL2出力で岬測され得る。
チップ・ドライバとTSRLを構成するだめのテスト・
データ・ポートを有するL2ラッチとを制御するL1ラ
ンチが好ましい実施例であるが、零発゛明は、Ll反び
L2の役割を逆にしても動作可能である。
データ・ポートを有するL2ラッチとを制御するL1ラ
ンチが好ましい実施例であるが、零発゛明は、Ll反び
L2の役割を逆にしても動作可能である。
規定2
チック入力が、そのチップに対するLSSDシステムの
クロッキング411槍の部分として用いられる場合には
、入力は、次のようにゲートされなければならない。即
ち、 (a) 入力の趨理伏態はユニークなSR,L中で捕
えられ得る。
クロッキング411槍の部分として用いられる場合には
、入力は、次のようにゲートされなければならない。即
ち、 (a) 入力の趨理伏態はユニークなSR,L中で捕
えられ得る。
rb) チップがテスト・モードの間に、入力はチッ
プ出力へ多重化される(第7図におけるように)、テス
)SRL又はSRLの状n%−費えない。
プ出力へ多重化される(第7図におけるように)、テス
)SRL又はSRLの状n%−費えない。
陀81閾は、上記の条件(a)反び(b)を達成するた
めの機構を示す。テスト・モード制御式カ′信号Fi反
転され、そしてチップに入る全てのシステム・クロック
信号をゲートするように用いられる。
めの機構を示す。テスト・モード制御式カ′信号Fi反
転され、そしてチップに入る全てのシステム・クロック
信号をゲートするように用いられる。
世定3
チップ出力が、パッケージLSSDのクロック分配回M
Qの部分として用いられる場合には、その出力に対する
テスト・データ・ポートは、LlのSRL出力よりもむ
しろ対応するクロック入カレシーパ(@ 9 Mにおけ
るようYx )から駆(カされなければならない。
Qの部分として用いられる場合には、その出力に対する
テスト・データ・ポートは、LlのSRL出力よりもむ
しろ対応するクロック入カレシーパ(@ 9 Mにおけ
るようYx )から駆(カされなければならない。
もしチップがクロック入力(で対するファン・アウト機
能ヲ提供するなら、各対応するチップ・クロック出力は
上記のように接続されなければならない。
能ヲ提供するなら、各対応するチップ・クロック出力は
上記のように接続されなければならない。
規定4
規定1.2、iび3で述べられた帰構を含むチップが、
モジュール(又はいずれかの2番目のレベルのパッケー
ジ)上に接−されるときには、以下の条件が確立される
べきである(第10図参照)。
モジュール(又はいずれかの2番目のレベルのパッケー
ジ)上に接−されるときには、以下の条件が確立される
べきである(第10図参照)。
即ち、
(a) 全てのシフト・レジスタの制動機びデータ(
スキャン・イン、スキャン・アウト、クロックA1クロ
ックB)は、モジュールのT、10t/C接綬されるべ
きである。
スキャン・イン、スキャン・アウト、クロックA1クロ
ックB)は、モジュールのT、10t/C接綬されるべ
きである。
(bl 全てのシステム・・クロックは、モジュール
のIloから制馴可態であるべきである〇(@)各チッ
プのテスト・クロック(T)のパッドは、並列な回路網
中で接続され(A及びBのクロック回路網にW4佃する
)、そしてモジュールのIloまで出されるべきである
。
のIloから制馴可態であるべきである〇(@)各チッ
プのテスト・クロック(T)のパッドは、並列な回路網
中で接続され(A及びBのクロック回路網にW4佃する
)、そしてモジュールのIloまで出されるべきである
。
(d) 各チップのテスト・モードの制御パッドは、
各チップが別々に制御されるように接続されるべきであ
る。各チップに対するテスト・モードの制御(TMC)
入力パッドは、別々のモジュールl10K接続され得る
。デコーダの〜置もまた、冬数のチップラ汗するモジュ
ールに対して必要とされるモジュールのIloの数を閤
らすように用いられ得る。
各チップが別々に制御されるように接続されるべきであ
る。各チップに対するテスト・モードの制御(TMC)
入力パッドは、別々のモジュールl10K接続され得る
。デコーダの〜置もまた、冬数のチップラ汗するモジュ
ールに対して必要とされるモジュールのIloの数を閤
らすように用いられ得る。
一ヒPの条件(a)乃至Cυ)がモfンユール(TCM
等)に存在する場合には、各モジュールのネットが以下
の条件を潰すことを同時に保j’+F して、チップの
全てケチスト・モードに設定することがor能である(
第11図参照)。即ち、 <1+ モジュールのネットの全てのノードが、SR
5間に含まれる。又は、 (2)モジュールのネットの全てのノードが、モジュー
ルのIlo及びSRLの間に含まれる。
等)に存在する場合には、各モジュールのネットが以下
の条件を潰すことを同時に保j’+F して、チップの
全てケチスト・モードに設定することがor能である(
第11図参照)。即ち、 <1+ モジュールのネットの全てのノードが、SR
5間に含まれる。又は、 (2)モジュールのネットの全てのノードが、モジュー
ルのIlo及びSRLの間に含まれる。
、上記の条件(a)乃至rdlがモジュールに存在する
場合には、以下の状況がそのチップに適用されると、1
つ以外の全てのチップをテスト・モードに設定すること
が可能である(第12関参照)。即ち、11) 非り
詰ツクのチップ入力が、他のチップのSRL″iUモジ
ュールのIloから駆動される。
場合には、以下の状況がそのチップに適用されると、1
つ以外の全てのチップをテスト・モードに設定すること
が可能である(第12関参照)。即ち、11) 非り
詰ツクのチップ入力が、他のチップのSRL″iUモジ
ュールのIloから駆動される。
(2)チップのクロック入力が、モジュールの!/0か
ら直接的に1又は他のチップの独党なバスを通してモジ
ュールのIloから間接的に駆動されゐ。
ら直接的に1又は他のチップの独党なバスを通してモジ
ュールのIloから間接的に駆動されゐ。
(3)チップの出力は、8RL又はモジュニルのIlo
を駆動する。
を駆動する。
各構成の使用は、テスト手順が十分に示されているこの
後で、十分に述べられる。
後で、十分に述べられる。
先にも述べたように、モジュール上のチップの暖食は表
現の容易さのために厳密に選択されるがしかし本発明の
構造及び実施は、良(限定された境界V育するいかなる
檜理連絣にも適用される。
現の容易さのために厳密に選択されるがしかし本発明の
構造及び実施は、良(限定された境界V育するいかなる
檜理連絣にも適用される。
チップとUSなる論理連結にECI PT槽構造適用す
ることが、第41乃〒第43の各回に示されている。第
41図では、破線で囲まれて示され九険珈連@は、その
オフ・チップのドライバーを含まないが、しかしこのチ
ップの入力のソースとなるそれらオフ・チップのドライ
バー(他のテップにおける)を含むチップより成る。全
ての#埋連結が第41図に示されているようであるなら
、第42図のECIPTm造は、第43図におけるよ5
に、各オフ・チップのドライバーにおけるテス)SRL
のL1/L2ラッチのMを用いることにより、論理的に
実施され得る。この構成により与えられる利点は、それ
らの間の接続、竣びにテス)SRLのラッチ、MUX%
及びオフ・チッ1のドライバー(OCD )を構成する
回路が、単一のマクロ(a single macro
)にカスタマイズされ(eustomiz@d )
2%ることである。tfi25図のECIPT構造と違
って、第42図のECIPTp造は、より複雑なパッケ
ージIv!椋テストを必要とする。
ることが、第41乃〒第43の各回に示されている。第
41図では、破線で囲まれて示され九険珈連@は、その
オフ・チップのドライバーを含まないが、しかしこのチ
ップの入力のソースとなるそれらオフ・チップのドライ
バー(他のテップにおける)を含むチップより成る。全
ての#埋連結が第41図に示されているようであるなら
、第42図のECIPTm造は、第43図におけるよ5
に、各オフ・チップのドライバーにおけるテス)SRL
のL1/L2ラッチのMを用いることにより、論理的に
実施され得る。この構成により与えられる利点は、それ
らの間の接続、竣びにテス)SRLのラッチ、MUX%
及びオフ・チッ1のドライバー(OCD )を構成する
回路が、単一のマクロ(a single macro
)にカスタマイズされ(eustomiz@d )
2%ることである。tfi25図のECIPT構造と違
って、第42図のECIPTp造は、より複雑なパッケ
ージIv!椋テストを必要とする。
ECI PTチップについてのテスト発生プロセスは、
L8SD論理を有するチップについて使用され、そして
幅広く出版されてきたものに、tt4似(若しくは、本
質的に同一)である。テスト・パターンを発生しそして
テストを実行するのに・V要な装置貴びプログラム制御
の全ては、先行技術で知られている。例えば、テスト中
のユニット又はチップにおいて組介せテストを実行する
ためのテスト・パターフッ発生するのに必要なプログラ
ムは、1970年10月19日にI BM Thoma
sJ、Watson Rss*arch Cent
@r よりR55eareh R@part RC
3’、17 に発表されたW@ G、 Bourlei
us等による ” Algorithmstar D@
tactlon of Faults in Log
icC1reu目1′ という論文に示されている。故
障テストの計貰についてのアルゴリズムは”Diagt
+osls of Automata F
a 目uresA Ca1eulus and a
Method’ by J。
L8SD論理を有するチップについて使用され、そして
幅広く出版されてきたものに、tt4似(若しくは、本
質的に同一)である。テスト・パターンを発生しそして
テストを実行するのに・V要な装置貴びプログラム制御
の全ては、先行技術で知られている。例えば、テスト中
のユニット又はチップにおいて組介せテストを実行する
ためのテスト・パターフッ発生するのに必要なプログラ
ムは、1970年10月19日にI BM Thoma
sJ、Watson Rss*arch Cent
@r よりR55eareh R@part RC
3’、17 に発表されたW@ G、 Bourlei
us等による ” Algorithmstar D@
tactlon of Faults in Log
icC1reu目1′ という論文に示されている。故
障テストの計貰についてのアルゴリズムは”Diagt
+osls of Automata F
a 目uresA Ca1eulus and a
Method’ by J。
Paul Roth in ths IBM
Journal ofR*5eareh and D
evelopm@nt、 July 1966に示され
ている。これらの論文は、テストの発生及びテストの評
111jKついてのプログラムされたアルゴリズムタと
のようKl開するかを示している。
Journal ofR*5eareh and D
evelopm@nt、 July 1966に示され
ている。これらの論文は、テストの発生及びテストの評
111jKついてのプログラムされたアルゴリズムタと
のようKl開するかを示している。
これらは、自動的なテスト発生システムに必要な仮定し
た欠陥のデータの発生V+む。
た欠陥のデータの発生V+む。
本発明は、テスト中のユニット又はチップへ印加される
テスト・パターンの発生に関するのではなくて、むしろ
ユニットの構造、並びにパターンがそれに印加されると
きにユニツl−テストする方法に関するものであること
は理解されみべきである。ユニット又はチップのテスト
を達成するために、LSSD&び本発明の必要条件がユ
ニット中には存在しなければtfらない。
テスト・パターンの発生に関するのではなくて、むしろ
ユニットの構造、並びにパターンがそれに印加されると
きにユニツl−テストする方法に関するものであること
は理解されみべきである。ユニット又はチップのテスト
を達成するために、LSSD&び本発明の必要条件がユ
ニット中には存在しなければtfらない。
ECI PTチップについてのテストの実際の適用は、
LSSDチップ反びシステムに対して使用されるものに
類似(若しくは木′α的に同一)であり、先行技術に宍
範囲にわたって示されている。
LSSDチップ反びシステムに対して使用されるものに
類似(若しくは木′α的に同一)であり、先行技術に宍
範囲にわたって示されている。
例えば、米国特許第3785254号、第376169
5号、第3784909号茂びThe 14th
D@sign Automation Confere
nceProe@erlingm、 June 20.
21 and 22゜1977、 N@w 0rLea
ns、 Louisiana、 I EEECatal
og NumbIIlr 771 CH1216−IC
IPag@s 460−1 に示されている前VC認
識した出版物に各々示されている。
5号、第3784909号茂びThe 14th
D@sign Automation Confere
nceProe@erlingm、 June 20.
21 and 22゜1977、 N@w 0rLea
ns、 Louisiana、 I EEECatal
og NumbIIlr 771 CH1216−IC
IPag@s 460−1 に示されている前VC認
識した出版物に各々示されている。
1以上のECIPTチップを含むECIPTパッケージ
の輸理テスト@作は、3つの明確な段階に分類され得る
。即ち、 (a) シフト・レジスタのテスト (b) パッケージ配線のテスト ゛(a)チ
ップ内部のテスト この3つの段階は上に記載した11[αに実行される。
の輸理テスト@作は、3つの明確な段階に分類され得る
。即ち、 (a) シフト・レジスタのテスト (b) パッケージ配線のテスト ゛(a)チ
ップ内部のテスト この3つの段階は上に記載した11[αに実行される。
シ ・レジスタのテスト(又は5R11定テスト)シ
フト・レジスタのテストは、シフト・レジスタの機能性
を保証するようなものである。(シフ ′トーレジスタ
は、シフト・レジスタ・ラッチ(SRL )及びテスト
のシフト・レジスタ・ラッチ(T8RL)より成ること
を理解されたい。)テスト・データは、2つのテスト、
即ちフラッシュ(Flush )・テスト及びシフト・
テストから代る。
フト・レジスタのテストは、シフト・レジスタの機能性
を保証するようなものである。(シフ ′トーレジスタ
は、シフト・レジスタ・ラッチ(SRL )及びテスト
のシフト・レジスタ・ラッチ(T8RL)より成ること
を理解されたい。)テスト・データは、2つのテスト、
即ちフラッシュ(Flush )・テスト及びシフト・
テストから代る。
フラッシュ・テストは次の構成をなす。即ち、(1)
パッケージ入力ピンが、LSSDSSヤスキャン状設
定される。
パッケージ入力ピンが、LSSDSSヤスキャン状設
定される。
<M)LI8Dシフト・レジ′豆夕のA反びBのクロッ
クが、それらの1オン”即ち1活動(acti’v・)
”状態に保持される。
クが、それらの1オン”即ち1活動(acti’v・)
”状態に保持される。
(II+) 010の列が、パッケージ・スキャン入
力(SI)ピンに印加される。
力(SI)ピンに印加される。
(1v) シフト・レジスタに沿ってSlとSOとの
間に偶数の極性の反転が存在するなら、対応する010
0列が、パッケージ・スキャン出力(SO)・ピンで測
定される。さもなければ、SOでは、101の列が測定
される。
間に偶数の極性の反転が存在するなら、対応する010
0列が、パッケージ・スキャン出力(SO)・ピンで測
定される。さもなければ、SOでは、101の列が測定
される。
シフト・テストは、次の構成をなす。即ち、(1)パッ
ケージ入力ピンが、LSSDスキャン状襲に1#定され
る。
ケージ入力ピンが、LSSDスキャン状襲に1#定され
る。
(+1) 01 ”100の列が、SIビンに印加さ
れる。
れる。
Q+I) 各U / 1 f)Mカ、01100(7
)l[KsIピンに設定されてつ)らAクロックIパル
スに続いて、Bクロック・パルスが印加される。
)l[KsIピンに設定されてつ)らAクロックIパル
スに続いて、Bクロック・パルスが印加される。
6V) 第1411におけるように、極性反転につい
ての、=Is*qにそれがM1定される埠谷に、S■ピ
ンに印加される列がSOビンに伝わるように、Aクロッ
多・パルスに峠いてBクロック・パルスが十分な回数の
後に印加される。(第15図の波形を参照のこと。) 各シフト・レジスタ・ラッチが、初期状輝(0又は1)
及び硬く状胛(0又は1)の全てのCIT能な組合せに
対して実行され、そしてシフト・レジスタの殉りの部分
を・山してシフトさせた祷に、各組合せがSOビンで洞
1定されることが保ン正されるかぎり、シフト・テスト
におけるSIビンにト0加される碑のいf)>なる列も
y1fr足なものである。
ての、=Is*qにそれがM1定される埠谷に、S■ピ
ンに印加される列がSOビンに伝わるように、Aクロッ
多・パルスに峠いてBクロック・パルスが十分な回数の
後に印加される。(第15図の波形を参照のこと。) 各シフト・レジスタ・ラッチが、初期状輝(0又は1)
及び硬く状胛(0又は1)の全てのCIT能な組合せに
対して実行され、そしてシフト・レジスタの殉りの部分
を・山してシフトさせた祷に、各組合せがSOビンで洞
1定されることが保ン正されるかぎり、シフト・テスト
におけるSIビンにト0加される碑のいf)>なる列も
y1fr足なものである。
パッケージ配線のテスト
どのテストの目的は、次の故゛章を檜出し診断すみこと
である。すnち、 (a)パッケージにマウントさ比るチップの端子、即ち
ピン(パッド接げ子)に関係する故障<b> パッケ
ージのこれらのチップ−の端子即ちピン(パッド接P子
)を相互接晴するバツケーfン配線に+41係する故障 ECIPTm造の先の説明に述べられ、そして916図
に示されているように、ECIPTパッケージの各チッ
プは、14時に、次のような構成のテスト・モードに設
定され得る。即ち、、(&)各非りロック串カピンが、
ユニークなシフト・レジスタのL1’ラッチにより利害
1さ穐るう(bl 各クロック出力ピンが、間じチッ
プ゛の対内するクロック入力ピンにより制御される。
である。すnち、 (a)パッケージにマウントさ比るチップの端子、即ち
ピン(パッド接げ子)に関係する故障<b> パッケ
ージのこれらのチップ−の端子即ちピン(パッド接P子
)を相互接晴するバツケーfン配線に+41係する故障 ECIPTm造の先の説明に述べられ、そして916図
に示されているように、ECIPTパッケージの各チッ
プは、14時に、次のような構成のテスト・モードに設
定され得る。即ち、、(&)各非りロック串カピンが、
ユニークなシフト・レジスタのL1’ラッチにより利害
1さ穐るう(bl 各クロック出力ピンが、間じチッ
プ゛の対内するクロック入力ピンにより制御される。
Cc> 各入力ピンの状ltjが、パッケージのTク
ロックを1度パルス化することにより、ユニークなシフ
ト・レジスタのL2ランチにラッチされ得る。
ロックを1度パルス化することにより、ユニークなシフ
ト・レジスタのL2ランチにラッチされ得る。
パッケージの全てのチップがテスト・モードに役宇され
る前に、個々のシフト・レジスタのラッチの44 (L
I &びL2のラッチの組)は、LSSDシフト・し
εンスタのロー)”I”:力(1oad c’apa
bi目ty) を用いて、いかなる所望の状態にも設
定され得る。同様に、テ・スト状態のバッグーi2でT
クロックをパルス化した後に、各シフト・し“ジスタの
L2ランチの内容は、LSSDシフト・レジスタのアン
ロードIH力(un’1oad copability
)を用いて槻浦され得る。実際、上記に概略が示された
手順Y…いることにより、各チップの出力ピンは、広範
囲に且つ独立に観1可能にされる。パッケージ入力ビン
梃びパッケージ出力ピンの直接の制御可能呻反び岬SJ
I 5T能性に加えて、パッケージの配鳴をテストする
ことは簡単なことである。
る前に、個々のシフト・レジスタのラッチの44 (L
I &びL2のラッチの組)は、LSSDシフト・し
εンスタのロー)”I”:力(1oad c’apa
bi目ty) を用いて、いかなる所望の状態にも設
定され得る。同様に、テ・スト状態のバッグーi2でT
クロックをパルス化した後に、各シフト・し“ジスタの
L2ランチの内容は、LSSDシフト・レジスタのアン
ロードIH力(un’1oad copability
)を用いて槻浦され得る。実際、上記に概略が示された
手順Y…いることにより、各チップの出力ピンは、広範
囲に且つ独立に観1可能にされる。パッケージ入力ビン
梃びパッケージ出力ピンの直接の制御可能呻反び岬SJ
I 5T能性に加えて、パッケージの配鳴をテストする
ことは簡単なことである。
(米国特許第3429040号に開示されている、基板
へのチップの1フリツプ・チップ1配椋ではチップの端
子又はビンは、実際にパッド接続子である。) もし、チップ出力のドラ) Ll1作(dotting
)が全く許されないようなパッケージであるなら、2つ
の麹室なテストは、第17図に示されているように1に
とどめられた(s’tuek−at−1)”tび0にと
どめられた( 5tuck−at−0)の欠:角につい
て、チップのビン反びパッケージの配線をテストするの
に十分である。炉初のテストハ、次の構成をなす。即ち
、 (a) 各チップの出力ピンは、鯉初に関連するシフ
ト・レジスタ・ラッチを10状襲にロードし、そして全
てのチップケチスト・モードに設定することにより、1
の状態へ駆動される。
へのチップの1フリツプ・チップ1配椋ではチップの端
子又はビンは、実際にパッド接続子である。) もし、チップ出力のドラ) Ll1作(dotting
)が全く許されないようなパッケージであるなら、2つ
の麹室なテストは、第17図に示されているように1に
とどめられた(s’tuek−at−1)”tび0にと
どめられた( 5tuck−at−0)の欠:角につい
て、チップのビン反びパッケージの配線をテストするの
に十分である。炉初のテストハ、次の構成をなす。即ち
、 (a) 各チップの出力ピンは、鯉初に関連するシフ
ト・レジスタ・ラッチを10状襲にロードし、そして全
てのチップケチスト・モードに設定することにより、1
の状態へ駆動される。
(b) 各パッケージの入力ビンは、1の状態に設定
される。
される。
(c) Tクロックは、各チップの入力ビンのap’
vユニークなシフト・レジスタのL2ラッチ中へ捕える
ために、パルス化される。
vユニークなシフト・レジスタのL2ラッチ中へ捕える
ために、パルス化される。
(d) 各パッケージの出力ビンは、1の抄部につい
て同定される。
て同定される。
(e) シフト・レジスタは、アンロードされ、そし
てチップ入力ビンの伏tp4を捕えるべきであった各シ
フト・しiンスタのラッチにおける1についてMl宇さ
れる。
てチップ入力ビンの伏tp4を捕えるべきであった各シ
フト・しiンスタのラッチにおける1についてMl宇さ
れる。
第2のテストは、1快態の代わりに、0状襲が印加され
、又は11定されることを全いて、最初のテストと同じ
である。
、又は11定されることを全いて、最初のテストと同じ
である。
もしバック−iンが2以上のチップ出力がドツト □
されるような場合なら、N+1のテストが、ルーの0に
とどめられた(1−a−0)7(び1にとどめられた(
s a’1)欠陥について、チップのビン曵びパッケ
ージめ配線をテストするのに十分である(ここで、Nは
パッケージのとこρ)で−晴にドツトされたチップ出力
の最大pJである)。n個の出力ピンのドット4カ作の
結果、その入力反び出力における単一の87.a 0
反び5−a−1の欠陥に対するn+1のテストを必要と
する、n −人力、単一の出力の倫理ゲート(アンド又
をまオア)の形成を生じる。神に示した表Iけ、n入力
アンド・ゲートについてのn +1のテストヲ示す、1
団じく表■は、n入力オア・ゲートについてのh+1の
テストを示す。パッケージの各ドツトの入力は、互いに
独立して制(111+されQJlされ得るので、全ての
ドツトHg列にテストされ得る。これゆえに、Nがパッ
ケージのドツトされたチップ・ビンの鯖大数なら、N+
1のテストで十分である。パッケージの仙のチップ出力
ピンとともにはドツトされないチップ出力ビンは、2つ
のテスト、即ち1反び0の印加反び119.を必峡とす
る、単一の入力反び単一の出カケ有する単純ドツ、ト(
trivialdot)として濁われ得る。−・γKに
ドツトされた最大N個のビンを亙するパッケージの?j
+1のテストは、各独立なドツトの対応する1、2、・
・・・、N+1のテストを単純に組合せることにより得
られる(曲とともにドツトされないチップ出力ビンは、
n = 1の吊柿ドツトとじて扱われる)。独立なドツ
トのテストヲ翔合せる際に%m(各n’<N’について
)の入力を有する各ドツトの出力及び入力は、N+1ぐ
M≦N+1である全てのテス)Mに対してかまわtcい
(the dont care)170ちXの杖W
に1Q定される(ここでnけ、1つのドツトへの入力の
数と【7て5′i″澄されているNは、パッケージにド
ツトされたチップ・ビンの最大数と17て定欅され、ま
たMFi、パッケージ配線についてのN+1のテストの
うちの1つである)。後に示した表止は、n = 1の
吊柿ドツト、n = 2’のドツト、n=6−のドツト
を有(7、そしてドツトがl々果°としてアンド・ゲー
トを出じている例についての対内するテストを組合せる
ことにより得られるN+1のテストケ示す。第18図は
、冬くても2つのチップ出力がパッケージのどこかで一
3者にドツートされた例に対して必譬とさする3つのテ
ストV示す・。
されるような場合なら、N+1のテストが、ルーの0に
とどめられた(1−a−0)7(び1にとどめられた(
s a’1)欠陥について、チップのビン曵びパッケ
ージめ配線をテストするのに十分である(ここで、Nは
パッケージのとこρ)で−晴にドツトされたチップ出力
の最大pJである)。n個の出力ピンのドット4カ作の
結果、その入力反び出力における単一の87.a 0
反び5−a−1の欠陥に対するn+1のテストを必要と
する、n −人力、単一の出力の倫理ゲート(アンド又
をまオア)の形成を生じる。神に示した表Iけ、n入力
アンド・ゲートについてのn +1のテストヲ示す、1
団じく表■は、n入力オア・ゲートについてのh+1の
テストを示す。パッケージの各ドツトの入力は、互いに
独立して制(111+されQJlされ得るので、全ての
ドツトHg列にテストされ得る。これゆえに、Nがパッ
ケージのドツトされたチップ・ビンの鯖大数なら、N+
1のテストで十分である。パッケージの仙のチップ出力
ピンとともにはドツトされないチップ出力ビンは、2つ
のテスト、即ち1反び0の印加反び119.を必峡とす
る、単一の入力反び単一の出カケ有する単純ドツ、ト(
trivialdot)として濁われ得る。−・γKに
ドツトされた最大N個のビンを亙するパッケージの?j
+1のテストは、各独立なドツトの対応する1、2、・
・・・、N+1のテストを単純に組合せることにより得
られる(曲とともにドツトされないチップ出力ビンは、
n = 1の吊柿ドツトとじて扱われる)。独立なドツ
トのテストヲ翔合せる際に%m(各n’<N’について
)の入力を有する各ドツトの出力及び入力は、N+1ぐ
M≦N+1である全てのテス)Mに対してかまわtcい
(the dont care)170ちXの杖W
に1Q定される(ここでnけ、1つのドツトへの入力の
数と【7て5′i″澄されているNは、パッケージにド
ツトされたチップ・ビンの最大数と17て定欅され、ま
たMFi、パッケージ配線についてのN+1のテストの
うちの1つである)。後に示した表止は、n = 1の
吊柿ドツト、n = 2’のドツト、n=6−のドツト
を有(7、そしてドツトがl々果°としてアンド・ゲー
トを出じている例についての対内するテストを組合せる
ことにより得られるN+1のテストケ示す。第18図は
、冬くても2つのチップ出力がパッケージのどこかで一
3者にドツートされた例に対して必譬とさする3つのテ
ストV示す・。
以上述べたテスト手1110により、チツ1“・・ビン
、又はパッケージ1妃線での単一のとどめられた欠陥(
single 5tuck、 fault)に関する
優れた珍断埼果が達成され得る。上記の篩部なテストに
基づいて、単一のとどめられた欠陥は、故障パッケージ
・ネットに対して■ちに診断可能である。単一のチップ
出力ビン又はパッケージ入力ビンでスタートシ、そして
単一のチップ入力ビン又はパッケージ出力ビンで終了す
るパッケージ・ネットに対しては1診断分解能はもれや
向上され得ない。1より多いチップ入力ビン又はパッケ
ージ出力ビンで終了するパッケージ・ネットについては
、個々のチップ入力ビン又はパッケージ出力ビンに接続
しているネットの部分に対する単一のとどめられた欠陥
をV#新することは可能である6なぜなら、ネットのこ
のような部分は各々第19図におけるように独立に鳩@
可能だからである。第19図では、パッケージ・ネット
の1乃至6の部分は、パッケージ出力ピッ反ひ4つのL
2ラッチでQ71JIされる何に基づいて独立に診断可
能である。1より弗いチップ出力ビン又はパッケージ入
力ビンでスタートするパッケージ・ネットについては、
11M々のチップ出力ピン又はパッケージ入力ビンに対
してユニークであるネットの部分について、l−7別可
ftF4な蟻−のとどめられた欠陥′Ik珍断で救る。
、又はパッケージ1妃線での単一のとどめられた欠陥(
single 5tuck、 fault)に関する
優れた珍断埼果が達成され得る。上記の篩部なテストに
基づいて、単一のとどめられた欠陥は、故障パッケージ
・ネットに対して■ちに診断可能である。単一のチップ
出力ビン又はパッケージ入力ビンでスタートシ、そして
単一のチップ入力ビン又はパッケージ出力ビンで終了す
るパッケージ・ネットに対しては1診断分解能はもれや
向上され得ない。1より多いチップ入力ビン又はパッケ
ージ出力ビンで終了するパッケージ・ネットについては
、個々のチップ入力ビン又はパッケージ出力ビンに接続
しているネットの部分に対する単一のとどめられた欠陥
をV#新することは可能である6なぜなら、ネットのこ
のような部分は各々第19図におけるように独立に鳩@
可能だからである。第19図では、パッケージ・ネット
の1乃至6の部分は、パッケージ出力ピッ反ひ4つのL
2ラッチでQ71JIされる何に基づいて独立に診断可
能である。1より弗いチップ出力ビン又はパッケージ入
力ビンでスタートするパッケージ・ネットについては、
11M々のチップ出力ピン又はパッケージ入力ビンに対
してユニークであるネットの部分について、l−7別可
ftF4な蟻−のとどめられた欠陥′Ik珍断で救る。
なぜなら各部分の結果が% 1% b反びCの各部
分が各各1.1及び0にとどめられた診断結果を生じる
3つのテスト列の故+1tJI:示す第20図における
ような異なるテストで仙女に視測され得るからである。
分が各各1.1及び0にとどめられた診断結果を生じる
3つのテスト列の故+1tJI:示す第20図における
ような異なるテストで仙女に視測され得るからである。
躯20図では、各部分の結果が異なるテストで独立に1
N#1され・縛るので、0口1々のチップ出力ビン(又
はパッケージ入力ピン)に対してユニークであるネット
の部分についての区別可fJPな単一のとどめられた欠
陥を診断可能である。
N#1され・縛るので、0口1々のチップ出力ビン(又
はパッケージ入力ピン)に対してユニークであるネット
の部分についての区別可fJPな単一のとどめられた欠
陥を診断可能である。
パッケージ・7入ット間のショートもまた、パッケージ
・ネットにおける単一のとどめられた欠陥に対して適用
されるのと類似の蟻−のテストv用いて検出され得る。
・ネットにおける単一のとどめられた欠陥に対して適用
されるのと類似の蟻−のテストv用いて検出され得る。
シ421回は、2つの別−Aのバ。
ツケージ・ネット(ドツト・アンドを形成すると仮定さ
れた)のショート、並びにパッケージ配線における弔−
のとどめられた欠陥についてのテストと同じ方法で適用
され得る対応するテストヲ示す。従って、パッケージ・
ネットのy−スu仙aに制御可能であり、受信側(si
nk)は独立に観測可能であるので、これらのネットに
関するショートのためのテストを発生し、そしてそれを
検出することnQtW4なことである。− チップ内部のテスト チップ内部のテスト手明け、パッケージのチップのうち
の1つについて述べられる。(その内部回路がテスト中
のチップ又は複数のチップは1テスト中のチップ”即ち
CUT (Chip Und@rT・−t)と呼ばれる
)うチップの内部をテストするために、各テストのある
部分に対して、その”*接するチップ”!テスト・モー
ドに設定する必要がある。その隣接するチップは、その
出力がテストされているチップの入力又は出力のいずれ
かへrw接接硬しているものである。パッケージの全て
のチップが、必すしもテストされるべきチッ7KIH1
!している必要はない、これ故に、テストされている最
初のチップに隣接していない他のチップを同時にテスト
することも可能である。同様に、このような他の複数チ
ップは、最初のチップと同時にテストされj眸る。同じ
手鴫が、パッケージ上のテストされるべき各チップへ1
度に1つづつ力)、又は全てのチップがテストされるこ
と′Ik礫実にするためにnl数のバスを用いて、1つ
のバスでテストされるできる限り多くのチップに適用さ
nることは予期される。その内部がテストされるべきで
あるチップは、また以後テスト中のチップ(CUT )
として参照される。
れた)のショート、並びにパッケージ配線における弔−
のとどめられた欠陥についてのテストと同じ方法で適用
され得る対応するテストヲ示す。従って、パッケージ・
ネットのy−スu仙aに制御可能であり、受信側(si
nk)は独立に観測可能であるので、これらのネットに
関するショートのためのテストを発生し、そしてそれを
検出することnQtW4なことである。− チップ内部のテスト チップ内部のテスト手明け、パッケージのチップのうち
の1つについて述べられる。(その内部回路がテスト中
のチップ又は複数のチップは1テスト中のチップ”即ち
CUT (Chip Und@rT・−t)と呼ばれる
)うチップの内部をテストするために、各テストのある
部分に対して、その”*接するチップ”!テスト・モー
ドに設定する必要がある。その隣接するチップは、その
出力がテストされているチップの入力又は出力のいずれ
かへrw接接硬しているものである。パッケージの全て
のチップが、必すしもテストされるべきチッ7KIH1
!している必要はない、これ故に、テストされている最
初のチップに隣接していない他のチップを同時にテスト
することも可能である。同様に、このような他の複数チ
ップは、最初のチップと同時にテストされj眸る。同じ
手鴫が、パッケージ上のテストされるべき各チップへ1
度に1つづつ力)、又は全てのチップがテストされるこ
と′Ik礫実にするためにnl数のバスを用いて、1つ
のバスでテストされるできる限り多くのチップに適用さ
nることは予期される。その内部がテストされるべきで
あるチップは、また以後テスト中のチップ(CUT )
として参照される。
9明の4嶋さのためにCUTの多くても1つの入力ビン
が、1つのパッケージ・ネットに接続されると仮定する
、その他の場合は、cUTFiテスト発生のために、1
つのパッケージ・ネットに接ψされた2つ以−HのCU
T八カへ?CUTについて゛の…−の1擬似1入力で信
換することにより、再定義される6 ″′擬似”入力は
、同一のパッケージ・ネットに¥硬され、セしてfN換
されたCUT人力によりI’N@さルたオン・チップの
回路の各々に接続される(第22図参照)。、E記の再
定義は、パッケージのCUTの最初の#I4能を保持す
る。同様に、またCUTの多くても1つの出力ビンが1
つのパッケージ・ネットに接続されると仮定するうその
他の場合には、CUTは、1つのパッケージ・ネットに
接続された2以上のCUT出力をCUTKついての醜−
のIIN似“出力で!換することにより、テストのため
に桝定義される。この″擬似”出力は、同じパッケージ
・ネットに接続されそし′C置換されたCUT出力を駆
動していたオン・チップ回路の各々に接続される(第2
3図参照)。
が、1つのパッケージ・ネットに接続されると仮定する
、その他の場合は、cUTFiテスト発生のために、1
つのパッケージ・ネットに接ψされた2つ以−HのCU
T八カへ?CUTについて゛の…−の1擬似1入力で信
換することにより、再定義される6 ″′擬似”入力は
、同一のパッケージ・ネットに¥硬され、セしてfN換
されたCUT人力によりI’N@さルたオン・チップの
回路の各々に接続される(第22図参照)。、E記の再
定義は、パッケージのCUTの最初の#I4能を保持す
る。同様に、またCUTの多くても1つの出力ビンが1
つのパッケージ・ネットに接続されると仮定するうその
他の場合には、CUTは、1つのパッケージ・ネットに
接続された2以上のCUT出力をCUTKついての醜−
のIIN似“出力で!換することにより、テストのため
に桝定義される。この″擬似”出力は、同じパッケージ
・ネットに接続されそし′C置換されたCUT出力を駆
動していたオン・チップ回路の各々に接続される(第2
3図参照)。
また、E記の再宇跨昧、パッケージのCUTの最初の機
能を保持するっ 説明の容易さのために、CUTのクロック入力は、3−
二一りなパッケージの入力ビンから直・接制御されると
仮定する。第24図は、CUTに対するクロック信号が
実際K14tl’するチップの出力としてつくられる例
を示している。w、24図の隣接す°るチップがテスト
・モードlCP、定されるとき、ECI PT構造拡、
クロック出力ビンが隣接するチップのクロック入力ビン
に対して二二一りに制御されると仮定される。実IQ、
CUTのクロック信号は、幾<つかのチップを経て発生
され得る。
能を保持するっ 説明の容易さのために、CUTのクロック入力は、3−
二一りなパッケージの入力ビンから直・接制御されると
仮定する。第24図は、CUTに対するクロック信号が
実際K14tl’するチップの出力としてつくられる例
を示している。w、24図の隣接す°るチップがテスト
・モードlCP、定されるとき、ECI PT構造拡、
クロック出力ビンが隣接するチップのクロック入力ビン
に対して二二一りに制御されると仮定される。実IQ、
CUTのクロック信号は、幾<つかのチップを経て発生
され得る。
しかしながら、そ→tらのチップをテスト・モードに設
定することは、第25図におけるようにCUTのクロッ
ク信号がパッケージのクロック・ビンから直接制御され
ることを保証する。
定することは、第25図におけるようにCUTのクロッ
ク信号がパッケージのクロック・ビンから直接制御され
ることを保証する。
CUTへの2つのクロック入力が、第26図におけるよ
うにパッケージ上で一緒に結合されるか、又は第27図
におけるように同じパッケージ・ビンから(幾くつかの
隣接チックを通って)制御されると仮定する。それから
CUTは、テスト発生目的のために、同じパッケージ・
ビンから制御されるl′擬擬似1力力2つのクロック入
力を鯖換しまたf#換されるクロック入力信号が接続さ
れるCUTのそれらの内部回路1反びbにつながる、単
一の@擬似”入力信号Ik耳するように再定碑され得る
(1g28図参照)。これ故に、さらに説明するため、
各CUTのクロック入力は大部分ヲ禰5ことなく、ユニ
ークなパッケージ・クロック・ビンにより直接制御され
ると仮定する。
うにパッケージ上で一緒に結合されるか、又は第27図
におけるように同じパッケージ・ビンから(幾くつかの
隣接チックを通って)制御されると仮定する。それから
CUTは、テスト発生目的のために、同じパッケージ・
ビンから制御されるl′擬擬似1力力2つのクロック入
力を鯖換しまたf#換されるクロック入力信号が接続さ
れるCUTのそれらの内部回路1反びbにつながる、単
一の@擬似”入力信号Ik耳するように再定碑され得る
(1g28図参照)。これ故に、さらに説明するため、
各CUTのクロック入力は大部分ヲ禰5ことなく、ユニ
ークなパッケージ・クロック・ビンにより直接制御され
ると仮定する。
もしCU Tの全ての隣接するチップがテスト・モード
に設定されるなら、以丁のようになる。即ち、 (1)CUTのクロック入力が、パッケージの入力ビン
から11!r接制fil可能となる。
に設定されるなら、以丁のようになる。即ち、 (1)CUTのクロック入力が、パッケージの入力ビン
から11!r接制fil可能となる。
(b)CUTの非クロック入力にf!ip#4f、され
たパッケージ・ネットの各々は、1以上のユニークなパ
ッケージ入力ビン又はシフト・レジスタ・ラッチから直
接制御可能となる。
たパッケージ・ネットの各々は、1以上のユニークなパ
ッケージ入力ビン又はシフト・レジスタ・ラッチから直
接制御可能となる。
(e)CUTの出力に接続されたパッケージ・ネットの
各々は、1以上のパッケージ出力ビン又はシフト・レジ
スタ・ラッチで直接に噸測可柿となる。
各々は、1以上のパッケージ出力ビン又はシフト・レジ
スタ・ラッチで直接に噸測可柿となる。
説明の容易さのために、CTITの非クロック入力に接
続されたパッケージ・ネットが、1以上のユニークなシ
フト・レジスタ・ラッチからのみ直接に制御1IIIF
q能であると仮定する。もしパッケージ入力ビンがまた
パッケージ・ネットを制御すると1′すると、最初のシ
フト・レジスター・ロード後に必要とされるバツケー″
ジ・ビンを非制御状態(パッケージ・ドツト橢°能がオ
アなら0、パッケージ・ドツト機能がアンドなら1)へ
設定することは簡単なことである。また説明を容JkK
するためにCUTの出力に1Iffされたパッケージ・
ネットが最初にTクロックをパルス化しそして硬いてシ
フト・レジスタをアンロードすることにより、1LJI
−のユニークなシフト・レジスタ・ラッチでのみ直II
p鰐測可能であるとイ反宇する。もしパッケージ出力ビ
ンがまた含まれるなら、Tクロックを印加する前にこれ
らのピンヲ補刈することは@#tなことである。CUT
の非クロック入力が、1以上のシフト・レジスタ・ラッ
チにより制御されるパッケージ・ネットに接続される場
合は、第29図におけるようにこれらのシフト・レジス
タ・ラッチのうちの1つ1ミ外の全て?非制御状態(パ
ッケージ・ドツト機能がオアなら0、パッケージ・ドッ
トフ4#能がアンドなら1)へ初期設定することIIi
簡単なことである。それ故に1 テストのために各非り
ロックCUT入力が、ユニークなシフト・レジスタ・ラ
ッチから膚接制御されると仮定し得る。
続されたパッケージ・ネットが、1以上のユニークなシ
フト・レジスタ・ラッチからのみ直接に制御1IIIF
q能であると仮定する。もしパッケージ入力ビンがまた
パッケージ・ネットを制御すると1′すると、最初のシ
フト・レジスター・ロード後に必要とされるバツケー″
ジ・ビンを非制御状態(パッケージ・ドツト橢°能がオ
アなら0、パッケージ・ドツト機能がアンドなら1)へ
設定することは簡単なことである。また説明を容JkK
するためにCUTの出力に1Iffされたパッケージ・
ネットが最初にTクロックをパルス化しそして硬いてシ
フト・レジスタをアンロードすることにより、1LJI
−のユニークなシフト・レジスタ・ラッチでのみ直II
p鰐測可能であるとイ反宇する。もしパッケージ出力ビ
ンがまた含まれるなら、Tクロックを印加する前にこれ
らのピンヲ補刈することは@#tなことである。CUT
の非クロック入力が、1以上のシフト・レジスタ・ラッ
チにより制御されるパッケージ・ネットに接続される場
合は、第29図におけるようにこれらのシフト・レジス
タ・ラッチのうちの1つ1ミ外の全て?非制御状態(パ
ッケージ・ドツト機能がオアなら0、パッケージ・ドッ
トフ4#能がアンドなら1)へ初期設定することIIi
簡単なことである。それ故に1 テストのために各非り
ロックCUT入力が、ユニークなシフト・レジスタ・ラ
ッチから膚接制御されると仮定し得る。
仙のチップからの出力へまた接続されているパッケージ
・ネットへCUTの出力が接続される場舎には、他のチ
ップ出力を制御するシフト・レジスタ・ラッチはまた第
30図におけるように非制御状篇(−1−記の9−を参
照)へ初期設定される。それ故に、テストのために各C
UT出力tiTクロックをパルス化しそして峠いてシフ
ト・レジスタケアンロードすることKより、ユニーク1
jシフト・レジスタ・ラッチで直接Qll可能であると
仮定され得る。初めにも述べたように、CUTのクロッ
ク入力は、パッケージ入力ビンからに接制御される。
・ネットへCUTの出力が接続される場舎には、他のチ
ップ出力を制御するシフト・レジスタ・ラッチはまた第
30図におけるように非制御状篇(−1−記の9−を参
照)へ初期設定される。それ故に、テストのために各C
UT出力tiTクロックをパルス化しそして峠いてシフ
ト・レジスタケアンロードすることKより、ユニーク1
jシフト・レジスタ・ラッチで直接Qll可能であると
仮定され得る。初めにも述べたように、CUTのクロッ
ク入力は、パッケージ入力ビンからに接制御される。
CUTに対するテストは、2つの方法のうちの1つで発
生され得る。即ち、 (a) 周囲のシフト・レジスタ・ラッチ、並びにC
UTクロック入力を制御するそれらのパーツケージ・ビ
ンを有するCUTは、先行技術の参考文献に述べられた
意味においては、ここでは超えるものとして十分に認識
される論坤分割(第31図)として扱われる6(特に、
米国特許第3786254号、第3761695号、第
3784909号及びThe 14th Desi
gn AutomationConfer@nc@
Proce@dimgs@ IJune 20@2
1 and 22,1977、IEEE Cata
logNumber 77、CH1216−ICに示
された先に昭慮した出版物、) rb) C(I Tテストは、孤立して発生され、そ
して周囲のシフト・レジスタ・ラッチ及びパッケージ・
ビンに移される。
生され得る。即ち、 (a) 周囲のシフト・レジスタ・ラッチ、並びにC
UTクロック入力を制御するそれらのパーツケージ・ビ
ンを有するCUTは、先行技術の参考文献に述べられた
意味においては、ここでは超えるものとして十分に認識
される論坤分割(第31図)として扱われる6(特に、
米国特許第3786254号、第3761695号、第
3784909号及びThe 14th Desi
gn AutomationConfer@nc@
Proce@dimgs@ IJune 20@2
1 and 22,1977、IEEE Cata
logNumber 77、CH1216−ICに示
された先に昭慮した出版物、) rb) C(I Tテストは、孤立して発生され、そ
して周囲のシフト・レジスタ・ラッチ及びパッケージ・
ビンに移される。
論理分割の方法は出版された文献にさらに述べられてい
るので、移動の方法について詳剃に述べることにする。
るので、移動の方法について詳剃に述べることにする。
もしテストが以下に述べられる方法で侍制的に行なわれ
るなら、孤QCUTテストは容易にパッケージに移され
得る。即ち、 (a)第32図におけるように、テストrQEがシフト
・レジスタ・ラッチ及びCUTの入力に印加される初期
値より或つ、そしてテスト応答が、CUTの出力を同定
することよσなる。
るなら、孤QCUTテストは容易にパッケージに移され
得る。即ち、 (a)第32図におけるように、テストrQEがシフト
・レジスタ・ラッチ及びCUTの入力に印加される初期
値より或つ、そしてテスト応答が、CUTの出力を同定
することよσなる。
(b)CUT入力及びシフト・レジスタ・ラッチに初7
rjl @を印加した後のテス) 1ril起が1以、
ヒのシおテム・クロックのパルス、A’ML<FiBの
クロックを含む。第33図におけるようにテスト応答は
CUT出力の明朝の?1j155Fがない場合以外はア
ンロードされる硬くシフト・レジスタにより得られる。
rjl @を印加した後のテス) 1ril起が1以、
ヒのシおテム・クロックのパルス、A’ML<FiBの
クロックを含む。第33図におけるようにテスト応答は
CUT出力の明朝の?1j155Fがない場合以外はア
ンロードされる硬くシフト・レジスタにより得られる。
(ム)タイプのテストのパッケージへの移動は、第54
図に示されているように、1以下のように1.て遺戒さ
れろう即ち、 (1)P初のシフト・レジスタは、パッケージの隣接す
るチップがテスト・モードにあるときに、CUT入力を
ユニークに卸!御する外部(CUTへの)シフト・レジ
スターラッチ、兼びにCUTの内部シフト・レジスタ・
ラッチの値ヲ設定するようにロードする。
図に示されているように、1以下のように1.て遺戒さ
れろう即ち、 (1)P初のシフト・レジスタは、パッケージの隣接す
るチップがテスト・モードにあるときに、CUT入力を
ユニークに卸!御する外部(CUTへの)シフト・レジ
スターラッチ、兼びにCUTの内部シフト・レジスタ・
ラッチの値ヲ設定するようにロードする。
(1)CUTの隣接するチップを全てテスト・モードK
N宇する。
N宇する。
(1)CUTの出力応答を対応するユニークなシフト・
レジスタ・ラッチにおいて捕えるためにTクロックをパ
ルス化する。 ・ (IVI W4接するチップの全てV通常モードに再
設定する。
レジスタ・ラッチにおいて捕えるためにTクロックをパ
ルス化する。 ・ (IVI W4接するチップの全てV通常モードに再
設定する。
(V)CUTの出力応答を間接的にM1定するためにシ
フト・レジ゛スタをアノロードする。 ゛(b)タイプ
のテストのパッケージへの甥@は、第351圀に示され
ているように以下のようにして構成される。即ち、 (1)卆初のシフト・レジスタは、(a)タイプのテス
トについてのようにロードする。
フト・レジ゛スタをアノロードする。 ゛(b)タイプ
のテストのパッケージへの甥@は、第351圀に示され
ているように以下のようにして構成される。即ち、 (1)卆初のシフト・レジスタは、(a)タイプのテス
トについてのようにロードする。
Q+) CU Tの隣接するチップを全てテスト・モ
ードに投宇する。
ードに投宇する。
(+ii)テスト(b)におけると同じ1lla番に対
応するシステム、A若しくJjBのクロックを制御する
パッケージ・ピンケパルス化スる。
応するシステム、A若しくJjBのクロックを制御する
パッケージ・ピンケパルス化スる。
(IVI 隣接するチップの全てを通常モードに再設
定する。
定する。
(vlOUTの内部シフト・レジスタ・ラッチの状態を
間接的にM1定するためにシフト・レジスタケアンロー
ドする。
間接的にM1定するためにシフト・レジスタケアンロー
ドする。
RR
< ヨ
し
vX、1図は、IXlの極性保持ラッチし1反び第2の
極性保持ラッチL2を含むシフト・レジスタ・ラッチの
ブロック・ダイヤグラムを示す。第2図は、アンド間転
ゲートにおける第1図のシフト・レジスタ・ラッチ(8
RL)の明込みを示す。第3図は、3つの相互接続され
たSRL’Y有する水種回路のチップを示す。第4図は
、4つの相互接硬されたS#回路チップを含む塙積回路
実装櫂浩体即ちモiンユールにおけるSRLの相互1e
紗Y示す。第5図は、本発明によるラッチL2がテスト
・データ・ボートを有するSRL即ちTSRLを示す。 第6Mは、アンド反転ゲートに5刊込まれたF5ryI
のTSRI、を承す。第7図は、多重化の出力ドライバ
を有するチップを示す。第8図は、LS8Dのクロック
動作機構の一部分として用いられているチップ入力ヲ有
するチップを示す。6;g9図は、パッケージのLSS
Dクロック分配回路網の部分として用いられているチン
1出カケ示す。 第10図は、モジュール上で相互4#続された4つのチ
ップを声格的に示す。竺11し1は、1テスト・モード
1の枦互接V?さγした全て(示されているのは3つの
み)のチッフ゛ケ有する実装構ブ告体(モジュール、T
CM@ ) Vj4t+iA的に示?、、ff1.1
2 [’21(r丁、1つ以外が6テスト・モードにあ
り、その例外の1つのチップが@通常の@作モードにあ
る、全て(示されているのけ3つのみ)のチップを有す
る実装構で内体を概鴫的に示す、、屏13図はSRLよ
り成りそしてパッケージ・スキャン人力、パッケージ・
スキャン出方、クロックA入力、反びクロックB入力?
ゼする、パッケージ、シフト・レジスタを114鴫的に
承す。第14図は、SRLより戎りそして一パッケージ
・スキャン人力、パッケージ・スキャン出力、クロック
A入力、使びクロックB入力ヲ有する、パッケージ・シ
フト・しfンスタを+%略げ・〕に示す。枳151司は
、第14図に示されたシフト・レジスタの1シフト・テ
スト1についてのり想化した波形ケ示す。鳴16+々1
は、愼パッケージの自i:!線テスト”を実行するため
の準f哨中の6テスト・モードにある全て(示されてい
るのは3つのみ)のチップを含む集積回路パッケージを
示す。@17図は、1パツケージの配線テスト”を実行
するための準備中の1テスト・モードにある全て(示さ
れているのは2つのみ)のチップを含む準J#回路パッ
ケージを示す。第18図は、パッケージの配線テストに
14i!lて、多くても2つのチップ出力力二ハツケー
ジ上のどこかで一緒にドツトされるときに必要とさ糺る
3つのテストを示す。第19図は、チップの出力ピン、
第1、第2、Wl、57ttび第4のチップ入力ピン彎
びパッケージ出力ピンを相互接続するパッケージの回路
網を示す。第20図は、1以上のチップ出力ピン(又社
パッケージ入力ビン)でスタートするパッケージ・ネッ
トのバクケージ配線テスl示す。 $21#iAは、2つのパッケージ・ネットtf41の
短緒についてのパッケージ配線テストケ示す。v、22
図は、テスト中のチップ(CUT)の1以上の入力ビン
がバツクージ回路網に接続される条件な示す。納23図
は、CtjTの1以上の出力ビンがパッケージ・ネット
に接続される条件を示す。第24図は、テスト・モード
に!かれている隣接するチックの出力としてCUT/C
Mするクロック信号が実装に生成される例ン示す。第2
5図は、各々テスト・モードにWfnzlzている隣接
する樽(つかの(示されているのは2つ)チップ?通っ
てCUTに対するクロック信号が発生される何1ヶ示す
。 第26図は、パッケージ上で一緒に結合された、CUT
への2つのクロック入力を示す、、117図は、テスト
・モードにある隣接するチップ(q、Fi・ス数のチッ
プ、示さltているのは1つのみ)を通っであるパッケ
ージ入力ビンにより制御される、CUTへの2つのクロ
ック入力を示す。jP28hl’1け、擬イパ建クロッ
ク入力が同じパッケージ・ピンから匍1り1されそして
またCUTの内部回路a 、lびbにつながっている、
C1JTに対する1擬似”クロック入カケ示す。第29
図社、1以上のシフト・レジスタ・ラッチにより制御さ
れるパッケージφ坏ットに接続されたCUTの非クロッ
ク入力を示す。第30図は、また他のチップからの出力
にも接←されているパッケージ・ネットへ接41される
CUTの出力を示す6第31図は、周囲に接続されたシ
フト・レジスタ・ラッチ、並びに論理分割として扱われ
るCU’rのクロック入力を制御するそれらのパッケー
ジ・ピンを有するCUTを示す。 −32図は、テスト@紀がシフト・レジスタ・ラッチに
印加される初JI71#反びCUTの入力より成り、そ
してテスト応答がCUTの出力を測定することより成る
孤立したCUTの移行(mjgratiot)テストを
示+6mg53図は、初期値をCUTの入力反びシフト
・レジスタ・ラッチに印加した後のテスト励句が1以、
ヒのシステム クロックA、11rL<はBのパルスを
含む、孤立したCUTの移行テスト!示す。第34図は
、第52図におけるようなCUTへの移行タイプ(1)
のテストの遂行を示す。第53図は、第33図における
ようなCUTへの移行タイプ(−)のテストの遂行を示
す。 第66図は、TCMと呼ばれる簡単に開示された一般の
タイ1の実装構造体を禮略的に示す、第37図は、一方
の表面の接点に接続された100個のチップ、並びに反
対側の表面にかなり大きな数のパッケージ・ビン(例え
1f1”800本)を有する裾板(即ち多−セラミック
MLC)%−示す。第38図社、物理的なチップとは異
なる破線の内側に示された論理連結を示す。第39図は
、破線の内側に承された輪環連結に対するECI PT
埼造火示す。熟40図は、ff157図に示されたEC
IPT構造を得るために川−の特別に構成されたOCD
、MUX及びTSRLを示す。 出願人 イ/り→シ蛎−/I/ −4々ス・?7−zズ
コ1軒乃ン代理人 弁理士 岡 1) 次
生(外1名) FIG、 3 FIG 4 FIG、 5 FIG、6 単−IIL氏のマクロ FIG、 40 手 続 補 正 書 (方式)%式% 1、事件の表示 昭和57年 特許顛 第112611号2、発明の名称 集積回路4実装構造体 五補′正をする者、゛、 事件への関係 ゛特許出願人 □ “住、、所 アメリカ合衆国10504、ニューヨ
ーク州アーモンク(番地なし) 4、代理人 住 所 郵便番号 106 東京都港区六本木7丁目4番34号 第21森ピル 日本アイ・ビー・エム株式会社内 5゜補正命令の日付 昭和57年 9月28日 6 補11−σkJ象 図 面 7 補市の自答 図+f+の第36図乃至第69図を、添付訂IF図向の
とおりしこ補正する。 FIG、36
極性保持ラッチL2を含むシフト・レジスタ・ラッチの
ブロック・ダイヤグラムを示す。第2図は、アンド間転
ゲートにおける第1図のシフト・レジスタ・ラッチ(8
RL)の明込みを示す。第3図は、3つの相互接続され
たSRL’Y有する水種回路のチップを示す。第4図は
、4つの相互接硬されたS#回路チップを含む塙積回路
実装櫂浩体即ちモiンユールにおけるSRLの相互1e
紗Y示す。第5図は、本発明によるラッチL2がテスト
・データ・ボートを有するSRL即ちTSRLを示す。 第6Mは、アンド反転ゲートに5刊込まれたF5ryI
のTSRI、を承す。第7図は、多重化の出力ドライバ
を有するチップを示す。第8図は、LS8Dのクロック
動作機構の一部分として用いられているチップ入力ヲ有
するチップを示す。6;g9図は、パッケージのLSS
Dクロック分配回路網の部分として用いられているチン
1出カケ示す。 第10図は、モジュール上で相互4#続された4つのチ
ップを声格的に示す。竺11し1は、1テスト・モード
1の枦互接V?さγした全て(示されているのは3つの
み)のチッフ゛ケ有する実装構ブ告体(モジュール、T
CM@ ) Vj4t+iA的に示?、、ff1.1
2 [’21(r丁、1つ以外が6テスト・モードにあ
り、その例外の1つのチップが@通常の@作モードにあ
る、全て(示されているのけ3つのみ)のチップを有す
る実装構で内体を概鴫的に示す、、屏13図はSRLよ
り成りそしてパッケージ・スキャン人力、パッケージ・
スキャン出方、クロックA入力、反びクロックB入力?
ゼする、パッケージ、シフト・レジスタを114鴫的に
承す。第14図は、SRLより戎りそして一パッケージ
・スキャン人力、パッケージ・スキャン出力、クロック
A入力、使びクロックB入力ヲ有する、パッケージ・シ
フト・しfンスタを+%略げ・〕に示す。枳151司は
、第14図に示されたシフト・レジスタの1シフト・テ
スト1についてのり想化した波形ケ示す。鳴16+々1
は、愼パッケージの自i:!線テスト”を実行するため
の準f哨中の6テスト・モードにある全て(示されてい
るのは3つのみ)のチップを含む集積回路パッケージを
示す。@17図は、1パツケージの配線テスト”を実行
するための準備中の1テスト・モードにある全て(示さ
れているのは2つのみ)のチップを含む準J#回路パッ
ケージを示す。第18図は、パッケージの配線テストに
14i!lて、多くても2つのチップ出力力二ハツケー
ジ上のどこかで一緒にドツトされるときに必要とさ糺る
3つのテストを示す。第19図は、チップの出力ピン、
第1、第2、Wl、57ttび第4のチップ入力ピン彎
びパッケージ出力ピンを相互接続するパッケージの回路
網を示す。第20図は、1以上のチップ出力ピン(又社
パッケージ入力ビン)でスタートするパッケージ・ネッ
トのバクケージ配線テスl示す。 $21#iAは、2つのパッケージ・ネットtf41の
短緒についてのパッケージ配線テストケ示す。v、22
図は、テスト中のチップ(CUT)の1以上の入力ビン
がバツクージ回路網に接続される条件な示す。納23図
は、CtjTの1以上の出力ビンがパッケージ・ネット
に接続される条件を示す。第24図は、テスト・モード
に!かれている隣接するチックの出力としてCUT/C
Mするクロック信号が実装に生成される例ン示す。第2
5図は、各々テスト・モードにWfnzlzている隣接
する樽(つかの(示されているのは2つ)チップ?通っ
てCUTに対するクロック信号が発生される何1ヶ示す
。 第26図は、パッケージ上で一緒に結合された、CUT
への2つのクロック入力を示す、、117図は、テスト
・モードにある隣接するチップ(q、Fi・ス数のチッ
プ、示さltているのは1つのみ)を通っであるパッケ
ージ入力ビンにより制御される、CUTへの2つのクロ
ック入力を示す。jP28hl’1け、擬イパ建クロッ
ク入力が同じパッケージ・ピンから匍1り1されそして
またCUTの内部回路a 、lびbにつながっている、
C1JTに対する1擬似”クロック入カケ示す。第29
図社、1以上のシフト・レジスタ・ラッチにより制御さ
れるパッケージφ坏ットに接続されたCUTの非クロッ
ク入力を示す。第30図は、また他のチップからの出力
にも接←されているパッケージ・ネットへ接41される
CUTの出力を示す6第31図は、周囲に接続されたシ
フト・レジスタ・ラッチ、並びに論理分割として扱われ
るCU’rのクロック入力を制御するそれらのパッケー
ジ・ピンを有するCUTを示す。 −32図は、テスト@紀がシフト・レジスタ・ラッチに
印加される初JI71#反びCUTの入力より成り、そ
してテスト応答がCUTの出力を測定することより成る
孤立したCUTの移行(mjgratiot)テストを
示+6mg53図は、初期値をCUTの入力反びシフト
・レジスタ・ラッチに印加した後のテスト励句が1以、
ヒのシステム クロックA、11rL<はBのパルスを
含む、孤立したCUTの移行テスト!示す。第34図は
、第52図におけるようなCUTへの移行タイプ(1)
のテストの遂行を示す。第53図は、第33図における
ようなCUTへの移行タイプ(−)のテストの遂行を示
す。 第66図は、TCMと呼ばれる簡単に開示された一般の
タイ1の実装構造体を禮略的に示す、第37図は、一方
の表面の接点に接続された100個のチップ、並びに反
対側の表面にかなり大きな数のパッケージ・ビン(例え
1f1”800本)を有する裾板(即ち多−セラミック
MLC)%−示す。第38図社、物理的なチップとは異
なる破線の内側に示された論理連結を示す。第39図は
、破線の内側に承された輪環連結に対するECI PT
埼造火示す。熟40図は、ff157図に示されたEC
IPT構造を得るために川−の特別に構成されたOCD
、MUX及びTSRLを示す。 出願人 イ/り→シ蛎−/I/ −4々ス・?7−zズ
コ1軒乃ン代理人 弁理士 岡 1) 次
生(外1名) FIG、 3 FIG 4 FIG、 5 FIG、6 単−IIL氏のマクロ FIG、 40 手 続 補 正 書 (方式)%式% 1、事件の表示 昭和57年 特許顛 第112611号2、発明の名称 集積回路4実装構造体 五補′正をする者、゛、 事件への関係 ゛特許出願人 □ “住、、所 アメリカ合衆国10504、ニューヨ
ーク州アーモンク(番地なし) 4、代理人 住 所 郵便番号 106 東京都港区六本木7丁目4番34号 第21森ピル 日本アイ・ビー・エム株式会社内 5゜補正命令の日付 昭和57年 9月28日 6 補11−σkJ象 図 面 7 補市の自答 図+f+の第36図乃至第69図を、添付訂IF図向の
とおりしこ補正する。 FIG、36
Claims (1)
- 【特許請求の範囲】 (1)第1表面と第2表面とケ有する基板と、上記第1
表面に設けられた接点パッドの複数グループと、 上記第2表面に設けられた入力液・点、出力接点並びに
制御接点と、 各々がテスト回路を有し−F記摺接点パッド巾な(とも
1つのグループに対応して接続されている複数の集積回
路チップと、 上記テスト回路を上記の入力接点、出力接点並びに制御
接点に選択的に接続する導電手段と、を含む集積回路実
装構造体。 (2)上記テスト回路が、スキャン・イン及びスキャン
・アウトの回路手段を含む特許請求の範囲第(1)項記
載の集積回路実装構造体。 (6)上記スキャン・、イン及びスキャン・アウトの回
路手段が、少なくとも1つのテス)Qシフト・レジスタ
・ラッチ回路を有するシフト・レジスタ・ラッチ回路手
段を含む特許請求の範囲第(2)項記載の集積回路実装
構造体う
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/280,050 US4441075A (en) | 1981-07-02 | 1981-07-02 | Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection |
US280050 | 1981-07-02 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63320750A Division JPH07117574B2 (ja) | 1981-07-02 | 1988-12-21 | 集積回路実装構造体を電気テストする方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5844521A true JPS5844521A (ja) | 1983-03-15 |
JPS6256528B2 JPS6256528B2 (ja) | 1987-11-26 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|---|---|
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Country Status (2)
Country | Link |
---|---|
US (1) | US4441075A (ja) |
JP (2) | JPS5844521A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6410184A (en) * | 1987-06-18 | 1989-01-13 | Ibm | Multi-chip packaging construction and test thereof |
JPH01137802U (ja) * | 1988-03-11 | 1989-09-20 | ||
JPH01137803U (ja) * | 1988-03-11 | 1989-09-20 | ||
CN113835015A (zh) * | 2021-09-09 | 2021-12-24 | 电子科技大学 | 一种带水冷结构的可重复使用的微波芯片测试夹具 |
Families Citing this family (68)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4503386A (en) * | 1982-04-20 | 1985-03-05 | International Business Machines Corporation | Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks |
US4504783A (en) * | 1982-09-30 | 1985-03-12 | Storage Technology Partners | Test fixture for providing electrical access to each I/O pin of a VLSI chip having a large number of I/O pins |
US4488259A (en) * | 1982-10-29 | 1984-12-11 | Ibm Corporation | On chip monitor |
JPS59119917A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 論理回路 |
US4819166A (en) * | 1983-08-31 | 1989-04-04 | Amdahl Corporation | Multimode scan apparatus |
US4752907A (en) * | 1983-08-31 | 1988-06-21 | Amdahl Corporation | Integrated circuit scanning apparatus having scanning data lines for connecting selected data locations to an I/O terminal |
US4701917A (en) * | 1984-06-20 | 1987-10-20 | Jones Thomas M | Diagnostic circuit |
JPS61204744A (ja) * | 1985-02-05 | 1986-09-10 | Hitachi Ltd | 診断機能を有するram内蔵lsiおよびその診断方法 |
US4691161A (en) * | 1985-06-13 | 1987-09-01 | Raytheon Company | Configurable logic gate array |
JPH0648779B2 (ja) * | 1985-07-18 | 1994-06-22 | 富士通株式会社 | フリップフロップ回路 |
US4644265A (en) * | 1985-09-03 | 1987-02-17 | International Business Machines Corporation | Noise reduction during testing of integrated circuit chips |
US4686462A (en) * | 1985-09-26 | 1987-08-11 | International Business Machines Corporation | Fast recovery power supply |
US4710931A (en) * | 1985-10-23 | 1987-12-01 | Texas Instruments Incorporated | Partitioned scan-testing system |
US5032783A (en) * | 1985-10-23 | 1991-07-16 | Texas Instruments Incorporated | Test circuit and scan tested logic device with isolated data lines during testing |
US4701921A (en) * | 1985-10-23 | 1987-10-20 | Texas Instruments Incorporated | Modularized scan path for serially tested logic circuit |
US4703484A (en) * | 1985-12-19 | 1987-10-27 | Harris Corporation | Programmable integrated circuit fault detection apparatus |
US4680761A (en) * | 1986-01-30 | 1987-07-14 | Burkness Donald C | Self diagnostic Cyclic Analysis Testing System (CATS) for LSI/VLSI |
US4800564A (en) * | 1986-09-29 | 1989-01-24 | International Business Machines Corporation | High performance clock system error detection and fault isolation |
US6539497B2 (en) * | 1987-06-02 | 2003-03-25 | Texas Instruments Incorporated | IC with selectively applied functional and test clocks |
US6522985B1 (en) * | 1989-07-31 | 2003-02-18 | Texas Instruments Incorporated | Emulation devices, systems and methods utilizing state machines |
US6349392B1 (en) * | 1987-06-02 | 2002-02-19 | Texas Instruments Incorporated | Devices, systems and methods for mode driven stops |
JPS643744A (en) * | 1987-06-26 | 1989-01-09 | Hitachi Ltd | Lsi test method |
US5012180A (en) * | 1988-05-17 | 1991-04-30 | Zilog, Inc. | System for testing internal nodes |
US6304987B1 (en) * | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
JP3005250B2 (ja) * | 1989-06-30 | 2000-01-31 | テキサス インスツルメンツ インコーポレイテツド | バスモニター集積回路 |
JP2632731B2 (ja) * | 1989-08-02 | 1997-07-23 | 三菱電機株式会社 | 集積回路装置 |
US5377124A (en) * | 1989-09-20 | 1994-12-27 | Aptix Corporation | Field programmable printed circuit board |
JPH0437128U (ja) * | 1990-07-27 | 1992-03-27 | ||
EP0481703B1 (en) * | 1990-10-15 | 2003-09-17 | Aptix Corporation | Interconnect substrate having integrated circuit for programmable interconnection and sample testing |
JP2960560B2 (ja) * | 1991-02-28 | 1999-10-06 | 株式会社日立製作所 | 超小型電子機器 |
JPH0599993A (ja) * | 1991-04-15 | 1993-04-23 | Internatl Business Mach Corp <Ibm> | 試験可能な走査ストリングを有する論理回路 |
US5872448A (en) * | 1991-06-18 | 1999-02-16 | Lightspeed Semiconductor Corporation | Integrated circuit architecture having an array of test cells providing full controlability for automatic circuit verification |
US5528610A (en) * | 1992-04-30 | 1996-06-18 | Hughes Aircraft Company | Boundary test cell with self masking capability |
EP0584385B1 (en) * | 1992-08-25 | 1996-11-06 | International Business Machines Corporation | Method and system for testing an integrated circuit featuring scan design |
US5581176A (en) * | 1993-05-24 | 1996-12-03 | North American Philips Corporation | Analog autonomous test bus framework for testing integrated circuits on a printed circuit board |
DE4318422A1 (de) * | 1993-06-03 | 1994-12-08 | Philips Patentverwaltung | Integrierte Schaltung mit Registerstufen |
JPH0720208A (ja) * | 1993-07-02 | 1995-01-24 | Mitsubishi Electric Corp | 被測定素子のテスト方法及びテストシステム |
US5517515A (en) * | 1994-08-17 | 1996-05-14 | International Business Machines Corporation | Multichip module with integrated test circuitry disposed within interposer substrate |
DE59500064D1 (de) * | 1995-03-16 | 1997-01-23 | Siemens Ag | Platine mit eingebauter Kontaktfühlerprüfung für integrierte Schaltungen |
US5732246A (en) * | 1995-06-07 | 1998-03-24 | International Business Machines Corporation | Programmable array interconnect latch |
US5686843A (en) * | 1995-06-30 | 1997-11-11 | International Business Machines Corporation | Methods and apparatus for burn-in stressing and simultaneous testing of semiconductor device chips in a multichip module |
JPH0958840A (ja) * | 1995-08-23 | 1997-03-04 | Kato Kensetsu:Kk | 粉体の供給装置 |
US5651013A (en) * | 1995-11-14 | 1997-07-22 | International Business Machines Corporation | Programmable circuits for test and operation of programmable gate arrays |
US5640402A (en) * | 1995-12-08 | 1997-06-17 | International Business Machines Corporation | Fast flush load of LSSD SRL chains |
US5787098A (en) * | 1996-07-29 | 1998-07-28 | International Business Machines Corporation | Complete chip I/O test through low contact testing using enhanced boundary scan |
US5717701A (en) * | 1996-08-13 | 1998-02-10 | International Business Machines Corporation | Apparatus and method for testing interconnections between semiconductor devices |
US6407613B1 (en) * | 1997-05-27 | 2002-06-18 | Hewlett-Packard Company | Multipurpose test chip input/output circuit |
US6223313B1 (en) | 1997-12-05 | 2001-04-24 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based asic |
US6611932B2 (en) | 1997-12-05 | 2003-08-26 | Lightspeed Semiconductor Corporation | Method and apparatus for controlling and observing data in a logic block-based ASIC |
US6408413B1 (en) | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
US6405335B1 (en) | 1998-02-25 | 2002-06-11 | Texas Instruments Incorporated | Position independent testing of circuits |
US6260164B1 (en) | 1998-07-31 | 2001-07-10 | International Business Machines Corporation | SRAM that can be clocked on either clock phase |
US7058862B2 (en) | 2000-05-26 | 2006-06-06 | Texas Instruments Incorporated | Selecting different 1149.1 TAP domains from update-IR state |
US6463547B1 (en) * | 1999-12-08 | 2002-10-08 | Compaq Information Technologies Group Lp | Dual on-chip and in-package clock distribution system |
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
US7132841B1 (en) | 2000-06-06 | 2006-11-07 | International Business Machines Corporation | Carrier for test, burn-in, and first level packaging |
US6391669B1 (en) | 2000-06-21 | 2002-05-21 | International Business Machines Corporation | Embedded structures to provide electrical testing for via to via and interface layer alignment as well as for conductive interface electrical integrity in multilayer devices |
US6681356B1 (en) | 2000-09-29 | 2004-01-20 | International Business Machines Corporation | Scan chain connectivity |
KR100355032B1 (ko) * | 2001-01-08 | 2002-10-05 | 삼성전자 주식회사 | 고집적 패키지 메모리 장치, 이 장치를 이용한 메모리 모듈, 및 이 모듈의 제어방법 |
US6696856B1 (en) | 2001-10-30 | 2004-02-24 | Lightspeed Semiconductor Corporation | Function block architecture with variable drive strengths |
DE102004014242B4 (de) * | 2004-03-24 | 2014-05-28 | Qimonda Ag | Integrierter Baustein mit mehreren voneinander getrennten Substraten |
EP1865601A1 (en) * | 2006-06-08 | 2007-12-12 | STMicroelectronics S.r.l. | Asynchronous RS flip-flop having a test mode |
US9092333B2 (en) * | 2013-01-04 | 2015-07-28 | International Business Machines Corporation | Fault isolation with abstracted objects |
US11675587B2 (en) | 2015-12-03 | 2023-06-13 | Forrest L. Pierson | Enhanced protection of processors from a buffer overflow attack |
WO2022026497A1 (en) * | 2020-07-30 | 2022-02-03 | Pierson Forrest L | An enhanced processor data transport mechanism |
GB2612554A (en) * | 2020-07-30 | 2023-05-03 | L Pierson Forrest | An enhanced processor data transport mechanism |
CN116774018B (zh) * | 2023-08-22 | 2023-11-28 | 北京芯驰半导体科技有限公司 | 一种芯片测试方法、装置及电子设备 |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3838204A (en) * | 1966-03-30 | 1974-09-24 | Ibm | Multilayer circuits |
US3564114A (en) * | 1967-09-28 | 1971-02-16 | Loral Corp | Universal multilayer printed circuit board |
US3781683A (en) * | 1971-03-30 | 1973-12-25 | Ibm | Test circuit configuration for integrated semiconductor circuits and a test system containing said configuration |
US3968193A (en) * | 1971-08-27 | 1976-07-06 | International Business Machines Corporation | Firing process for forming a multilayer glass-metal module |
US3815025A (en) * | 1971-10-18 | 1974-06-04 | Ibm | Large-scale integrated circuit testing structure |
US3746973A (en) * | 1972-05-05 | 1973-07-17 | Ibm | Testing of metallization networks on insulative substrates supporting semiconductor chips |
US3803483A (en) * | 1972-05-05 | 1974-04-09 | Ibm | Semiconductor structure for testing of metallization networks on insulative substrates supporting semiconductor chips |
US3789205A (en) * | 1972-09-28 | 1974-01-29 | Ibm | Method of testing mosfet planar boards |
US3761695A (en) * | 1972-10-16 | 1973-09-25 | Ibm | Method of level sensitive testing a functional logic system |
US3806891A (en) * | 1972-12-26 | 1974-04-23 | Ibm | Logic circuit for scan-in/scan-out |
US3784907A (en) * | 1972-10-16 | 1974-01-08 | Ibm | Method of propagation delay testing a functional logic system |
US3783254A (en) * | 1972-10-16 | 1974-01-01 | Ibm | Level sensitive logic system |
US3851221A (en) * | 1972-11-30 | 1974-11-26 | P Beaulieu | Integrated circuit package |
US3999004A (en) * | 1974-09-27 | 1976-12-21 | International Business Machines Corporation | Multilayer ceramic substrate structure |
US3961251A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US3961254A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US3961252A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US4006492A (en) * | 1975-06-23 | 1977-02-01 | International Business Machines Corporation | High density semiconductor chip organization |
US3993123A (en) * | 1975-10-28 | 1976-11-23 | International Business Machines Corporation | Gas encapsulated cooling module |
US4055754A (en) * | 1975-12-22 | 1977-10-25 | Chesley Gilman D | Memory device and method of testing the same |
US4071902A (en) * | 1976-06-30 | 1978-01-31 | International Business Machines Corporation | Reduced overhead for clock testing in a level system scan design (LSSD) system |
US4051353A (en) * | 1976-06-30 | 1977-09-27 | International Business Machines Corporation | Accordion shift register and its application in the implementation of level sensitive logic system |
US4051352A (en) * | 1976-06-30 | 1977-09-27 | International Business Machines Corporation | Level sensitive embedded array logic system |
US4063078A (en) * | 1976-06-30 | 1977-12-13 | International Business Machines Corporation | Clock generation network for level sensitive logic system |
US4140967A (en) * | 1977-06-24 | 1979-02-20 | International Business Machines Corporation | Merged array PLA device, circuit, fabrication method and testing technique |
US4333142A (en) * | 1977-07-22 | 1982-06-01 | Chesley Gilman D | Self-configurable computer and memory system |
US4138692A (en) * | 1977-09-12 | 1979-02-06 | International Business Machines Corporation | Gas encapsulated cooling module |
US4139818A (en) * | 1977-09-30 | 1979-02-13 | Burroughs Corporation | Circuit means for collecting operational errors in IC chips and for identifying and storing the locations thereof |
US4183460A (en) * | 1977-12-23 | 1980-01-15 | Burroughs Corporation | In-situ test and diagnostic circuitry and method for CML chips |
US4176258A (en) * | 1978-05-01 | 1979-11-27 | Intel Corporation | Method and circuit for checking integrated circuit chips |
AU530415B2 (en) * | 1978-06-02 | 1983-07-14 | International Standard Electric Corp. | Integrated circuits |
US4220917A (en) * | 1978-07-31 | 1980-09-02 | International Business Machines Corporation | Test circuitry for module interconnection network |
US4241307A (en) * | 1978-08-18 | 1980-12-23 | International Business Machines Corporation | Module interconnection testing scheme |
US4233645A (en) * | 1978-10-02 | 1980-11-11 | International Business Machines Corporation | Semiconductor package with improved conduction cooling structure |
US4225957A (en) * | 1978-10-16 | 1980-09-30 | International Business Machines Corporation | Testing macros embedded in LSI chips |
US4244048A (en) * | 1978-12-29 | 1981-01-06 | International Business Machines Corporation | Chip and wafer configuration and testing method for large-scale-integrated circuits |
US4245273A (en) * | 1979-06-29 | 1981-01-13 | International Business Machines Corporation | Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices |
US4293919A (en) * | 1979-08-13 | 1981-10-06 | International Business Machines Corporation | Level sensitive scan design (LSSD) system |
US4263965A (en) * | 1980-01-21 | 1981-04-28 | International Business Machines Corporation | Leaved thermal cooling module |
US4377757A (en) * | 1980-02-11 | 1983-03-22 | Siemens Aktiengesellschaft | Logic module for integrated digital circuits |
-
1981
- 1981-07-02 US US06/280,050 patent/US4441075A/en not_active Expired - Lifetime
-
1982
- 1982-07-01 JP JP57112611A patent/JPS5844521A/ja active Granted
-
1988
- 1988-12-21 JP JP63320750A patent/JPH07117574B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
Title |
---|
TEST CONFERENCE APPLICATIONOF SHIFT REGISTER APPROACH AND ITS EFECTIVE IMPLEMENTATION=1980 * |
TEST CONFERENCE DESIGNINGDIGITAL CIRCUITS WITH EASILY TESTABLE CONSIDERATION=1978 * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6410184A (en) * | 1987-06-18 | 1989-01-13 | Ibm | Multi-chip packaging construction and test thereof |
JPH01137802U (ja) * | 1988-03-11 | 1989-09-20 | ||
JPH01137803U (ja) * | 1988-03-11 | 1989-09-20 | ||
JPH0536812Y2 (ja) * | 1988-03-11 | 1993-09-17 | ||
CN113835015A (zh) * | 2021-09-09 | 2021-12-24 | 电子科技大学 | 一种带水冷结构的可重复使用的微波芯片测试夹具 |
CN113835015B (zh) * | 2021-09-09 | 2023-09-29 | 电子科技大学 | 一种带水冷结构的可重复使用的微波芯片测试夹具 |
Also Published As
Publication number | Publication date |
---|---|
JPH07117574B2 (ja) | 1995-12-18 |
JPS6256528B2 (ja) | 1987-11-26 |
JPH0271176A (ja) | 1990-03-09 |
US4441075A (en) | 1984-04-03 |
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