JPS6256528B2 - - Google Patents
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Description
【発明の詳細な説明】
〔本発明の分野〕
本発明は、集積回路チツプ・マルチ・チツプ・
モジユール、カード、ボード等のテストに関する
ものである。特に、本発明は、高回路密度及び非
常に数多くのアクセス困難な回路ノードを有する
電子実装構造体（Packaging Structure）のテス
トに関するものであり、またそのテスト有用性を
有するものである。 〔参照関連特許及び特許出願並びに文献〕 １ 特願昭55―108428号 ２ 特願昭54―114375号 ３ 特願昭54―88389号 ４ 特願昭54―102868号 ５ 特願昭54―81585号 ６ 特願昭55―126192号 ７ 米国特許第3761695号 ８ 米国特許第3783254号 ９ 米国特許第3784907号 10 “ａ Logic Design Structure For LSI
Testability”by E.B.Eichelberger and T.W.
Williams、14th Design Automation
Conference Proceedings、Pages462―８、
June 20、21and 22、1977、New Orleans、
Louisiana、IEEE Catalog Number 77、CH
1216―1C 〔先行技術〕 本明細書の“背景技術”のところで認識される
幾くつかの特許及び出版物は、前に列挙したもの
に不足しているレベル・センシテイブ・スキヤ
ン・デザイン（LSSD）の方法及び規則
（discipline）をさらに開示するものである。パツ
ケージング即ち実装に関する限られた数の特許を
除いて、全ての特許はLSSDという一般的な表題
の部類にはいるか、又はそれに密接な関係があ
る。LSSDの規則の一般的信頼性は、チツプ・モ
ジユール等のような全てのLSIユニツトに対して
組込む能力を規定することである。これにより、
テスト中のユニツトの全論理状態は、はつきりと
設定され得るし、乃至は、限られた数のＩ／Ｏ端
子においてある入力／出力（Ｉ／Ｏ）手順を実施
して試験され得る。この要求事項は、シフト・レ
ジスタの能力をユニツト中の論理システムのラツ
チの全てに対して与え、そしてさらに、外界への
アクセス可能なそれらの端子段を有して、これら
のシフト・レジスタ・ラツチ（SRL′s）を１以上
のシフト・レジスタのデータ・チヤンネルに有機
的に組込むことにより、実施可能である。LSSD
のSRL手段を用いる動作についてのさらに情報並
びに詳細はこの後に示される“背景技術”として
十分に認識される数多くの先行技術の特許及び出
版物に与えられている。非常に要約して述べる
と、LSSDは次のようなテスト動作を含む。即
ち、ユニツトが“シフト・モード”で動作される
ときに、ある所望の論理テスト・パターンが直列
に入力され、そして適当なラツチ位置へシフトさ
れる（システム・クロツクの励起（excitation）
を保留して、シフト動作のクロツクをユニツトへ
与えることにより）。これが行なわれると、ラツ
チ状態は、関連する論理ネツトのテストのために
所望の刺激（stimulus）を提供することになる。
さて、１以上のステツプの“機能モード”の動作
を実行することにより（即ち、１以上のシステ
ム・クロツクの励起を実施することにより）、論
理ネツトを通してテスト・パターンを伝える。印
加される刺激に対する論理回路網の応答パターン
は、もはや、ハードウエアの設計の詳細に依存す
る公知の方法で、最初の入力されたテスト・パタ
ーンをしばしばもとに戻すのだが、システムのラ
ツチにより捕獲される。それから、システムはシ
フト・モードの動作に逆戻りして試験、並びに回
路が適当に動作していたら存在すべきである標準
のパターンとの比較についての応答パターンを出
力する。 先行技術の教示するところによると、高回路密
度の実装構造体に含まれる各チツプについてのテ
スト（テストされるべきチツプを高回路密度の実
装構造体から分離することなく、即ち回路とチツ
プを互いに相互接続する）は、高回路密度の実装
構造体に含まれて相互接続されている各チツプに
対して、正確に位置付けられて露出した接点パツ
ドのアレイを必要とする。各チツプに対する正確
に位置付けられて露出した接点パツドのアレイは
高回路密度の実装構造体中チツプの相互接続に続
くチツプのテストにおいて、機械的なテスト・プ
ローブ・ヘツドにより使用された。実装構造体中
に含まれそして相互接続された各チツプに対する
正確に位置付けされて露出した接点パツド
（“Engineering Change Pads”とも呼ばれる）
のアレイは、また先行技術では公知のように、エ
ンジニアリング変更の目的（Engineering
Change Purpose）にも利用される。 テストのこの方法は、パツケージの表面上のプ
ローブの位置合せ及び続くステツプ動作を必要と
する不利な点を有している。即ち時間のかかるプ
ロセスである。プローブ・ヘツドは１度に１つの
チツプ箇所と接触するので、パツケージ上のチツ
プ間の接続はテストされない。 米国特許第4220917号は、テスト・プローブに
よる接触及びエンジニアリング変更の目的のため
に、エンジニアリング・パツドのアレイを各々が
有する複数の相互接続された集積回路チツプを開
示している。 先行技術の教示によると、高密度実装構造体の
回路をテストする代わりの方法は、パツケージ・
ピンＦを通してテストしなければならない。
LSSD技術は、パツケージのチツプ間の接続を設
計する他に、パツケージの構成成分のチツプを設
計するために使用される。高密度のLSSD論理構
造体に対する自動的なテストの実行は、“Test
Generation For Large Logic Networks”by P.
S.Bottoroff、R.E.France、N.H.Garges and E.
J.Orosz、14th Design Automation Conference
Proceedings、June 20、21、and 22、1977、
New Orleans、Louisiana、IEEE Catalog
Number 77、CH 1216―1C、Pages 479 to 485
に述べられている分割（Partitioning）技術を使
用している。その技術は、高密度のLSSD論理
を、SRL及びパツケージのピンにより入力及び出
力で境界付けられている部分に、論理的に分割す
る。それからテストが各分割部分に対して個々に
発生され、そして続いてテスタのパツケージ・ピ
ンを通して印加される。分割技術の制限は次のこ
とである。(a)分割部分の大きさが利用できる
LSSDテスト発生器の能力を超え得る。(b)パツケ
ージ・テストを発生するターンアラウンド・タイ
ム（turnaround time）は過度（excessive）であ
る。(c)エンジニアリング変更のためにパツケー
ジ・テストを再発生するターンアラウンド・タイ
ムもまた過度である。 本発明は、前記の問題を解決し、そしてテスト
中のチツプを物理的に分離することなく、また正
確なプローブ・ヘツド及び高精度のステツプ・ア
ンド・リピート機構を有するテスト装置の必要乃
至は使用なしに、複数の相互接続されたチツプの
各チツプのチストを可能にすることになる、設計
の方法並びにテストの方法を提供する。 この後詳細に示される本発明の説明から十分に
明らかになるように、本発明の実施は、ある特定
の物理的な実装構造体に限定されるものではな
い。単なる例として、複数の相互接続された半導
体チツプを含む高回路密度実装構造体は、一般に
は、以下の１以上の特許乃至は特許出願に開示さ
れているタイプである。即ち、 １ 米国特許第4245273号 ２ 米国特許第3564114号 ３ 米国特許第4263965号 ４ 米国特許第4138692号 ５ 米国特許第4233645号 ６ 米国特許第3993123号 ７ 米国特許第3726002号 ８ 米国特許第3838204号 ９ 米国特許第3999004号 10 米国特許第3851221号 11 米国特許出願通し番号第8375号（1979年２月
１日出願） 〔背景技術〕 以下の特許及び出版物は、エレクトロニクス構
造体のテストに関するものである。数多くのこれ
らの特許及び出版物は、さらにLSSDテストの装
置及び構成を開示している。本発明に関しては以
下の技術は、唯一の先行技術、最良の先行技術若
しくは最も関係する先行技術であるとして提示さ
れたものではないことを理解されたい。 ＜特 許＞ １ 米国特許第4071902号 ２ 米国特許第4051353号 ３ 米国特許第3961252号 ４ 米国特許第3961254号 ５ 米国特許第3961251号 ６ 米国特許第4063080号 ７ 米国特許第4051352号 ８ 米国特許第3789205号 ９ 米国特許第4006492号 10 米国特許第4063078号 11 米国特許第3783254号 12 米国特許第3761695号 13 米国特許第3784907号 14 米国特許第3746973号 15 米国特許第3781683号 16 米国特許第3803483号 17 米国特許第3815025号 18 米国特許第4055754号 19 米国特許第4225957号 20 米国特許第4140967号 21 米国特許第4220917号 22 米国特許第4074851号 23 米国特許第3806891号 24 米国特許第4244048号 ＜出版物＞ １ “Introduction to An LSI Test System”
by M.Correia and F.B.Petrini、14th Design
Automation Conference Proceedings”、June
20、21 and 22、1977、New Orleans、
Louisiana、IEEE Catalog Number 77、
CH1216―1C、pages 460―1. ２ “Ａ Logic Design Structure For LSI
Testability”by E.B.Eichelberger and T.W.
Williams、14th Design Automation
Conference Proceedings、June 20、21 and
22、1977、New Orleans、Louisiana、IEEE
Catalog Number 77、CH 1216―1C、pages
462―8. ３ “Automatic Checking of Logic Design
Structures For Compliance with Testability
Ground Rules”by H.C.Godoy、G.B.Franklin
and P.S.Bottoroff、14th Design Automation
Conference Proceedings、June 20、21 and
22、1977、New Orleans、Louisiana、IEEE
Catalog Number 77、CH 1216―1C、pages
469―478. ４ “Test Generation For Large Logic
Networks”by P.S.Bottoroff、R.E.France、
N.H.Garges and E.J.Orosz、14th Design
Automation Conference Proceedings、June
20、21 and 22、1977、New Orleans、
Louisiana、IEEE Catalog Number 77、CH
1216―1C、pages 479 to 485. ５ “Delay Test Generation”by E.P.Hsieh、
R.A.Rasmussen、L.J.Vidunas and W.T.
Davis、14th Design Automation Conference
Proceedings、June 20、21 and 22、1977、
New Orleans、Louisiana、IEEE Catalog
Number 77、CH 1216―1C、pages 486 to
491. ６ “Delay Test Simulation”by T.M.Storey
and J.W.Barry、14th Design Automation
Conference Proceedings、June 20、21 and
22、1977、New Orleans、Louisiana、IEEE
Catalog Number 77、CH 1216―1C、pages
492 to 494. ７ “Selective Controllability：Ａ Proposal
For Testing and Diagnosis”by F.Hsu、P.
Solecky and L.Zobniw、15th Design
Automation Conference Proceedings、June
19、20 and 21、1978、Las Vegas、Nevada、
IEEE Catalog Number 78、CH 1363―
1C、pages 110―116. ８ “Testability Considerations in Ａ VLSI
Design Automation System”by E.H.Porter
（Paper 2.3）1980 IEEE Test Conference、
CH 1608―９／80／0000―0026、S00.75. ９ “Automatic Test Generation Methods
For Large Scale Integrated Logic”by E.R.
Jones and C.H.Mays、IEEE Journal of
Solid―State Circuits、Vol.SC―２、No.4、
December 1967、pages 221―226. 10 “Technigues For The Diagnosis of
Switching Circuit Failures”、Proceedings of
the 2nd Annual Symposium on Switching
Theory and Logical Design、October
1960、pages 152―160. 11 “Semiconductor Wafer Testing”by D.E.
Shultis、IBM technical Disclosure
Bulletin、Vol.13、No.7、December 1970、
page 1793. 12 “Ａ Variation of LSSD and Its
Implications on Design and Test
Generation in VLSI”by S.Das Gupta、P.
Goel、R.G.Walther and T.W.Williams、
VLSI‘81International Conference、
University of Edinburgh、August 18―21、
1981. 13 “Enhancement Testability of Large
Scale Integrated Circuits Via test Plints
and Additional Logic”、by M.J.Y.Williams
and J.B.Angell、IEEE Trans.Comput.、
Vol.22、pp.46―60、January 1973. 14 “Designing LSI Logic For Testability”
by E.I.Muehldorf、Digest of Papers 1976、
Semiconductor Test Symposium、Memory
＆ LSI、（October 19―21、1976 held at
Cherry Hill、New Jersey）sponsored by
IEEE Cmputer Society and the Piladelphia
Section of the IEEE、pages 45―49. 15 “Impact of LSI On Complex Digital
Circuit Board Testing”by P.S.Bottoroff
and E.I.Muhldorf、Testing Complex Digital
Assemblies、Session 32、Electro 77
Professional Program Paper 32／３、pages
１ through 12、New York、April 19―21、
1977、Copyright 1977 Electro. 16 “Enhancing Testability of Large―Scale
Itegrated Circuits Via Test Points and
Additional Logic”by M.J.Y.Williams et al.
、IEEE Transactions on Computers Vol.C
―22、No.1、January 1973、pages 46―60. 17 “Automatic System Level Test
Generation and Fault Location For Large
Digital Systems”by A.Yamada、et al.、
15th Design Automation Conference
Proceedings、June 19、20 and 21、1978、
Las Vegas、Nevada、IEEE Catalog Number
78 CH 1363―1C、pages 347―352. 18 “LSI Chip Design for Testability”by S.
Das Gupta at al.、1978 IEEE International
Solid―State Circuits Conference、Digest of
Technical Papers、February 1978、pages
216 and 217. 19 “Design For Testability of the IBM
System／38”by L.A.Stolte et al.、Digest
of Papers、1979、IEEE Test Conference
（October 23―25、1979、Cherry Hill、New
Jersey）pages 29―36. 20 “Printed Circuit Card Incorporating
Circuit Test Register”by E.I.Muehldorf、
IBM Technical Disclosure Bulletin、
Vol.16、No.6、November 1973、page 1732. 21 “AC Chip In―Place Test”by M.T.
McMahon、Jr.、IBM Technical Disclosure
Bulletin、Vol.17、No.6、November 1974、
pages 1607―08. 22 “Shunting Technigue For Testing
Electronic Circuitry”by R.D.Harrod、IBM
Technical Disclosure Bulletin、Vol.18、
No.1、June 1975、pages 204―05. 23 “Interconnection Test Arrangement”by
J.D.Barnes、IBM Technical Disclosure
Bulletin、Vol.22、No.8B、January 1980、
pages 3679―80. 24 “Single Clock Shift Register Latch”by
T.W.Williams、IBM Technical Disclosure
Bulletin、Vol.16、No.6、November 1973、
pages 1961. 25 “Tfigger Arrays”by S.Das Cupta、IBM
Technical Disclosure Bulletin、 26 “Logic―Array Isolation by Testing”by
P.Goel、IBM Technical Disclosure
Bulletin、Vol.23、No.7A、December 1980、
pages 2794―2799. 27 “Functionally Independent A.C.Test For
Multi―Chip Packages”by P.Goel and M.T.
McMahon、IBM Technical Disclosure
Bulletin、 28 “Automated Data Base―Driven Digital
Testing”by A.Toth et al.、Computer
（IEEE Computer Society）Volume ７、
Number １、January 1974、pages 13―19. 29 “Shift Register Latch For Package
Testing in Minimum Area and Power
Dissipation”by E.F.Culican、J.C.
Diepenbrock and Y.M.Ting、IBM Technical
Disclosure Bulletin、 〔本発明の要旨〕 本発明は、先行技術の問題を解決し、高密度実
装構造体上に若しくは中に含まれる複数の相互接
続されたチツプについて各チツプ及びチツプ間の
接続のテストを可能にする、回路形式の設計規則
若しくは方法、及びテスト方法若しくは方法論
（Methodology）である。 ここで初めに述べられるように、そして後で示
される本発明の詳細な説明からさらに十分明らか
になるように、複数の相互接続された半導体チツ
プを含む高密度実装構造体は、一般に、
IBMNEWS、SPECIAL EDITION、November
1980、Copyright 1980に開示されているタイプ
である。高密度実装構造体は、“熱伝導モジユー
ル（Thermal Conduction Module）”と呼ばれ
る。 “熱伝導モジユール”は、例えば100若しくは
118の利用可能なかなり大きな数のチツプ配置を
有する。チツプは、その電力及び入出力の能力が
基板の底から伸びる1800個のピンを通して提供さ
れる大きな多層セラミツク基板の上に設けられ、
そして相互接続される。チツプを設けた基板は、
冷却の“ハツト（hat）”のサブアセンブリの部分
であるバネが設けられたピストンが各チツプと接
触することになるような冷却フレームに設けられ
る。ピストン用のハウジングを提供する他に、ハ
ツト部は、チツプからの熱の伝導をも助けるヘリ
ウム・ガスを含む。続いて、ハツト部は、水（若
しくは液体）冷却されるアセンブリに取付けられ
る。 “熱伝導モジユール”の多層セラミツク基板は
各シートの実行すべき機能に従つて“特徴付け
（Personalize）”される、未焼成の（グリーン）
セラミツクのシートから形成される。最初に、何
千もの微細な穴、即ち貫通孔（via）が各シート
に穿孔される。電気信号を伝える配線パターン
が、金属マスクを通してシート上に金属性のペー
ストを刷ることにより形成される。貫通孔はま
た、ある層即ちシートから他への電気接続を提供
するために、このペーストで充電される。層は、
加熱及び加圧下で一緒に積み重ねられそして積層
される。それから積層体は、それを圧縮するプロ
セスで焼成される。この結果、所望の電気特性を
有するタイルのようなかたい基板を生じる。付加
配線用の他かに続くチツプの設定及びピンの装着
用の信頼できる接触表面を提供するために、基板
の上にはさらに金属がメツキされる。完成した基
板は90ミリメータ程度の正方形の大きさ及び5.5
ミリメータの厚さをし得る。 チツプを基板に接続する技術は、一般には、米
国特許第3429040号に開示されたような方法によ
る。 （以下の出版物もまた参照される。即ち、(1)
“Ａ Critique of Chip―Joining Techniques”
by L.F.Miller、April 1970／Solid State
Technology、Vol.13／No.4、Pages 50―62； (2)“Ａ Fabrication Technique For
Multilayer Ceramic Modules”by H.P.Kaiser
et al.、Solid State Technology／May 1972、
Vol.15／No.5、Pages 35―40）、この後に詳述さ
れる説明から十分に明らかになるように、本発明
の実施例は、LSSDルール又は制約
（Constraint）を使用し、またある付加回路及び
チツプ・レベルでの配線を必要とする。 〔本発明の目的〕 本発明の主目的は、改良されたエレクトロニク
ス・テスト技術及び構造を提供することである。 本発明のさらに主目的は、分離の方法及びテス
ト構造による改良されたチツプのテストを提供す
ることである。 また本発明の主目的は、過度に長いテスト時間
を必要とすることなく、高密度実装構造体中に含
まれる複数の相互接続されたチツプの各チツプの
テストを可能とするテスト方法及びテスト回路を
提供することである。本発明によるテスト方法及
び構造は、最上部表面のプローブ操作を用いてチ
ツプの決つた場所でのテスト操作、又はピンを通
してのテスト操作を有する高価なテストの発生を
必要としない。 本発明の他の目的は、第２レベルのパツケージ
及びそれ以上のテスト・パターン発生必要条件を
チツプに必要とされるものにまで減少することで
ある。 本発明の他の目的は、チツプの結合（即ち、基
板への接続）及びチツプ間の配線の欠陥に対する
テストについてのテスト・パターン発生を簡単に
することである。 本発明の他の目的は、最終的なテスト、診断及
びフイールド・リターン（field return）の分析
に対する第２レベルのパツケージのプローブ操作
を省略することである。 〔本発明の開示〕 エレクトロニクス・チツプの決つた場所でのテ
スト（Electronic Chip―In―Place Test 即
ち、ECIPT）は、LSSDハードウエアの使用を拡
張しそして以下のような利点を提供する構造及び
方法である。即ち、 (A) 大きな論理アセンブリ、即ちフイールド置換
可能なユニツト（Field Replaceable Unit、
FRU）又は完全なコンピユータ・システムに
対するテスト発生の問題は、論理アセンブリを
構成する個々の論理チツプに対するテストを発
生するものまでに下げられる。チツプの入力及
びチツプの出力の各々の完全な制御可能性及び
観測可能性を仮定すると、個々の論理チツプに
対するテスト発生がなされる。それから発生さ
れたテストは、外部のパツケージ・ピンのみを
用いてチツプ・パツケージング（モジユール、
カード、ボード、フレーム等）のいずれかのレ
ベルで再び印加され得る。（ここで用いられて
いるように“パツケージ・ピン”及び“外部の
パツケージ・ピン”という言葉は、より一般的
な“アクセスしやすいパツケージ接点”という
言葉と同義的に用いられる。また“チツプ・ピ
ン”又は“チツプ端子”という言葉は、“チツ
プ・パツド”という言葉及びより一般的な“チ
ツプ接続子”という言葉と同義的に用いられ
る。） (B) パツケージ配線（即ち、チツプ間及びパツケ
ージのＩ／Ｏ間の配線）の全てのレベルが、開
いたりまたシヨートした両方の欠陥に対して容
易にテスト可能である。テストは、簡単な手順
により発生され、そして外部のパツケージ・ピ
ンを通つて単独で印加され得る。これらのテス
トは数にして非常に少なく、しかもパツケージ
配線のほとんど完全なチエツク操作を提供す
る。これは、アセンブリの欠陥に対してのみの
テストについて非常に高いテスター処理能力を
可能にする。さらに、パツケージをプローブす
る必要なしに優れた診断結果が提供される。 (C) 欠陥のあるFRUがあるなら、FRUの外部ピ
ンのみを用いて各チツプを容易に再テストでき
る。最も悪い場合の再テストは、駄目なチツプ
についての診断分析を与え、これによりFRU
の修理プロセスを容易にすることになる。 (D) チツプ・レベルで印加される同じテストは、
コンピユータ・システムのレベルで、即ちメイ
ンテナンス・プロセツサーを用いて製造場所で
又はカストマーの据え付け場所で印加され得
る。このように、パツケージ間の接続（カー
ド、ボード、ケーブル又はTCM）は、システ
ム・レベルでテスト・パターンを発生する必要
なく、テストされ得る。 (E) LSSDの数は、チツプ境界を横切つて実施さ
れる必要を実質的に減らし、従つてテスト可能
な設計を達成する際の設計者の努力を簡単にす
るように決定する。ECIPT構造は、パツケー
ジ全体に対するLSSD規則を実施する必要を除
去する。代わりに、LSSD規則は、各チツプ及
びパツケージのクロツク分配回路網（Clock
Distribution Network）に対して適用される必
要がある。さらに、パツケージのSRLへ及びそ
こからデータをスキヤンする能力を保証する
LSSDの必要条件は、全体のパツケージ設計に
より満足されなければならない。〔LSSD規則
は、広範囲にわたつて開示され、そしてテスト
技術の中で義論されている。例えば、(1)米国特
許第3783254号又は(2)“Ａ Logic Design
Structure For LSI Testability”by E.B.
Eichelberger and T.W.Williams、14th
Design Automation Conference
Proceedings、Pages 462―８、June 20、21
and 22、1977、New Orleans、Louisiana、
IEEE Catalog Number 77、CH 1216―1C〕． (F) チツプ・レベルのテストは、パツケージング
の全てのレベルで再印加され得るので、エンジ
ニアリング変更から結果として生じるテスト発
生はエンジニアリング変更されたチツプのみに
限定される。このプロセスは、パツケージ全体
について再発生するテストによる現行の方法よ
りも実質的に速い。これはエンジニアリングの
向上を容易にする。 (G) まるでそれらの入力及び出力が全体的にアク
セスしやすいように個々の機能的な島状部分
（Functional Island）即ち孤立部分がテストの
発生を受けるように、この技術はVLSIチツプ
又はパツケージ上の機能的な島状部分に適用さ
れ得る。 〔ECIPT設計構成〕 ECIPTは、シフト・レジスタ・ラツチ（即
ち、SRL）が“拡張された（Extended）”テスタ
ー・プローブとして使用される設計構成を使用す
る。第１図は、SRLの概略を示す。一般に、SRL
は、１組のラツチ、即ちL1ラツチ及びL2ラツチ
より成る。第２図は、アンド反転ゲートにおける
第１図のSRLの実施を示す。第３図及び第４図に
おけるように、幾くつかのSRLがシフト・レジス
タを形成するために一緒に結合され得る。第３図
は、単一のチツプに含まれる３つのSRLの相互接
続を示す。第４図は、モジユール又はパツケージ
ング構造体に含まれる４つのチツプのSRLの相互
接続を示す。（例えば、米国特許第3761695号、第
3783254号及び第3784907号を参照のこと）。Ｌ１
及びＬ２のラツチは、幾くつかのデータ・ポート
を有し得る。クロツク入力がパルス化されるとき
にデータ入力の論理状態が各ラツチにストアされ
るように、各データ・ポートはデータ入力及びク
ロツク入力により決定される。正確な動作のため
に１つのパルスが各ラツチの多くても１つのデー
タ・ポートのクロツク入力で印加されることが仮
定される。第１図に示されたL1ラツチは、スキ
ヤン・データ入力（Ｉ）及びスキヤン・クロツク
(A)を有する“スキヤン”データ・ポートを備え
る。第１図のL2ラツチもまた、L1ラツチの出力
に接続されたそのスキヤン・データ入力、並びに
クロツク(B)を有する“スキヤン”データ・ポート
を備える。第１０図の第３段のシフト・レジスタ
は、次のように形成される。即ち、(i)全てのSRL
のＡクロツク入力をユニーク（unique）即ち唯
一の外部のＡクロツク用チツプ・パツド(A)に接続
すること。(ii)全てのSRLのＢクロツク入力をユニ
ークな外部のＢクロツク用チツプ・パツド(B)に接
続すること。(iii)スキヤン入力（IN）と呼ばれる
ユニークなチツプ・パツドをシフト・レジスタ中
の最初のSRLの１入力に接続すること。(iv)シフ
ト・レジスタ中の最後のSRLのL2出力をスキヤ
ン出力（OUT）と呼ばれるユニークなチツプ・
パツドに接続すること。 スキヤン・イン、クロツクＡ、クロツクＢ及び
スキヤン・アウトのチツプ・パツドを用いて、シ
フト・レジスタにどのような所望の状態を与える
（ロードする）こと、又はシフト・レジスタの状
態を観る（アンロードする）ことが可能である。 構造体は、第４図に示されているようにパツケ
ージングのさらに上のレベルまで拡張される。こ
こでは、４つのチツプは、直列形式で接続されそ
してユニークなモジユールのスキヤン・イン及び
モジユールのスキヤン・イン及びモジユールのス
キヤン・アウトのピンまで出されている。それら
のスキヤン・イン及びスキヤン・アウトのパツド
を有する。Ａクロツク及びＢクロツクのチツプ・
パツドは並列に接続され、そしてユニークなモジ
ユールのクロツクＡ及びモジユールのクロツクＢ
のピンまで出されている。 Ｌ１及びＬ２のラツチのスキヤン・データ・ポ
ートは、一般的に、テストの目的のみのために、
即ち所望により個々のSRLをロードしたり又はア
ンロードするように用いられる。Ｌ１及びＬ２の
ラツチは、SRLのシステム使用（LSSD設計にお
けるように）に対してさらにデータ・ポードを有
し得る。データ・ポートは、システム・データ入
力(D)及びシステム・クロツク入力(C)を有して第１
図では示されている。ECIPTのために、L2ラツ
チは、テスト・データ・ポートと呼ばれるユニー
クな付加的データ・ポートを有することが可能で
ある。もしＴ―クロツクがパルス化されると、
L2ラツチがテスト・データ入力（TI）の状態を
ストアするように、テスト・データ・ポートは、
テスト・データ入力（TI）及びテスト・クロツ
ク入力（Ｔ）を有する。テスト・データ・ポート
を有するL2ラツチを含んでいるSRLは、ここで
は後に、テストSRL即ちTSRLとして参照される
のであるが、これは第５図及び第６図に示されて
いる。 ECIPT構成若しくは構造は、チツプがモジユ
ール、カード、ボード、TCM等に実装されると
きには、チツプのために発生されたテストが再び
印加され得るような手段を提供する。この構造は
さらに、チツプの入力及び出力と関係する故障の
他かに、いずれかのパツケージ・レベルにおける
チツプ間の配線と関係する故障についての簡単に
されたテストのための手段を提供する。モジユー
ル上のチツプの概念（notion of ａ chip on ａ
module）は、表現の容易さのために厳密に選
択されるが、しかし、本発明の構造及び実施は良
く限定された境界を有するいかなる論理連結
（any logic connective）にも適用されること
は、当業者には容易に理解されるところである。 規定（Provision）１ テスト・モードでは、SRL及びTSRLは次のよ
うに構成される。即ち、 (a) チツプの各出力は、ユニークなSRLにより制
御される。 (b) 各非クロツク（non clock）入力は、ユニー
クなTSRLで直接に観測可能である。 上記条件(a)及び(b)の達成を可能とする幾くつか
の手段が存在する。第７図は、次のような多重化
即ちマルチプレクス化を概略を示している。即
ち、 (1) テスト・モードの制御入力がオン（論理的に
は１のレベル）のときには、全てのチツプ・ド
ライバがL1ラツチの出力で制御され得る。 (2) Ｔ入力がオン（論理的には１のレベル）でＣ
入力（第５及び第６の両図を参照のこと）がオ
フ（論理的には０のレベル）のときには、全て
の非クロツクのチツプ入力がTSRLのL2出力で
観測され得る。 チツプ・ドライバとTSRLを構成するためのテ
スト・データ・ポートを有するL2ラツチとを制
御するL1ラツチが好ましい実施例であるが、本
発明は、Ｌ１及びＬ２の役割を逆にしても動作可
能である。 規定 ２ チツプ入力が、そのチツプに対するLSSDシス
テムのクロツキング機構の部分として用いられる
場合には、入力は、次のようにゲートされなけれ
ばならない。即ち、 (a) 入力の論理状態はユニークなSRL中で捕えら
れ得る。 (b) チツプがテスト・モードの間に、入力はチツ
プ出力へ多重化される（第７図におけるよう
に）、テストSRL又はSRLの状態を変えない。 第８図は、上記の条件(a)及び(b)を達成するため
の機構を示す。テスト・モード制御入力信号は反
転され、そしてチツプに入る全てのシステム・ク
ロツク信号をゲートするように用いられる。 規定 ３ チツプ出力が、パツケージLSSDのクロツク分
配回路網の部分として用いられる場合には、その
出力に対するテスト・データ・ポートは、Ｌ１の
SRL出力よりもむしろ対応するクロツク入力レシ
ーバ（第９図におけるような）から駆動されなけ
ればならない。 もしチツプがクロツク入力に対するフアン・ア
ウト機能を提供するなら、各対応するチツプ・ク
ロツク出力は上記のように接続されなければなら
ない。 規定 ４ 規定１、２、及び３で述べられた機構を含むチ
ツプが、モジユール（又はいずれかの２番目のレ
ベルのパツケージ）上に接続されるときには、以
下の条件が確立されるべきである（第１０図参
照）。即ち、 (a) 全てのシフト・レジスタの制御及びデータ
（スキヤン・イン、スキヤン・アウト、クロツ
クＡ、クロツクＢ）は、モジユールのＩ／Ｏに
接続されるべきである。 (b) 全てのシステム・クロツクは、モジユールの
Ｉ／Ｏから制御可能であるべきである。 (c) 各チツプのテスト・クロツク（Ｔ）のパツド
は、並列な回路網中で接続され（Ａ及びＢのク
ロツク回路網に類似する）、そしてモジユール
のＩ／Ｏまで出力されるべきである。 (d) 各チツプのテスト・モードの制御パツドは、
各チツプが別々に制御されるように接続される
べきである。各チツプに対するテスト・モード
の制御（TMC）入力パツドは、別々のモジユ
ールＩ／Ｏに接続され得る。デコーダの配置も
また、多数のチツプを有するモジユールに対し
て必要とされるモジユールのＩ／Ｏの数を減ら
すように用いられ得る。 上記の条件(a)乃至(d)がモジユール（TCM等）
に存在する場合には、各モジユールのネツトが以
下の条件を満すことを同時に保証して、チツプの
全てをテスト・モードに設定することが可能であ
る（第１１図参照）。即ち、 (1) モジユールのネツトの全てのノードが、SRL
間に含まれる。又は、 (2) モジユールのネツトの全てのノードが、モジ
ユールのＩ／Ｏ及びSRLの間に含まれる。 上記の条件(a)乃至(d)がモジユールに存在する場
合には、以下の状況がそのチツプに適用される
と、１つ以外の全てのチツプをテスト・モードに
設定することが可能である（第１２図参照）。即
ち、 (1) 非クロツクのチツプ入力が、他のチツプの
SRL又はモジユールのＩ／Ｏから駆動される。 (2) チツプのクロツク入力が、モジユールのＩ／
Ｏから直接的に、又は他のチツプの独立なパス
を通してモジユールのＩ／Ｏから間接的に駆動
される。 (3) チツプの出力は、SRL又はモジユールのＩ／
Ｏを駆動する。 各構成の使用は、テスト手順が十分に示されて
いるこの後で十分に述べられる。 先にも述べたように、モジユール上のチツプの
概念は表現の容易さのために厳密に選択されるが
しかし本発明の構造及び実施は、良く限定された
境界を有するいかなる論理連結にも適用される。
チツプとは異なる論理連結にECIPT構造を適用
することが、第４１乃至第４３の各図に示されて
いる。第４１図では、破線で囲まれて示された論
理連結は、そのオフ・チツプのドライバーを含ま
ないが、しかしこのチツプの入力のソースとなる
それらオフ・チツプのドライバー（他のチツプに
おける）を含むチツプより成る。全ての論理連結
が第４１図に示されているようであるなら、第４
２図のECIPT構造は、第４３図におけるよう
に、各オフ・チツプのドライバーにおけるテスト
SRLのL1／L2ラツチの組を用いることにより、
論理的に実施され得る。この構成により与えられ
る利点は、それらの間の接続、並びにテストSRL
のラツチ、MUX、及びオフ・チツプのドライバ
ー（OCD）を構成する回路が、単一のマクロ
（ａ single macro）にカスタマイズされ
（customized）得ることである。第２３図の
ECIPT構造と違つて、第４２図のECIPT構造
は、より複雑なパツケージ配線テストを必要とす
る。 〔チツプのテスト手順〕 ECIPTチツプについてのテスト発生プロセス
は、LSSD論理を有するチツプについて使用さ
れ、そして幅広く出版されてきたものに、類似
（若しくは、本質的に同一）である。テスト・パ
ターンを発生しそしてテストを実行するのに必要
な装置及びプログラム制御の全ては、先行技術で
知られている。例えば、テスト中のユニツト又は
チツプにおいて組合せてテストを実行するための
テスト・パターンを発生するのに必要なプログラ
ムは、1970年10月19日にIBM Thmas J.Watson
Research CenterよりResearch Repart RC
3117に発表されたW.G.Bouricius等による
“Algorithms for Detection of Faults in Logic
Cireuits”という論文に示されている。故障テス
トの計算についてのアルゴリズムは“Diagnosis
of Automata Failures Ａ Calculus and ａ
Method”by J.Paul Roth in the IBM Journal
of Research and Development、July 1966に示
されている。これらの論文は、テストの発生及び
テストの評価についてのプログラムされたアルゴ
リズムをどのように展開するかを示している。こ
れらは、自動的なテスト発生システムに必要な仮
定した欠陥のデータの発生を含む。 本発明は、テスト中のユニツト又はチツプへ印
加されるテスト・パターンの発生に関するのでは
なくて、むしろユニツトの構造、並びにパターン
がそれに印加されるときにユニツトをテストする
方法に関するものであることは理解されるべきで
ある。ユニツト又はチツプのテストを達成するた
めに、LSSD及び本発明の必要条件がユニツト中
には存在しなければならない。 ECIPTチツプについてのテストの実際の適用
は、LSSDチツプ及びシステムに対して使用され
るものに類似（若しくは本質的に同一）であり、
先行技術に広範囲にわたつて示されている。例え
ば、米国特許第3783254号、第3761695号、第
3784909号及びThe 14th Design Automation
Conference Proceedings、June 20、21 and
22、1977、New Orleans、Louisiana、IEEE
Catalog Number 77、CH 1216―1C、Pages 460
―１に示されている前に認識した出版物に各々示
されている。 〔パツケージのテスト手順〕 １以上のECIPTチツプを含むECIPTパツケー
ジの論理テスト動作は、３つの明確な段階に分類
され得る。即ち、 (a) シフト・レジスタのテスト (b) パツケージ配線のテスト (c) チツプ内部のテスト この３つの段階は上に記載した順に実行され
る。 シフト・レジスタのテスト（又はSR測定テス
ト） シフト・レジスタのテストは、シフト・レジス
タの機能性を保証するようなものである。（シフ
ト・レジスタは、シフト・レジスタ・ラツチ
（SRL）及びテストのシフト・レジスタ・ラツチ
（TSRL）より成ることを理解されたい。）テス
ト・データは、２つのテスト、即ちフラツシユ
（Flush）・テスト及びシフト・テストから成る。 フラツシユ・テストは次の構成をなす。即ち、 (i) パツケージ入力ピンが、LSSDスキヤン状態
に設定される。 (ii) LSSDシフト・レジスタのＡ及びＢのクロツ
クが、それらの“オン”即ち“活動
（active）”状態に保持される。 (iii) 010の列が、パツケージ・スキヤン入力
（SI）ピンに印加される。 (iv) シフト・レジスタに沿つてSIとSOとの間に
偶数の極性の反転が存在するなら、対応する
010の列が、パツケージ・スキヤン出力
（SO）・ピンで測定される。さもなければ、SO
では、101の列が測定される。 シフト・テストは、次の構成をなす。即ち、 (i) パツケージ入力ピンが、LSSDスキヤン状態
に設定される。 (ii) 01100の列が、SIピンに印加される。 (iii) 各０／１の値が、01100の順にSIピンに設定
されてからＡクロツク・パルスに続いて、Ｂク
ロツク・パルスが印加される。 (iv) 第１４図におけるように、極性反転について
の調整後にそれが測定される場合に、SIピンに
印加される列がSOピンに伝わるように、Ａク
ロツク・パルスに続いてＢクロツク・パルスが
十分な回数の後に印加される。（第１５図の波
形を参照のこと。） 各シフト・レジスタ・ラツチが、初期状態（０
又は１）及び続く状態（０又は１）の全ての可能
な組合せに対して実行され、そしてシフト・レジ
スタの残りの部分を通してシフトさせた後に、各
組合せがSOピンで測定されることが保証される
かぎり、シフト・テストにおけるSIピンに印加さ
れる値のいかなる列も満足なものである。 パツケージ配線のテスト このテストの目的は、次の故障を検出し診断す
ることである。即ち、 (a) パツケージにマウントされるチツプの端子、
即ちピン（パツド接続子）に関係する故障 (b) パツケージのこれらのチツプの端子即ちピン
（パツド接続子）を相互接続するパツケージ配
線に関係する故障 ECIPT構造の先の説明に述べられ、そして第
１６図に示されているように、ECIPTパツケー
ジの各チツプは、同時に、次のような構成のテス
ト・モードに設定され得る。即ち、 (a) 各非クロツク出力ピンが、ユニークなシフ
ト・レジスタのL1ラツチにより制御される。 (b) 各クロツク出力ピンが、同じチツプの対応す
るクロツク入力ピンにより制御される。 (c) 各入力ピンの状態が、パツケージのＴクロツ
クを１度パルス化することにより、ユニークな
シフト・レジスタのL2ラツチにラツチされ得
る。 パツケージの全てのチツプがテスト・モードに
設定される前に、個々のシフト・レジスタのラツ
チの組（Ｌ１及びＬ２のラツチの組）は、LSSD
シフト・レジスタのロード能力（load capa
bility）を用いて、いかなる所望の状態にも設定
され得る。同様に、テスト状態のパツケージでＴ
クロツクをパルス化した後に、各シフト・レジス
タのL2ラツチの内容は、LSSDシフト・レジスタ
のアンロード能力（unload copability）を用いて
観測され得る。実際、上記に概略が示された手順
を用いることにより、各チツプの出力ピンは、広
範囲に且つ独立に観測可能にされる。パツケージ
入力ピン及びパツケージ出力ピンの直接の制御可
能性及び観測可能性に加えて、パツケージ配線を
テストすることは簡単なことである。（米国特許
第3429040号に開示されている、基板へのチツプ
の“フリツプ・チツプ”配線ではチツプの端子又
はピンは、実際にパツド接続子である。） もし、チツプ出力のドツト動作（dotting）が
全く許されないようなパツケージであるなら、２
つの独立なテストは、第１７図に示されているよ
うに１にとどめられた（stuck―at―１）及び０
にとどめられた（stuck―at―０）の欠陥につい
て、チツプのピン及びパツケージの配線をテスト
するのに十分である。最初のテストは、次の構成
をなす。即ち、 (a) 各チツプの出力ピンは、最初に関連するシフ
ト・レジスタ・ラツチを１の状態にロードし、
そして全てのチツプをテスト・モードに設定す
ることにより、１の状態へ駆動される。 (b) 各パツケージの入力ピンは、１の状態に設定
される。 (c) Ｔクロツクは、各チツプの入力ピンの状態を
ユニークなシフト・レジスタのL2ラツチ中へ
捕えるために、パルス化される。 (d) 各パツケージの出力ピンは、１状態について
測定される。 (e) シフト・レジスタは、アンロードされ、そし
てチツプ入力ピンの状態を捕えるべきであつた
各シフト・レジスタのラツチにおける１につい
て測定される。 第２のテストは、１状態の代わりに、０状態が
印加され、又は測定されることを除いて、最初の
テストと同じである。 もしパツケージが２以上のチツプ出力がドツト
されるような場合なら、Ｎ＋１のテストが、単一
の０にとどめられた（ｓ―ａ―０）及び１にとど
められた（ｓ―ａ―１）欠陥について、チツプの
ピン及びパツケージの配線をテストするのに十分
である（ここで、Ｎはパツケージのどこかで一緒
にドツトされたチツプ出力の最大数である）。ｎ
個の出力ピンのドツト動作の結果、その入力及び
出力における単一のＳ―ａ―０及びＳ―ａ―１の
欠陥に対するｎ＋１のテストを必要とする、ｎ−
入力、単一の出力の論理ゲート（アンド又はオ
ア）の形成を生じる。後に示した表は、ｎ入力
アンド・ゲートについてのｎ＋１のテストを示
す。同じく表は、ｎ入力オア・ゲートについて
のｎ＋１のテストを示す。パツケージの各ドツト
の入力は、互いに独立して制御され観測され得る
ので、全てのドツトは並列にテストされ得る。こ
れゆえに、Ｎがパツケージのドツトされたチツ
プ・ピンの最大数なら、Ｎ＋１のテストで十分で
ある。パツケージの他のチツプ出力ピンとともに
はドツトされないチツプ出力ピンは、２つのテス
ト、即ち１及び０の印加及び測定を必要とする、
単一の入力及び単一の出力を有する単純ドツト
（trivial dot）として扱われ得る。一緒にドツト
された最大Ｎ個のピンを有するパツケージのＮ＋
１のテストは、各独立なドツトの対応する１、
２、……、Ｎ＋１のテストを単純に組合せること
により得られる（他とともにドツトされないチツ
プ出力ピンは、ｎ＝１の単純ドツトとして扱われ
る）。独立なドツトのテストを組合せる際に、ｍ
（各ｎ＜Ｎについて）の入力を有する各ドツトの
出力及び入力は、Ｎ＋１＜ＭＮ＋１である全て
のテストＭに対してかまわない（the dont
care）即ちＸの状態に設定される（ここでｎは、
１つのドツトへの入力の数として定義されている
Ｎは、パツケージにドツトされたチツプ・ピンの
最大数として定義され、またＭは、パツケージ配
線についてのＮ＋１のテストのうちの１つであ
る）。後に示した表は、ｎ＝１の単独ドツト、
ｎ＝２のドツト、ｎ＝３のドツトを有し、そして
ドツトが結果としてアンド・ゲートを生じている
例についての対応するテストを組合せることによ
り得られるＮ＋１のテストを示す。第１８図は、
多くても２つのチツプ出力がパツケージのどこか
で一緒にドツトされた例に対して必要とされる３
つのテストを示す。 以上述べたテスト手順により、チツプ・ピン又
はパツケージ配線での単一のとどめられた欠陥
（single stuck fault）に関する優れた診断結果が
達成され得る。上記の簡単なテストに基づいて、
単一のとどめられた欠陥は、故障パツケージ・ネ
ツトに対して直ちに診断可能である。単一のチツ
プ出力ピン又はパツケージ入力ピンでスタート
し、そして単一のチツプ入力ピン又はパツケージ
出力ピンで終了するパツケージ・ネツトに対して
は、診断分解能はもはや向上され得ない。１より
多いチツプ入力ピン又はパツケージ出力ピンで終
了するパツケージ・ネツトについては、個々のチ
ツプ入力ピン又はパツケージ出力ピンに接続して
いるネツトの部分に対する単一のとどめられた欠
陥を診断することは可能である。なぜなら、ネツ
トのこのような部分は各々第１９図におけるよう
に独立に観測可能だからである。第１９図では、
パツケージ・ネツトの１乃至６の部分は、パツケ
ージ出力ピン及び４つのL2ラツチで観測される
値に基づいて独立に診断可能である。１より多い
チツプ出力ピン又はパツケージ入力ピンでスター
トするパツケージ・ネツトについては、個々のチ
ツプ出力ピン又はパツケージ入力ピンに対してユ
ニークであるネツトの部分について、区別可能な
単一のとどめられた欠陥を診断できる。なぜなら
各部分の結果が、ａ、ｂ及びｃの各部分が各各
１、１及び０にとどめられた診断結果を生じる３
つのテスト列の故障を示す第２０図におけるよう
な異なるテストで独立に観測され得るからであ
る。第２０図では、各部分の結果が異なるテスト
で独立に観測され得るので、個々のチツプ出力ピ
ン（又はパツケージ入力ピン）に対してユニーク
であるネツトの部分についての区別可能な単一の
とどめられた欠陥を診断可能である。 パツケージ・ネツト間のシヨートもまた、パツ
ケージ・ネツトにおける単一のとどめられた欠陥
に対して適用されるのと類似の単一のテストを用
いて検出され得る。第２１図は、２つの別個のパ
ツケージ・ネツト（ドツト・アンドを形成すると
仮定された）のシヨート、並びにパツケージ配線
における単一のとどめられた欠陥についてのテス
トと同じ方法で適用され得る対応するテストを示
す。従つて、パツケージ・ネツトのソースは独立
に制御可能であり、受信側（sink）は独立に観測
可能であるので、これらのネツトに関するシヨー
トのためのテストを発生し、そしてそれを検出す
ることは簡単なことである。 チツプ内部のテスト チツプ内部のテスト手順は、パツケージのチツ
プのうちの１つについて述べられる。（その内部
回路がテスト中のチツプ又は複数のチツプは“テ
スト中のチツプ”即ちCUT（Chip Under
Test）と呼ばれる）。チツプの内部をテストする
ために、各テストのある部分に対して、その“隣
接するチツプ”をテスト・モードに設定する必要
がある。その隣接するチツプは、その出力がテス
トされているチツプの入力又は出力のいずれかへ
直接接続しているものである。パツケージの全て
のチツプが、必ずしもテストされるべきチツプに
隣接している必要はない。これ故に、テストされ
ている最初のチツプに隣接していない他のチツプ
を同時にテストすることも可能である。同様に、
このような他の複数チツプは、最初のチツプと同
時にテストされ得る。同じ手順が、パツケージ上
のテストされるべき各チツプへ１度に１つづつ
か、又は全てのチツプがテストされることを確実
にするために複数のパスを用いて、１つのパスで
テストされるできる限り多くのチツプに適用され
ることは了期される。その内部がテストされるべ
きであるチツプは、また以後テスト中のチツプ
（CUT）として参照される。 説明の容易さのためにCUTの多くても１つの
入力ピンが、１つのパツケージ・ネツトに接続さ
れると仮定する。その他の場合は、CUTはテス
ト発生のために、１つのパツケージ・ネツトに接
続された２つ以上のCUT入力をCUTについての
単一の“擬似”入力で置換することにより、再定
義される。“擬似”入力は、同一のパツケージ・
ネツトに接続され、そして置換されたCUT入力
により駆動されたオン・チツプの回路の各々に接
続される（第２２図参照）。上記の再定義は、パ
ツケージのCUTの最初の機能を保持する。同様
に、またCUTの多くても１つの出力ピンが１つ
のパツケージ・ネツトに接続されると仮定する。
その他の場合には、CUTは、１つのパツケー
ジ・ネツトに接続された２以上のCUT出力を
CUTについての単一の“擬似”出力で置換する
ことにより、テストのために再定義される。この
“擬似”出力は、同じパツケージ・ネツトに接続
されそして置換されたCUT出力を駆動していた
オン・チツプ回路の各々に接続される（第２３図
参照）。また上記の再定義は、パツケージのCUT
の最初の機能を保持する。 説明の容易さのために、CUTのクロツク入力
は、ユニークなパツケージの入力ピンから直接制
御されると仮定する。第２４図は、CUTに対す
るクロツク信号が実際に隣接するチツプの出力と
してつくられる例を示している。第２４図の隣接
するチツプがテスト・モードに設定されるとき、
ECIPT構造は、クロツク出力ピンが隣接するチ
ツプのクロツク入力ピンに対してユニークに制御
されると仮定される。実際、CUTのクロツク信
号は、幾くつかのチツプを経て発生され得る。し
かしながら、それらのチツプをテスト・モードに
設定することは、第２５図におけるようにCUT
のクロツク信号がパツケージのクロツク・ピンか
ら直接制御されることを保証する。 CUTへの２つのクロツク入力が、第２６図に
おけるようにパツケージ上で一緒に結合される
か、又は第２４図におけるように同じパツケー
ジ・ピンから（幾くつかの隣接チツプを通つて）
制御されると仮定する。それからCUTは、テス
ト発生目的のために、同じパツケージ・ピンから
制御される“擬似”入力で２つのクロツク入力を
置換しまた置換されるクロツク入力信号が接続さ
れるCUTのそれらの内部回路ａ及びｂにつなが
る、単一の“擬似”入力信号を有するように再定
義され得る（第２８図参照）。これ故に、さらに
説明するため、各CUTのクロツク入力は大部分
を損うことなく、ユニークなパツケージ・クロツ
ク・ピンにより直接制御されると仮定する。 もしCUTの全ての隣接するチツプがテスト・
モードに設定されるなら、以下のようになる。即
ち、 (a) CUTのクロツク入力が、パツケージの入力
ピンから直接制御可能となる。 (b) CUTの非クロツク入力に接続されたパツケ
ージ・ネツトの各々は、１以上のユニークなパ
ツケージ入力ピン又はシフト・レジスタ・ラツ
チから直接制御可能となる。 (c) CUTの出力に接続されたパツケージ・ネツ
トの各々は、１以上のパツケージ出力ピン又は
シフト・レジスタ・ラツチで直接に観測可能と
なる。 説明の容易さのために、CUTの非クロツク入
力に接続されたパツケージ・ネツトが、１以上の
ユニークなシフト・レジスタ・ラツチからのみ直
接に制御可能であると仮定する。もしパツケージ
入力ピンがまたパツケージ・ネツトを制御すると
すると、最初のシフト・レジスター・ロード後に
必要とされるパツケージ・ピンを非制御状態（パ
ツケージ・ドツト機能がオアなら０、パツケー
ジ・ドツト機能がアンドなら１）へ設定すること
は簡単なことである。また説明を容易にするため
にCUTの出力に接続されたパツケージ・ネツト
が最初にＴクロツクをパルス化してそして続いて
シフト・レジスタをアンロードすることにより、
１以上のユニークなシフト・レジスタ・ラツチで
のみ直接観測可能であると仮定する。もしパツケ
ージ出力ピンがまた含まれるなら、Ｔクロツクを
印加する前にこれらのピンを観測することは簡単
なことである。CUTの非クロツク入力が、１以
上のシフト・レジスタ・ラツチにより制御される
パツケージ・ネツトに接続される場合は、第２９
図におけるようにこれらのシフト・レジスタ・ラ
ツチのうちの１つ以外の全てを非制御状態（パツ
ケージ・ドツト機能がオアなら０、パツケージ・
ドツト機能がアンドなら１）へ初期設定すること
は簡単なことである。それ故に、テストのために
各非クロツクCUT入力が、ユニークなシフト・
レジスタ・ラツチから直接制御されると仮定し得
る。他のチツプから出力へまた接続されているパ
ツケージ・ネツトへCUTの出力が接続される場
合には、他のチツプ出力を制御するシフト・レジ
スタ・ラツチはまた第３０図におけるように非制
御状態（上記の定義を参照）へ初期設定される。
それ故に、テストのために各CUT出力はＴクロ
ツクをパルス化しそして続いてシフト・レジスタ
をアンロードすることにより、ユニークなシフ
ト・レジスタ・ラツチで直接観測可能であると仮
定され得る。初めにも述べたようにCUTのクロ
ツク入力は、パツケージ入力ピンから直接制御さ
れる。 CUTに対するテストは、２つの方法のうちの
１つで発生され得る。即ち、 (a) 周囲のシフト・レジスタ・ラツチ、並びに
CUTクロツク入力を制御するそれらのパツケ
ージ・ピンを有するCUTは、先行技術の参考
文献に述べられた意味においては、ここでは超
えるものとして十分に認識される論理分割（第
３１図）として扱われる。（特に、米国特許第
3783254号、第3761695号、第3784909号及び
The 14th Design Automation Conference
Proceedings、June 20、21 and 22、1977、
IEEE Catalog Number 77、CH 1216―1Cに
示された先に認識した出版物） (b) CUTテストは、孤立して発生され、そして
周囲のシフト・レジスタ・ラツチ及びパツケー
ジ・ピンに移される。 論理分割の方法は出版された文献にさらに述べ
られているので、移動の方法について詳細述べる
ことにする。 もしテストが以下に述べられる方法で強制的に
行なわれるなら、孤立CUTテストは容易にパツ
ケージに移され得る。即ち、 (a) 第３２図におけるように、テスト励起がシフ
ト・レジスタ・ラツチ及びCUTの入力に印加
される初期値より成り、そしてテスト応答が、
CUTの出力を測定することよりなる。 (b) CUT入力及びシフト・レジスタ・ラツチに
初期値を印加した後のテスト動起が１以上のシ
ステム・クロツクのパルス、Ａ若しくはＢのク
ロツクを含む。第３３図におけるようにテスト
応答はCUT出力の初期の測定がない場合以外
はアンロードされる続くシフト・レジスタによ
り得られる。 (a)タイプのテストのパツケージへの移動は、第
３４図に示されているように、以下のようにして
達成される。即ち、 (i) 最初のシフト・レジスタは、パツケージの隣
接するチツプがテスト・モードにあるときに、
CUT入力をユニークに制御する外部（CUTへ
の）シフト・レジスタ・ラツチ、並びにCUT
の内部シフト・レジスタ・ラツチの値を設定す
るようにロードする。 (ii) CUTの隣接するチツプを全てのテスト・モ
ードに設定する。 (iii) CUTの出力応答を対応するユニークなシフ
ト・レジスタ・ラツチにおいて捕えるためにＴ
クロツクをパルス化する。 (iv) 隣接するチツプの全てを通常モードに再設定
する。 (v) CUTの出力応答を間接的に測定するために
シフト・レジスタをアンロードする。 (b)タイプのテストのパツケージへの移動は、第
３５図に示されているように以下のようにして達
成される。即ち、 (i) 最初のシフト・レジスタは、(a)タイプのテス
トについてのようにロードする。 (ii) CUTの隣接するチツプを全てのテスト・モ
ードに設定する。 (iii) テスト(b)におけると同じ順番に対応するシス
テム、Ａ若しくはＢのクロツクを制御するパツ
ケージ・ピンをパルス化する。 (iv) 隣接するチツプの全てを通常モードに再設定
する。 (v) CUTの内部シフト・レジスタ・ラツチの状
態を間接的に測定するためにシフト・レジスタ
をアンロードする。 【表】
モジユール、カード、ボード等のテストに関する
ものである。特に、本発明は、高回路密度及び非
常に数多くのアクセス困難な回路ノードを有する
電子実装構造体（Packaging Structure）のテス
トに関するものであり、またそのテスト有用性を
有するものである。 〔参照関連特許及び特許出願並びに文献〕 １ 特願昭55―108428号 ２ 特願昭54―114375号 ３ 特願昭54―88389号 ４ 特願昭54―102868号 ５ 特願昭54―81585号 ６ 特願昭55―126192号 ７ 米国特許第3761695号 ８ 米国特許第3783254号 ９ 米国特許第3784907号 10 “ａ Logic Design Structure For LSI
Testability”by E.B.Eichelberger and T.W.
Williams、14th Design Automation
Conference Proceedings、Pages462―８、
June 20、21and 22、1977、New Orleans、
Louisiana、IEEE Catalog Number 77、CH
1216―1C 〔先行技術〕 本明細書の“背景技術”のところで認識される
幾くつかの特許及び出版物は、前に列挙したもの
に不足しているレベル・センシテイブ・スキヤ
ン・デザイン（LSSD）の方法及び規則
（discipline）をさらに開示するものである。パツ
ケージング即ち実装に関する限られた数の特許を
除いて、全ての特許はLSSDという一般的な表題
の部類にはいるか、又はそれに密接な関係があ
る。LSSDの規則の一般的信頼性は、チツプ・モ
ジユール等のような全てのLSIユニツトに対して
組込む能力を規定することである。これにより、
テスト中のユニツトの全論理状態は、はつきりと
設定され得るし、乃至は、限られた数のＩ／Ｏ端
子においてある入力／出力（Ｉ／Ｏ）手順を実施
して試験され得る。この要求事項は、シフト・レ
ジスタの能力をユニツト中の論理システムのラツ
チの全てに対して与え、そしてさらに、外界への
アクセス可能なそれらの端子段を有して、これら
のシフト・レジスタ・ラツチ（SRL′s）を１以上
のシフト・レジスタのデータ・チヤンネルに有機
的に組込むことにより、実施可能である。LSSD
のSRL手段を用いる動作についてのさらに情報並
びに詳細はこの後に示される“背景技術”として
十分に認識される数多くの先行技術の特許及び出
版物に与えられている。非常に要約して述べる
と、LSSDは次のようなテスト動作を含む。即
ち、ユニツトが“シフト・モード”で動作される
ときに、ある所望の論理テスト・パターンが直列
に入力され、そして適当なラツチ位置へシフトさ
れる（システム・クロツクの励起（excitation）
を保留して、シフト動作のクロツクをユニツトへ
与えることにより）。これが行なわれると、ラツ
チ状態は、関連する論理ネツトのテストのために
所望の刺激（stimulus）を提供することになる。
さて、１以上のステツプの“機能モード”の動作
を実行することにより（即ち、１以上のシステ
ム・クロツクの励起を実施することにより）、論
理ネツトを通してテスト・パターンを伝える。印
加される刺激に対する論理回路網の応答パターン
は、もはや、ハードウエアの設計の詳細に依存す
る公知の方法で、最初の入力されたテスト・パタ
ーンをしばしばもとに戻すのだが、システムのラ
ツチにより捕獲される。それから、システムはシ
フト・モードの動作に逆戻りして試験、並びに回
路が適当に動作していたら存在すべきである標準
のパターンとの比較についての応答パターンを出
力する。 先行技術の教示するところによると、高回路密
度の実装構造体に含まれる各チツプについてのテ
スト（テストされるべきチツプを高回路密度の実
装構造体から分離することなく、即ち回路とチツ
プを互いに相互接続する）は、高回路密度の実装
構造体に含まれて相互接続されている各チツプに
対して、正確に位置付けられて露出した接点パツ
ドのアレイを必要とする。各チツプに対する正確
に位置付けられて露出した接点パツドのアレイは
高回路密度の実装構造体中チツプの相互接続に続
くチツプのテストにおいて、機械的なテスト・プ
ローブ・ヘツドにより使用された。実装構造体中
に含まれそして相互接続された各チツプに対する
正確に位置付けされて露出した接点パツド
（“Engineering Change Pads”とも呼ばれる）
のアレイは、また先行技術では公知のように、エ
ンジニアリング変更の目的（Engineering
Change Purpose）にも利用される。 テストのこの方法は、パツケージの表面上のプ
ローブの位置合せ及び続くステツプ動作を必要と
する不利な点を有している。即ち時間のかかるプ
ロセスである。プローブ・ヘツドは１度に１つの
チツプ箇所と接触するので、パツケージ上のチツ
プ間の接続はテストされない。 米国特許第4220917号は、テスト・プローブに
よる接触及びエンジニアリング変更の目的のため
に、エンジニアリング・パツドのアレイを各々が
有する複数の相互接続された集積回路チツプを開
示している。 先行技術の教示によると、高密度実装構造体の
回路をテストする代わりの方法は、パツケージ・
ピンＦを通してテストしなければならない。
LSSD技術は、パツケージのチツプ間の接続を設
計する他に、パツケージの構成成分のチツプを設
計するために使用される。高密度のLSSD論理構
造体に対する自動的なテストの実行は、“Test
Generation For Large Logic Networks”by P.
S.Bottoroff、R.E.France、N.H.Garges and E.
J.Orosz、14th Design Automation Conference
Proceedings、June 20、21、and 22、1977、
New Orleans、Louisiana、IEEE Catalog
Number 77、CH 1216―1C、Pages 479 to 485
に述べられている分割（Partitioning）技術を使
用している。その技術は、高密度のLSSD論理
を、SRL及びパツケージのピンにより入力及び出
力で境界付けられている部分に、論理的に分割す
る。それからテストが各分割部分に対して個々に
発生され、そして続いてテスタのパツケージ・ピ
ンを通して印加される。分割技術の制限は次のこ
とである。(a)分割部分の大きさが利用できる
LSSDテスト発生器の能力を超え得る。(b)パツケ
ージ・テストを発生するターンアラウンド・タイ
ム（turnaround time）は過度（excessive）であ
る。(c)エンジニアリング変更のためにパツケー
ジ・テストを再発生するターンアラウンド・タイ
ムもまた過度である。 本発明は、前記の問題を解決し、そしてテスト
中のチツプを物理的に分離することなく、また正
確なプローブ・ヘツド及び高精度のステツプ・ア
ンド・リピート機構を有するテスト装置の必要乃
至は使用なしに、複数の相互接続されたチツプの
各チツプのチストを可能にすることになる、設計
の方法並びにテストの方法を提供する。 この後詳細に示される本発明の説明から十分に
明らかになるように、本発明の実施は、ある特定
の物理的な実装構造体に限定されるものではな
い。単なる例として、複数の相互接続された半導
体チツプを含む高回路密度実装構造体は、一般に
は、以下の１以上の特許乃至は特許出願に開示さ
れているタイプである。即ち、 １ 米国特許第4245273号 ２ 米国特許第3564114号 ３ 米国特許第4263965号 ４ 米国特許第4138692号 ５ 米国特許第4233645号 ６ 米国特許第3993123号 ７ 米国特許第3726002号 ８ 米国特許第3838204号 ９ 米国特許第3999004号 10 米国特許第3851221号 11 米国特許出願通し番号第8375号（1979年２月
１日出願） 〔背景技術〕 以下の特許及び出版物は、エレクトロニクス構
造体のテストに関するものである。数多くのこれ
らの特許及び出版物は、さらにLSSDテストの装
置及び構成を開示している。本発明に関しては以
下の技術は、唯一の先行技術、最良の先行技術若
しくは最も関係する先行技術であるとして提示さ
れたものではないことを理解されたい。 ＜特 許＞ １ 米国特許第4071902号 ２ 米国特許第4051353号 ３ 米国特許第3961252号 ４ 米国特許第3961254号 ５ 米国特許第3961251号 ６ 米国特許第4063080号 ７ 米国特許第4051352号 ８ 米国特許第3789205号 ９ 米国特許第4006492号 10 米国特許第4063078号 11 米国特許第3783254号 12 米国特許第3761695号 13 米国特許第3784907号 14 米国特許第3746973号 15 米国特許第3781683号 16 米国特許第3803483号 17 米国特許第3815025号 18 米国特許第4055754号 19 米国特許第4225957号 20 米国特許第4140967号 21 米国特許第4220917号 22 米国特許第4074851号 23 米国特許第3806891号 24 米国特許第4244048号 ＜出版物＞ １ “Introduction to An LSI Test System”
by M.Correia and F.B.Petrini、14th Design
Automation Conference Proceedings”、June
20、21 and 22、1977、New Orleans、
Louisiana、IEEE Catalog Number 77、
CH1216―1C、pages 460―1. ２ “Ａ Logic Design Structure For LSI
Testability”by E.B.Eichelberger and T.W.
Williams、14th Design Automation
Conference Proceedings、June 20、21 and
22、1977、New Orleans、Louisiana、IEEE
Catalog Number 77、CH 1216―1C、pages
462―8. ３ “Automatic Checking of Logic Design
Structures For Compliance with Testability
Ground Rules”by H.C.Godoy、G.B.Franklin
and P.S.Bottoroff、14th Design Automation
Conference Proceedings、June 20、21 and
22、1977、New Orleans、Louisiana、IEEE
Catalog Number 77、CH 1216―1C、pages
469―478. ４ “Test Generation For Large Logic
Networks”by P.S.Bottoroff、R.E.France、
N.H.Garges and E.J.Orosz、14th Design
Automation Conference Proceedings、June
20、21 and 22、1977、New Orleans、
Louisiana、IEEE Catalog Number 77、CH
1216―1C、pages 479 to 485. ５ “Delay Test Generation”by E.P.Hsieh、
R.A.Rasmussen、L.J.Vidunas and W.T.
Davis、14th Design Automation Conference
Proceedings、June 20、21 and 22、1977、
New Orleans、Louisiana、IEEE Catalog
Number 77、CH 1216―1C、pages 486 to
491. ６ “Delay Test Simulation”by T.M.Storey
and J.W.Barry、14th Design Automation
Conference Proceedings、June 20、21 and
22、1977、New Orleans、Louisiana、IEEE
Catalog Number 77、CH 1216―1C、pages
492 to 494. ７ “Selective Controllability：Ａ Proposal
For Testing and Diagnosis”by F.Hsu、P.
Solecky and L.Zobniw、15th Design
Automation Conference Proceedings、June
19、20 and 21、1978、Las Vegas、Nevada、
IEEE Catalog Number 78、CH 1363―
1C、pages 110―116. ８ “Testability Considerations in Ａ VLSI
Design Automation System”by E.H.Porter
（Paper 2.3）1980 IEEE Test Conference、
CH 1608―９／80／0000―0026、S00.75. ９ “Automatic Test Generation Methods
For Large Scale Integrated Logic”by E.R.
Jones and C.H.Mays、IEEE Journal of
Solid―State Circuits、Vol.SC―２、No.4、
December 1967、pages 221―226. 10 “Technigues For The Diagnosis of
Switching Circuit Failures”、Proceedings of
the 2nd Annual Symposium on Switching
Theory and Logical Design、October
1960、pages 152―160. 11 “Semiconductor Wafer Testing”by D.E.
Shultis、IBM technical Disclosure
Bulletin、Vol.13、No.7、December 1970、
page 1793. 12 “Ａ Variation of LSSD and Its
Implications on Design and Test
Generation in VLSI”by S.Das Gupta、P.
Goel、R.G.Walther and T.W.Williams、
VLSI‘81International Conference、
University of Edinburgh、August 18―21、
1981. 13 “Enhancement Testability of Large
Scale Integrated Circuits Via test Plints
and Additional Logic”、by M.J.Y.Williams
and J.B.Angell、IEEE Trans.Comput.、
Vol.22、pp.46―60、January 1973. 14 “Designing LSI Logic For Testability”
by E.I.Muehldorf、Digest of Papers 1976、
Semiconductor Test Symposium、Memory
＆ LSI、（October 19―21、1976 held at
Cherry Hill、New Jersey）sponsored by
IEEE Cmputer Society and the Piladelphia
Section of the IEEE、pages 45―49. 15 “Impact of LSI On Complex Digital
Circuit Board Testing”by P.S.Bottoroff
and E.I.Muhldorf、Testing Complex Digital
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Professional Program Paper 32／３、pages
１ through 12、New York、April 19―21、
1977、Copyright 1977 Electro. 16 “Enhancing Testability of Large―Scale
Itegrated Circuits Via Test Points and
Additional Logic”by M.J.Y.Williams et al.
、IEEE Transactions on Computers Vol.C
―22、No.1、January 1973、pages 46―60. 17 “Automatic System Level Test
Generation and Fault Location For Large
Digital Systems”by A.Yamada、et al.、
15th Design Automation Conference
Proceedings、June 19、20 and 21、1978、
Las Vegas、Nevada、IEEE Catalog Number
78 CH 1363―1C、pages 347―352. 18 “LSI Chip Design for Testability”by S.
Das Gupta at al.、1978 IEEE International
Solid―State Circuits Conference、Digest of
Technical Papers、February 1978、pages
216 and 217. 19 “Design For Testability of the IBM
System／38”by L.A.Stolte et al.、Digest
of Papers、1979、IEEE Test Conference
（October 23―25、1979、Cherry Hill、New
Jersey）pages 29―36. 20 “Printed Circuit Card Incorporating
Circuit Test Register”by E.I.Muehldorf、
IBM Technical Disclosure Bulletin、
Vol.16、No.6、November 1973、page 1732. 21 “AC Chip In―Place Test”by M.T.
McMahon、Jr.、IBM Technical Disclosure
Bulletin、Vol.17、No.6、November 1974、
pages 1607―08. 22 “Shunting Technigue For Testing
Electronic Circuitry”by R.D.Harrod、IBM
Technical Disclosure Bulletin、Vol.18、
No.1、June 1975、pages 204―05. 23 “Interconnection Test Arrangement”by
J.D.Barnes、IBM Technical Disclosure
Bulletin、Vol.22、No.8B、January 1980、
pages 3679―80. 24 “Single Clock Shift Register Latch”by
T.W.Williams、IBM Technical Disclosure
Bulletin、Vol.16、No.6、November 1973、
pages 1961. 25 “Tfigger Arrays”by S.Das Cupta、IBM
Technical Disclosure Bulletin、 26 “Logic―Array Isolation by Testing”by
P.Goel、IBM Technical Disclosure
Bulletin、Vol.23、No.7A、December 1980、
pages 2794―2799. 27 “Functionally Independent A.C.Test For
Multi―Chip Packages”by P.Goel and M.T.
McMahon、IBM Technical Disclosure
Bulletin、 28 “Automated Data Base―Driven Digital
Testing”by A.Toth et al.、Computer
（IEEE Computer Society）Volume ７、
Number １、January 1974、pages 13―19. 29 “Shift Register Latch For Package
Testing in Minimum Area and Power
Dissipation”by E.F.Culican、J.C.
Diepenbrock and Y.M.Ting、IBM Technical
Disclosure Bulletin、 〔本発明の要旨〕 本発明は、先行技術の問題を解決し、高密度実
装構造体上に若しくは中に含まれる複数の相互接
続されたチツプについて各チツプ及びチツプ間の
接続のテストを可能にする、回路形式の設計規則
若しくは方法、及びテスト方法若しくは方法論
（Methodology）である。 ここで初めに述べられるように、そして後で示
される本発明の詳細な説明からさらに十分明らか
になるように、複数の相互接続された半導体チツ
プを含む高密度実装構造体は、一般に、
IBMNEWS、SPECIAL EDITION、November
1980、Copyright 1980に開示されているタイプ
である。高密度実装構造体は、“熱伝導モジユー
ル（Thermal Conduction Module）”と呼ばれ
る。 “熱伝導モジユール”は、例えば100若しくは
118の利用可能なかなり大きな数のチツプ配置を
有する。チツプは、その電力及び入出力の能力が
基板の底から伸びる1800個のピンを通して提供さ
れる大きな多層セラミツク基板の上に設けられ、
そして相互接続される。チツプを設けた基板は、
冷却の“ハツト（hat）”のサブアセンブリの部分
であるバネが設けられたピストンが各チツプと接
触することになるような冷却フレームに設けられ
る。ピストン用のハウジングを提供する他に、ハ
ツト部は、チツプからの熱の伝導をも助けるヘリ
ウム・ガスを含む。続いて、ハツト部は、水（若
しくは液体）冷却されるアセンブリに取付けられ
る。 “熱伝導モジユール”の多層セラミツク基板は
各シートの実行すべき機能に従つて“特徴付け
（Personalize）”される、未焼成の（グリーン）
セラミツクのシートから形成される。最初に、何
千もの微細な穴、即ち貫通孔（via）が各シート
に穿孔される。電気信号を伝える配線パターン
が、金属マスクを通してシート上に金属性のペー
ストを刷ることにより形成される。貫通孔はま
た、ある層即ちシートから他への電気接続を提供
するために、このペーストで充電される。層は、
加熱及び加圧下で一緒に積み重ねられそして積層
される。それから積層体は、それを圧縮するプロ
セスで焼成される。この結果、所望の電気特性を
有するタイルのようなかたい基板を生じる。付加
配線用の他かに続くチツプの設定及びピンの装着
用の信頼できる接触表面を提供するために、基板
の上にはさらに金属がメツキされる。完成した基
板は90ミリメータ程度の正方形の大きさ及び5.5
ミリメータの厚さをし得る。 チツプを基板に接続する技術は、一般には、米
国特許第3429040号に開示されたような方法によ
る。 （以下の出版物もまた参照される。即ち、(1)
“Ａ Critique of Chip―Joining Techniques”
by L.F.Miller、April 1970／Solid State
Technology、Vol.13／No.4、Pages 50―62； (2)“Ａ Fabrication Technique For
Multilayer Ceramic Modules”by H.P.Kaiser
et al.、Solid State Technology／May 1972、
Vol.15／No.5、Pages 35―40）、この後に詳述さ
れる説明から十分に明らかになるように、本発明
の実施例は、LSSDルール又は制約
（Constraint）を使用し、またある付加回路及び
チツプ・レベルでの配線を必要とする。 〔本発明の目的〕 本発明の主目的は、改良されたエレクトロニク
ス・テスト技術及び構造を提供することである。 本発明のさらに主目的は、分離の方法及びテス
ト構造による改良されたチツプのテストを提供す
ることである。 また本発明の主目的は、過度に長いテスト時間
を必要とすることなく、高密度実装構造体中に含
まれる複数の相互接続されたチツプの各チツプの
テストを可能とするテスト方法及びテスト回路を
提供することである。本発明によるテスト方法及
び構造は、最上部表面のプローブ操作を用いてチ
ツプの決つた場所でのテスト操作、又はピンを通
してのテスト操作を有する高価なテストの発生を
必要としない。 本発明の他の目的は、第２レベルのパツケージ
及びそれ以上のテスト・パターン発生必要条件を
チツプに必要とされるものにまで減少することで
ある。 本発明の他の目的は、チツプの結合（即ち、基
板への接続）及びチツプ間の配線の欠陥に対する
テストについてのテスト・パターン発生を簡単に
することである。 本発明の他の目的は、最終的なテスト、診断及
びフイールド・リターン（field return）の分析
に対する第２レベルのパツケージのプローブ操作
を省略することである。 〔本発明の開示〕 エレクトロニクス・チツプの決つた場所でのテ
スト（Electronic Chip―In―Place Test 即
ち、ECIPT）は、LSSDハードウエアの使用を拡
張しそして以下のような利点を提供する構造及び
方法である。即ち、 (A) 大きな論理アセンブリ、即ちフイールド置換
可能なユニツト（Field Replaceable Unit、
FRU）又は完全なコンピユータ・システムに
対するテスト発生の問題は、論理アセンブリを
構成する個々の論理チツプに対するテストを発
生するものまでに下げられる。チツプの入力及
びチツプの出力の各々の完全な制御可能性及び
観測可能性を仮定すると、個々の論理チツプに
対するテスト発生がなされる。それから発生さ
れたテストは、外部のパツケージ・ピンのみを
用いてチツプ・パツケージング（モジユール、
カード、ボード、フレーム等）のいずれかのレ
ベルで再び印加され得る。（ここで用いられて
いるように“パツケージ・ピン”及び“外部の
パツケージ・ピン”という言葉は、より一般的
な“アクセスしやすいパツケージ接点”という
言葉と同義的に用いられる。また“チツプ・ピ
ン”又は“チツプ端子”という言葉は、“チツ
プ・パツド”という言葉及びより一般的な“チ
ツプ接続子”という言葉と同義的に用いられ
る。） (B) パツケージ配線（即ち、チツプ間及びパツケ
ージのＩ／Ｏ間の配線）の全てのレベルが、開
いたりまたシヨートした両方の欠陥に対して容
易にテスト可能である。テストは、簡単な手順
により発生され、そして外部のパツケージ・ピ
ンを通つて単独で印加され得る。これらのテス
トは数にして非常に少なく、しかもパツケージ
配線のほとんど完全なチエツク操作を提供す
る。これは、アセンブリの欠陥に対してのみの
テストについて非常に高いテスター処理能力を
可能にする。さらに、パツケージをプローブす
る必要なしに優れた診断結果が提供される。 (C) 欠陥のあるFRUがあるなら、FRUの外部ピ
ンのみを用いて各チツプを容易に再テストでき
る。最も悪い場合の再テストは、駄目なチツプ
についての診断分析を与え、これによりFRU
の修理プロセスを容易にすることになる。 (D) チツプ・レベルで印加される同じテストは、
コンピユータ・システムのレベルで、即ちメイ
ンテナンス・プロセツサーを用いて製造場所で
又はカストマーの据え付け場所で印加され得
る。このように、パツケージ間の接続（カー
ド、ボード、ケーブル又はTCM）は、システ
ム・レベルでテスト・パターンを発生する必要
なく、テストされ得る。 (E) LSSDの数は、チツプ境界を横切つて実施さ
れる必要を実質的に減らし、従つてテスト可能
な設計を達成する際の設計者の努力を簡単にす
るように決定する。ECIPT構造は、パツケー
ジ全体に対するLSSD規則を実施する必要を除
去する。代わりに、LSSD規則は、各チツプ及
びパツケージのクロツク分配回路網（Clock
Distribution Network）に対して適用される必
要がある。さらに、パツケージのSRLへ及びそ
こからデータをスキヤンする能力を保証する
LSSDの必要条件は、全体のパツケージ設計に
より満足されなければならない。〔LSSD規則
は、広範囲にわたつて開示され、そしてテスト
技術の中で義論されている。例えば、(1)米国特
許第3783254号又は(2)“Ａ Logic Design
Structure For LSI Testability”by E.B.
Eichelberger and T.W.Williams、14th
Design Automation Conference
Proceedings、Pages 462―８、June 20、21
and 22、1977、New Orleans、Louisiana、
IEEE Catalog Number 77、CH 1216―1C〕． (F) チツプ・レベルのテストは、パツケージング
の全てのレベルで再印加され得るので、エンジ
ニアリング変更から結果として生じるテスト発
生はエンジニアリング変更されたチツプのみに
限定される。このプロセスは、パツケージ全体
について再発生するテストによる現行の方法よ
りも実質的に速い。これはエンジニアリングの
向上を容易にする。 (G) まるでそれらの入力及び出力が全体的にアク
セスしやすいように個々の機能的な島状部分
（Functional Island）即ち孤立部分がテストの
発生を受けるように、この技術はVLSIチツプ
又はパツケージ上の機能的な島状部分に適用さ
れ得る。 〔ECIPT設計構成〕 ECIPTは、シフト・レジスタ・ラツチ（即
ち、SRL）が“拡張された（Extended）”テスタ
ー・プローブとして使用される設計構成を使用す
る。第１図は、SRLの概略を示す。一般に、SRL
は、１組のラツチ、即ちL1ラツチ及びL2ラツチ
より成る。第２図は、アンド反転ゲートにおける
第１図のSRLの実施を示す。第３図及び第４図に
おけるように、幾くつかのSRLがシフト・レジス
タを形成するために一緒に結合され得る。第３図
は、単一のチツプに含まれる３つのSRLの相互接
続を示す。第４図は、モジユール又はパツケージ
ング構造体に含まれる４つのチツプのSRLの相互
接続を示す。（例えば、米国特許第3761695号、第
3783254号及び第3784907号を参照のこと）。Ｌ１
及びＬ２のラツチは、幾くつかのデータ・ポート
を有し得る。クロツク入力がパルス化されるとき
にデータ入力の論理状態が各ラツチにストアされ
るように、各データ・ポートはデータ入力及びク
ロツク入力により決定される。正確な動作のため
に１つのパルスが各ラツチの多くても１つのデー
タ・ポートのクロツク入力で印加されることが仮
定される。第１図に示されたL1ラツチは、スキ
ヤン・データ入力（Ｉ）及びスキヤン・クロツク
(A)を有する“スキヤン”データ・ポートを備え
る。第１図のL2ラツチもまた、L1ラツチの出力
に接続されたそのスキヤン・データ入力、並びに
クロツク(B)を有する“スキヤン”データ・ポート
を備える。第１０図の第３段のシフト・レジスタ
は、次のように形成される。即ち、(i)全てのSRL
のＡクロツク入力をユニーク（unique）即ち唯
一の外部のＡクロツク用チツプ・パツド(A)に接続
すること。(ii)全てのSRLのＢクロツク入力をユニ
ークな外部のＢクロツク用チツプ・パツド(B)に接
続すること。(iii)スキヤン入力（IN）と呼ばれる
ユニークなチツプ・パツドをシフト・レジスタ中
の最初のSRLの１入力に接続すること。(iv)シフ
ト・レジスタ中の最後のSRLのL2出力をスキヤ
ン出力（OUT）と呼ばれるユニークなチツプ・
パツドに接続すること。 スキヤン・イン、クロツクＡ、クロツクＢ及び
スキヤン・アウトのチツプ・パツドを用いて、シ
フト・レジスタにどのような所望の状態を与える
（ロードする）こと、又はシフト・レジスタの状
態を観る（アンロードする）ことが可能である。 構造体は、第４図に示されているようにパツケ
ージングのさらに上のレベルまで拡張される。こ
こでは、４つのチツプは、直列形式で接続されそ
してユニークなモジユールのスキヤン・イン及び
モジユールのスキヤン・イン及びモジユールのス
キヤン・アウトのピンまで出されている。それら
のスキヤン・イン及びスキヤン・アウトのパツド
を有する。Ａクロツク及びＢクロツクのチツプ・
パツドは並列に接続され、そしてユニークなモジ
ユールのクロツクＡ及びモジユールのクロツクＢ
のピンまで出されている。 Ｌ１及びＬ２のラツチのスキヤン・データ・ポ
ートは、一般的に、テストの目的のみのために、
即ち所望により個々のSRLをロードしたり又はア
ンロードするように用いられる。Ｌ１及びＬ２の
ラツチは、SRLのシステム使用（LSSD設計にお
けるように）に対してさらにデータ・ポードを有
し得る。データ・ポートは、システム・データ入
力(D)及びシステム・クロツク入力(C)を有して第１
図では示されている。ECIPTのために、L2ラツ
チは、テスト・データ・ポートと呼ばれるユニー
クな付加的データ・ポートを有することが可能で
ある。もしＴ―クロツクがパルス化されると、
L2ラツチがテスト・データ入力（TI）の状態を
ストアするように、テスト・データ・ポートは、
テスト・データ入力（TI）及びテスト・クロツ
ク入力（Ｔ）を有する。テスト・データ・ポート
を有するL2ラツチを含んでいるSRLは、ここで
は後に、テストSRL即ちTSRLとして参照される
のであるが、これは第５図及び第６図に示されて
いる。 ECIPT構成若しくは構造は、チツプがモジユ
ール、カード、ボード、TCM等に実装されると
きには、チツプのために発生されたテストが再び
印加され得るような手段を提供する。この構造は
さらに、チツプの入力及び出力と関係する故障の
他かに、いずれかのパツケージ・レベルにおける
チツプ間の配線と関係する故障についての簡単に
されたテストのための手段を提供する。モジユー
ル上のチツプの概念（notion of ａ chip on ａ
module）は、表現の容易さのために厳密に選
択されるが、しかし、本発明の構造及び実施は良
く限定された境界を有するいかなる論理連結
（any logic connective）にも適用されること
は、当業者には容易に理解されるところである。 規定（Provision）１ テスト・モードでは、SRL及びTSRLは次のよ
うに構成される。即ち、 (a) チツプの各出力は、ユニークなSRLにより制
御される。 (b) 各非クロツク（non clock）入力は、ユニー
クなTSRLで直接に観測可能である。 上記条件(a)及び(b)の達成を可能とする幾くつか
の手段が存在する。第７図は、次のような多重化
即ちマルチプレクス化を概略を示している。即
ち、 (1) テスト・モードの制御入力がオン（論理的に
は１のレベル）のときには、全てのチツプ・ド
ライバがL1ラツチの出力で制御され得る。 (2) Ｔ入力がオン（論理的には１のレベル）でＣ
入力（第５及び第６の両図を参照のこと）がオ
フ（論理的には０のレベル）のときには、全て
の非クロツクのチツプ入力がTSRLのL2出力で
観測され得る。 チツプ・ドライバとTSRLを構成するためのテ
スト・データ・ポートを有するL2ラツチとを制
御するL1ラツチが好ましい実施例であるが、本
発明は、Ｌ１及びＬ２の役割を逆にしても動作可
能である。 規定 ２ チツプ入力が、そのチツプに対するLSSDシス
テムのクロツキング機構の部分として用いられる
場合には、入力は、次のようにゲートされなけれ
ばならない。即ち、 (a) 入力の論理状態はユニークなSRL中で捕えら
れ得る。 (b) チツプがテスト・モードの間に、入力はチツ
プ出力へ多重化される（第７図におけるよう
に）、テストSRL又はSRLの状態を変えない。 第８図は、上記の条件(a)及び(b)を達成するため
の機構を示す。テスト・モード制御入力信号は反
転され、そしてチツプに入る全てのシステム・ク
ロツク信号をゲートするように用いられる。 規定 ３ チツプ出力が、パツケージLSSDのクロツク分
配回路網の部分として用いられる場合には、その
出力に対するテスト・データ・ポートは、Ｌ１の
SRL出力よりもむしろ対応するクロツク入力レシ
ーバ（第９図におけるような）から駆動されなけ
ればならない。 もしチツプがクロツク入力に対するフアン・ア
ウト機能を提供するなら、各対応するチツプ・ク
ロツク出力は上記のように接続されなければなら
ない。 規定 ４ 規定１、２、及び３で述べられた機構を含むチ
ツプが、モジユール（又はいずれかの２番目のレ
ベルのパツケージ）上に接続されるときには、以
下の条件が確立されるべきである（第１０図参
照）。即ち、 (a) 全てのシフト・レジスタの制御及びデータ
（スキヤン・イン、スキヤン・アウト、クロツ
クＡ、クロツクＢ）は、モジユールのＩ／Ｏに
接続されるべきである。 (b) 全てのシステム・クロツクは、モジユールの
Ｉ／Ｏから制御可能であるべきである。 (c) 各チツプのテスト・クロツク（Ｔ）のパツド
は、並列な回路網中で接続され（Ａ及びＢのク
ロツク回路網に類似する）、そしてモジユール
のＩ／Ｏまで出力されるべきである。 (d) 各チツプのテスト・モードの制御パツドは、
各チツプが別々に制御されるように接続される
べきである。各チツプに対するテスト・モード
の制御（TMC）入力パツドは、別々のモジユ
ールＩ／Ｏに接続され得る。デコーダの配置も
また、多数のチツプを有するモジユールに対し
て必要とされるモジユールのＩ／Ｏの数を減ら
すように用いられ得る。 上記の条件(a)乃至(d)がモジユール（TCM等）
に存在する場合には、各モジユールのネツトが以
下の条件を満すことを同時に保証して、チツプの
全てをテスト・モードに設定することが可能であ
る（第１１図参照）。即ち、 (1) モジユールのネツトの全てのノードが、SRL
間に含まれる。又は、 (2) モジユールのネツトの全てのノードが、モジ
ユールのＩ／Ｏ及びSRLの間に含まれる。 上記の条件(a)乃至(d)がモジユールに存在する場
合には、以下の状況がそのチツプに適用される
と、１つ以外の全てのチツプをテスト・モードに
設定することが可能である（第１２図参照）。即
ち、 (1) 非クロツクのチツプ入力が、他のチツプの
SRL又はモジユールのＩ／Ｏから駆動される。 (2) チツプのクロツク入力が、モジユールのＩ／
Ｏから直接的に、又は他のチツプの独立なパス
を通してモジユールのＩ／Ｏから間接的に駆動
される。 (3) チツプの出力は、SRL又はモジユールのＩ／
Ｏを駆動する。 各構成の使用は、テスト手順が十分に示されて
いるこの後で十分に述べられる。 先にも述べたように、モジユール上のチツプの
概念は表現の容易さのために厳密に選択されるが
しかし本発明の構造及び実施は、良く限定された
境界を有するいかなる論理連結にも適用される。
チツプとは異なる論理連結にECIPT構造を適用
することが、第４１乃至第４３の各図に示されて
いる。第４１図では、破線で囲まれて示された論
理連結は、そのオフ・チツプのドライバーを含ま
ないが、しかしこのチツプの入力のソースとなる
それらオフ・チツプのドライバー（他のチツプに
おける）を含むチツプより成る。全ての論理連結
が第４１図に示されているようであるなら、第４
２図のECIPT構造は、第４３図におけるよう
に、各オフ・チツプのドライバーにおけるテスト
SRLのL1／L2ラツチの組を用いることにより、
論理的に実施され得る。この構成により与えられ
る利点は、それらの間の接続、並びにテストSRL
のラツチ、MUX、及びオフ・チツプのドライバ
ー（OCD）を構成する回路が、単一のマクロ
（ａ single macro）にカスタマイズされ
（customized）得ることである。第２３図の
ECIPT構造と違つて、第４２図のECIPT構造
は、より複雑なパツケージ配線テストを必要とす
る。 〔チツプのテスト手順〕 ECIPTチツプについてのテスト発生プロセス
は、LSSD論理を有するチツプについて使用さ
れ、そして幅広く出版されてきたものに、類似
（若しくは、本質的に同一）である。テスト・パ
ターンを発生しそしてテストを実行するのに必要
な装置及びプログラム制御の全ては、先行技術で
知られている。例えば、テスト中のユニツト又は
チツプにおいて組合せてテストを実行するための
テスト・パターンを発生するのに必要なプログラ
ムは、1970年10月19日にIBM Thmas J.Watson
Research CenterよりResearch Repart RC
3117に発表されたW.G.Bouricius等による
“Algorithms for Detection of Faults in Logic
Cireuits”という論文に示されている。故障テス
トの計算についてのアルゴリズムは“Diagnosis
of Automata Failures Ａ Calculus and ａ
Method”by J.Paul Roth in the IBM Journal
of Research and Development、July 1966に示
されている。これらの論文は、テストの発生及び
テストの評価についてのプログラムされたアルゴ
リズムをどのように展開するかを示している。こ
れらは、自動的なテスト発生システムに必要な仮
定した欠陥のデータの発生を含む。 本発明は、テスト中のユニツト又はチツプへ印
加されるテスト・パターンの発生に関するのでは
なくて、むしろユニツトの構造、並びにパターン
がそれに印加されるときにユニツトをテストする
方法に関するものであることは理解されるべきで
ある。ユニツト又はチツプのテストを達成するた
めに、LSSD及び本発明の必要条件がユニツト中
には存在しなければならない。 ECIPTチツプについてのテストの実際の適用
は、LSSDチツプ及びシステムに対して使用され
るものに類似（若しくは本質的に同一）であり、
先行技術に広範囲にわたつて示されている。例え
ば、米国特許第3783254号、第3761695号、第
3784909号及びThe 14th Design Automation
Conference Proceedings、June 20、21 and
22、1977、New Orleans、Louisiana、IEEE
Catalog Number 77、CH 1216―1C、Pages 460
―１に示されている前に認識した出版物に各々示
されている。 〔パツケージのテスト手順〕 １以上のECIPTチツプを含むECIPTパツケー
ジの論理テスト動作は、３つの明確な段階に分類
され得る。即ち、 (a) シフト・レジスタのテスト (b) パツケージ配線のテスト (c) チツプ内部のテスト この３つの段階は上に記載した順に実行され
る。 シフト・レジスタのテスト（又はSR測定テス
ト） シフト・レジスタのテストは、シフト・レジス
タの機能性を保証するようなものである。（シフ
ト・レジスタは、シフト・レジスタ・ラツチ
（SRL）及びテストのシフト・レジスタ・ラツチ
（TSRL）より成ることを理解されたい。）テス
ト・データは、２つのテスト、即ちフラツシユ
（Flush）・テスト及びシフト・テストから成る。 フラツシユ・テストは次の構成をなす。即ち、 (i) パツケージ入力ピンが、LSSDスキヤン状態
に設定される。 (ii) LSSDシフト・レジスタのＡ及びＢのクロツ
クが、それらの“オン”即ち“活動
（active）”状態に保持される。 (iii) 010の列が、パツケージ・スキヤン入力
（SI）ピンに印加される。 (iv) シフト・レジスタに沿つてSIとSOとの間に
偶数の極性の反転が存在するなら、対応する
010の列が、パツケージ・スキヤン出力
（SO）・ピンで測定される。さもなければ、SO
では、101の列が測定される。 シフト・テストは、次の構成をなす。即ち、 (i) パツケージ入力ピンが、LSSDスキヤン状態
に設定される。 (ii) 01100の列が、SIピンに印加される。 (iii) 各０／１の値が、01100の順にSIピンに設定
されてからＡクロツク・パルスに続いて、Ｂク
ロツク・パルスが印加される。 (iv) 第１４図におけるように、極性反転について
の調整後にそれが測定される場合に、SIピンに
印加される列がSOピンに伝わるように、Ａク
ロツク・パルスに続いてＢクロツク・パルスが
十分な回数の後に印加される。（第１５図の波
形を参照のこと。） 各シフト・レジスタ・ラツチが、初期状態（０
又は１）及び続く状態（０又は１）の全ての可能
な組合せに対して実行され、そしてシフト・レジ
スタの残りの部分を通してシフトさせた後に、各
組合せがSOピンで測定されることが保証される
かぎり、シフト・テストにおけるSIピンに印加さ
れる値のいかなる列も満足なものである。 パツケージ配線のテスト このテストの目的は、次の故障を検出し診断す
ることである。即ち、 (a) パツケージにマウントされるチツプの端子、
即ちピン（パツド接続子）に関係する故障 (b) パツケージのこれらのチツプの端子即ちピン
（パツド接続子）を相互接続するパツケージ配
線に関係する故障 ECIPT構造の先の説明に述べられ、そして第
１６図に示されているように、ECIPTパツケー
ジの各チツプは、同時に、次のような構成のテス
ト・モードに設定され得る。即ち、 (a) 各非クロツク出力ピンが、ユニークなシフ
ト・レジスタのL1ラツチにより制御される。 (b) 各クロツク出力ピンが、同じチツプの対応す
るクロツク入力ピンにより制御される。 (c) 各入力ピンの状態が、パツケージのＴクロツ
クを１度パルス化することにより、ユニークな
シフト・レジスタのL2ラツチにラツチされ得
る。 パツケージの全てのチツプがテスト・モードに
設定される前に、個々のシフト・レジスタのラツ
チの組（Ｌ１及びＬ２のラツチの組）は、LSSD
シフト・レジスタのロード能力（load capa
bility）を用いて、いかなる所望の状態にも設定
され得る。同様に、テスト状態のパツケージでＴ
クロツクをパルス化した後に、各シフト・レジス
タのL2ラツチの内容は、LSSDシフト・レジスタ
のアンロード能力（unload copability）を用いて
観測され得る。実際、上記に概略が示された手順
を用いることにより、各チツプの出力ピンは、広
範囲に且つ独立に観測可能にされる。パツケージ
入力ピン及びパツケージ出力ピンの直接の制御可
能性及び観測可能性に加えて、パツケージ配線を
テストすることは簡単なことである。（米国特許
第3429040号に開示されている、基板へのチツプ
の“フリツプ・チツプ”配線ではチツプの端子又
はピンは、実際にパツド接続子である。） もし、チツプ出力のドツト動作（dotting）が
全く許されないようなパツケージであるなら、２
つの独立なテストは、第１７図に示されているよ
うに１にとどめられた（stuck―at―１）及び０
にとどめられた（stuck―at―０）の欠陥につい
て、チツプのピン及びパツケージの配線をテスト
するのに十分である。最初のテストは、次の構成
をなす。即ち、 (a) 各チツプの出力ピンは、最初に関連するシフ
ト・レジスタ・ラツチを１の状態にロードし、
そして全てのチツプをテスト・モードに設定す
ることにより、１の状態へ駆動される。 (b) 各パツケージの入力ピンは、１の状態に設定
される。 (c) Ｔクロツクは、各チツプの入力ピンの状態を
ユニークなシフト・レジスタのL2ラツチ中へ
捕えるために、パルス化される。 (d) 各パツケージの出力ピンは、１状態について
測定される。 (e) シフト・レジスタは、アンロードされ、そし
てチツプ入力ピンの状態を捕えるべきであつた
各シフト・レジスタのラツチにおける１につい
て測定される。 第２のテストは、１状態の代わりに、０状態が
印加され、又は測定されることを除いて、最初の
テストと同じである。 もしパツケージが２以上のチツプ出力がドツト
されるような場合なら、Ｎ＋１のテストが、単一
の０にとどめられた（ｓ―ａ―０）及び１にとど
められた（ｓ―ａ―１）欠陥について、チツプの
ピン及びパツケージの配線をテストするのに十分
である（ここで、Ｎはパツケージのどこかで一緒
にドツトされたチツプ出力の最大数である）。ｎ
個の出力ピンのドツト動作の結果、その入力及び
出力における単一のＳ―ａ―０及びＳ―ａ―１の
欠陥に対するｎ＋１のテストを必要とする、ｎ−
入力、単一の出力の論理ゲート（アンド又はオ
ア）の形成を生じる。後に示した表は、ｎ入力
アンド・ゲートについてのｎ＋１のテストを示
す。同じく表は、ｎ入力オア・ゲートについて
のｎ＋１のテストを示す。パツケージの各ドツト
の入力は、互いに独立して制御され観測され得る
ので、全てのドツトは並列にテストされ得る。こ
れゆえに、Ｎがパツケージのドツトされたチツ
プ・ピンの最大数なら、Ｎ＋１のテストで十分で
ある。パツケージの他のチツプ出力ピンとともに
はドツトされないチツプ出力ピンは、２つのテス
ト、即ち１及び０の印加及び測定を必要とする、
単一の入力及び単一の出力を有する単純ドツト
（trivial dot）として扱われ得る。一緒にドツト
された最大Ｎ個のピンを有するパツケージのＮ＋
１のテストは、各独立なドツトの対応する１、
２、……、Ｎ＋１のテストを単純に組合せること
により得られる（他とともにドツトされないチツ
プ出力ピンは、ｎ＝１の単純ドツトとして扱われ
る）。独立なドツトのテストを組合せる際に、ｍ
（各ｎ＜Ｎについて）の入力を有する各ドツトの
出力及び入力は、Ｎ＋１＜ＭＮ＋１である全て
のテストＭに対してかまわない（the dont
care）即ちＸの状態に設定される（ここでｎは、
１つのドツトへの入力の数として定義されている
Ｎは、パツケージにドツトされたチツプ・ピンの
最大数として定義され、またＭは、パツケージ配
線についてのＮ＋１のテストのうちの１つであ
る）。後に示した表は、ｎ＝１の単独ドツト、
ｎ＝２のドツト、ｎ＝３のドツトを有し、そして
ドツトが結果としてアンド・ゲートを生じている
例についての対応するテストを組合せることによ
り得られるＮ＋１のテストを示す。第１８図は、
多くても２つのチツプ出力がパツケージのどこか
で一緒にドツトされた例に対して必要とされる３
つのテストを示す。 以上述べたテスト手順により、チツプ・ピン又
はパツケージ配線での単一のとどめられた欠陥
（single stuck fault）に関する優れた診断結果が
達成され得る。上記の簡単なテストに基づいて、
単一のとどめられた欠陥は、故障パツケージ・ネ
ツトに対して直ちに診断可能である。単一のチツ
プ出力ピン又はパツケージ入力ピンでスタート
し、そして単一のチツプ入力ピン又はパツケージ
出力ピンで終了するパツケージ・ネツトに対して
は、診断分解能はもはや向上され得ない。１より
多いチツプ入力ピン又はパツケージ出力ピンで終
了するパツケージ・ネツトについては、個々のチ
ツプ入力ピン又はパツケージ出力ピンに接続して
いるネツトの部分に対する単一のとどめられた欠
陥を診断することは可能である。なぜなら、ネツ
トのこのような部分は各々第１９図におけるよう
に独立に観測可能だからである。第１９図では、
パツケージ・ネツトの１乃至６の部分は、パツケ
ージ出力ピン及び４つのL2ラツチで観測される
値に基づいて独立に診断可能である。１より多い
チツプ出力ピン又はパツケージ入力ピンでスター
トするパツケージ・ネツトについては、個々のチ
ツプ出力ピン又はパツケージ入力ピンに対してユ
ニークであるネツトの部分について、区別可能な
単一のとどめられた欠陥を診断できる。なぜなら
各部分の結果が、ａ、ｂ及びｃの各部分が各各
１、１及び０にとどめられた診断結果を生じる３
つのテスト列の故障を示す第２０図におけるよう
な異なるテストで独立に観測され得るからであ
る。第２０図では、各部分の結果が異なるテスト
で独立に観測され得るので、個々のチツプ出力ピ
ン（又はパツケージ入力ピン）に対してユニーク
であるネツトの部分についての区別可能な単一の
とどめられた欠陥を診断可能である。 パツケージ・ネツト間のシヨートもまた、パツ
ケージ・ネツトにおける単一のとどめられた欠陥
に対して適用されるのと類似の単一のテストを用
いて検出され得る。第２１図は、２つの別個のパ
ツケージ・ネツト（ドツト・アンドを形成すると
仮定された）のシヨート、並びにパツケージ配線
における単一のとどめられた欠陥についてのテス
トと同じ方法で適用され得る対応するテストを示
す。従つて、パツケージ・ネツトのソースは独立
に制御可能であり、受信側（sink）は独立に観測
可能であるので、これらのネツトに関するシヨー
トのためのテストを発生し、そしてそれを検出す
ることは簡単なことである。 チツプ内部のテスト チツプ内部のテスト手順は、パツケージのチツ
プのうちの１つについて述べられる。（その内部
回路がテスト中のチツプ又は複数のチツプは“テ
スト中のチツプ”即ちCUT（Chip Under
Test）と呼ばれる）。チツプの内部をテストする
ために、各テストのある部分に対して、その“隣
接するチツプ”をテスト・モードに設定する必要
がある。その隣接するチツプは、その出力がテス
トされているチツプの入力又は出力のいずれかへ
直接接続しているものである。パツケージの全て
のチツプが、必ずしもテストされるべきチツプに
隣接している必要はない。これ故に、テストされ
ている最初のチツプに隣接していない他のチツプ
を同時にテストすることも可能である。同様に、
このような他の複数チツプは、最初のチツプと同
時にテストされ得る。同じ手順が、パツケージ上
のテストされるべき各チツプへ１度に１つづつ
か、又は全てのチツプがテストされることを確実
にするために複数のパスを用いて、１つのパスで
テストされるできる限り多くのチツプに適用され
ることは了期される。その内部がテストされるべ
きであるチツプは、また以後テスト中のチツプ
（CUT）として参照される。 説明の容易さのためにCUTの多くても１つの
入力ピンが、１つのパツケージ・ネツトに接続さ
れると仮定する。その他の場合は、CUTはテス
ト発生のために、１つのパツケージ・ネツトに接
続された２つ以上のCUT入力をCUTについての
単一の“擬似”入力で置換することにより、再定
義される。“擬似”入力は、同一のパツケージ・
ネツトに接続され、そして置換されたCUT入力
により駆動されたオン・チツプの回路の各々に接
続される（第２２図参照）。上記の再定義は、パ
ツケージのCUTの最初の機能を保持する。同様
に、またCUTの多くても１つの出力ピンが１つ
のパツケージ・ネツトに接続されると仮定する。
その他の場合には、CUTは、１つのパツケー
ジ・ネツトに接続された２以上のCUT出力を
CUTについての単一の“擬似”出力で置換する
ことにより、テストのために再定義される。この
“擬似”出力は、同じパツケージ・ネツトに接続
されそして置換されたCUT出力を駆動していた
オン・チツプ回路の各々に接続される（第２３図
参照）。また上記の再定義は、パツケージのCUT
の最初の機能を保持する。 説明の容易さのために、CUTのクロツク入力
は、ユニークなパツケージの入力ピンから直接制
御されると仮定する。第２４図は、CUTに対す
るクロツク信号が実際に隣接するチツプの出力と
してつくられる例を示している。第２４図の隣接
するチツプがテスト・モードに設定されるとき、
ECIPT構造は、クロツク出力ピンが隣接するチ
ツプのクロツク入力ピンに対してユニークに制御
されると仮定される。実際、CUTのクロツク信
号は、幾くつかのチツプを経て発生され得る。し
かしながら、それらのチツプをテスト・モードに
設定することは、第２５図におけるようにCUT
のクロツク信号がパツケージのクロツク・ピンか
ら直接制御されることを保証する。 CUTへの２つのクロツク入力が、第２６図に
おけるようにパツケージ上で一緒に結合される
か、又は第２４図におけるように同じパツケー
ジ・ピンから（幾くつかの隣接チツプを通つて）
制御されると仮定する。それからCUTは、テス
ト発生目的のために、同じパツケージ・ピンから
制御される“擬似”入力で２つのクロツク入力を
置換しまた置換されるクロツク入力信号が接続さ
れるCUTのそれらの内部回路ａ及びｂにつなが
る、単一の“擬似”入力信号を有するように再定
義され得る（第２８図参照）。これ故に、さらに
説明するため、各CUTのクロツク入力は大部分
を損うことなく、ユニークなパツケージ・クロツ
ク・ピンにより直接制御されると仮定する。 もしCUTの全ての隣接するチツプがテスト・
モードに設定されるなら、以下のようになる。即
ち、 (a) CUTのクロツク入力が、パツケージの入力
ピンから直接制御可能となる。 (b) CUTの非クロツク入力に接続されたパツケ
ージ・ネツトの各々は、１以上のユニークなパ
ツケージ入力ピン又はシフト・レジスタ・ラツ
チから直接制御可能となる。 (c) CUTの出力に接続されたパツケージ・ネツ
トの各々は、１以上のパツケージ出力ピン又は
シフト・レジスタ・ラツチで直接に観測可能と
なる。 説明の容易さのために、CUTの非クロツク入
力に接続されたパツケージ・ネツトが、１以上の
ユニークなシフト・レジスタ・ラツチからのみ直
接に制御可能であると仮定する。もしパツケージ
入力ピンがまたパツケージ・ネツトを制御すると
すると、最初のシフト・レジスター・ロード後に
必要とされるパツケージ・ピンを非制御状態（パ
ツケージ・ドツト機能がオアなら０、パツケー
ジ・ドツト機能がアンドなら１）へ設定すること
は簡単なことである。また説明を容易にするため
にCUTの出力に接続されたパツケージ・ネツト
が最初にＴクロツクをパルス化してそして続いて
シフト・レジスタをアンロードすることにより、
１以上のユニークなシフト・レジスタ・ラツチで
のみ直接観測可能であると仮定する。もしパツケ
ージ出力ピンがまた含まれるなら、Ｔクロツクを
印加する前にこれらのピンを観測することは簡単
なことである。CUTの非クロツク入力が、１以
上のシフト・レジスタ・ラツチにより制御される
パツケージ・ネツトに接続される場合は、第２９
図におけるようにこれらのシフト・レジスタ・ラ
ツチのうちの１つ以外の全てを非制御状態（パツ
ケージ・ドツト機能がオアなら０、パツケージ・
ドツト機能がアンドなら１）へ初期設定すること
は簡単なことである。それ故に、テストのために
各非クロツクCUT入力が、ユニークなシフト・
レジスタ・ラツチから直接制御されると仮定し得
る。他のチツプから出力へまた接続されているパ
ツケージ・ネツトへCUTの出力が接続される場
合には、他のチツプ出力を制御するシフト・レジ
スタ・ラツチはまた第３０図におけるように非制
御状態（上記の定義を参照）へ初期設定される。
それ故に、テストのために各CUT出力はＴクロ
ツクをパルス化しそして続いてシフト・レジスタ
をアンロードすることにより、ユニークなシフ
ト・レジスタ・ラツチで直接観測可能であると仮
定され得る。初めにも述べたようにCUTのクロ
ツク入力は、パツケージ入力ピンから直接制御さ
れる。 CUTに対するテストは、２つの方法のうちの
１つで発生され得る。即ち、 (a) 周囲のシフト・レジスタ・ラツチ、並びに
CUTクロツク入力を制御するそれらのパツケ
ージ・ピンを有するCUTは、先行技術の参考
文献に述べられた意味においては、ここでは超
えるものとして十分に認識される論理分割（第
３１図）として扱われる。（特に、米国特許第
3783254号、第3761695号、第3784909号及び
The 14th Design Automation Conference
Proceedings、June 20、21 and 22、1977、
IEEE Catalog Number 77、CH 1216―1Cに
示された先に認識した出版物） (b) CUTテストは、孤立して発生され、そして
周囲のシフト・レジスタ・ラツチ及びパツケー
ジ・ピンに移される。 論理分割の方法は出版された文献にさらに述べ
られているので、移動の方法について詳細述べる
ことにする。 もしテストが以下に述べられる方法で強制的に
行なわれるなら、孤立CUTテストは容易にパツ
ケージに移され得る。即ち、 (a) 第３２図におけるように、テスト励起がシフ
ト・レジスタ・ラツチ及びCUTの入力に印加
される初期値より成り、そしてテスト応答が、
CUTの出力を測定することよりなる。 (b) CUT入力及びシフト・レジスタ・ラツチに
初期値を印加した後のテスト動起が１以上のシ
ステム・クロツクのパルス、Ａ若しくはＢのク
ロツクを含む。第３３図におけるようにテスト
応答はCUT出力の初期の測定がない場合以外
はアンロードされる続くシフト・レジスタによ
り得られる。 (a)タイプのテストのパツケージへの移動は、第
３４図に示されているように、以下のようにして
達成される。即ち、 (i) 最初のシフト・レジスタは、パツケージの隣
接するチツプがテスト・モードにあるときに、
CUT入力をユニークに制御する外部（CUTへ
の）シフト・レジスタ・ラツチ、並びにCUT
の内部シフト・レジスタ・ラツチの値を設定す
るようにロードする。 (ii) CUTの隣接するチツプを全てのテスト・モ
ードに設定する。 (iii) CUTの出力応答を対応するユニークなシフ
ト・レジスタ・ラツチにおいて捕えるためにＴ
クロツクをパルス化する。 (iv) 隣接するチツプの全てを通常モードに再設定
する。 (v) CUTの出力応答を間接的に測定するために
シフト・レジスタをアンロードする。 (b)タイプのテストのパツケージへの移動は、第
３５図に示されているように以下のようにして達
成される。即ち、 (i) 最初のシフト・レジスタは、(a)タイプのテス
トについてのようにロードする。 (ii) CUTの隣接するチツプを全てのテスト・モ
ードに設定する。 (iii) テスト(b)におけると同じ順番に対応するシス
テム、Ａ若しくはＢのクロツクを制御するパツ
ケージ・ピンをパルス化する。 (iv) 隣接するチツプの全てを通常モードに再設定
する。 (v) CUTの内部シフト・レジスタ・ラツチの状
態を間接的に測定するためにシフト・レジスタ
をアンロードする。 【表】
第１図は、第１の極性保持ラツチＬ１及び第２
の極性保持ラツチＬ２を含むシフト・レジスタ・
ラツチのブロツク・ダイヤグラムを示す。第２図
は、アンド反転ゲートにおける第１図のシフト・
レジスタ・ラツチ（SRL）の組込みを示す。第３
図は、３つの相互接続されたSRLを有する集積回
路のチツプを示す。第４図は、４つの相互接続さ
れた集積回路チツプを含む集積回路実装構造体即
ちモジユールにおけるSRLの相互接続を示す。第
５図は、本発明によるラツチＬ２がテスト・デー
タ・ポートを有するSRL即ちTSRLを示す。第６
図は、アンド反転ゲートに組込まれた第５図の
TSRLを示す。第７図は、多重化の出力ドライバ
を有するチツプを示す。第８図は、LSSDのクロ
ツク動作機構の一部分として用いられているチツ
プ入力を有するチツプを示す。第９図は、パツケ
ージのLSSDクロツク分配回路網の部分として用
いられているチツプ出力を示す。第１０図は、モ
ジユール上で相互接続された４つのチツプを概略
的に示す。第１１図は、“テスト・モード”の相
互接続された全て（示されているのは３つのみ）
のチツプを有する実装構造体（モジユール、
TCM等）を概略的に示す。第１２図は、１つ以
上が“テスト・モード”にあり、その例外に１つ
のチツプが“通常の動作モード”にある、全て
（示されているのは３つのみ）のチツプを有する
実装構造体を概略的に示す。第１３図はSRLより
成りそしてパツケージ・スキヤン入力、パツケー
ジ・スキヤン出力、クロツクＡ入力、及びクロツ
クＢ入力を有する、パツケージ、シフト・レジス
タを概略的に示す。第１４図は、SRLより成りそ
してパツケージ・スキヤン入力、パツケージ・ス
キヤン出力、クロツクＡ入力、及びクロツクＢ入
力を有する。パツケージ・シフト・レジスタを概
略的に示す。第１５図は、第１４図に示されたシ
フト・レジスタの“シフト・テスト”についての
理想化した波形を示す。第１６図は、“パツケー
ジの配線テスト”を実行するための準備中の“テ
スト・モード”にある全て（示されているのは３
つのみ）のチツプを含む集積回路パツケージを示
す。第１７図は、“パツケージの配線テスト”を
実行するための準備中の“テスト・モード”にあ
る全て（示されているのは２つのみ）のチツプを
含む集積回路パツケージを示す。第１８図は、パ
ツケージの配線テストに関して、多くても２つの
チツプ出力がパツケージ上のどこかで一緒にドツ
トされるときに必要とされる３つのテストを示
す。第１９図は、テストの出力ピン、第１、第
２、第３及び第４のチツプ入力ピン及びパツケー
ジ出力ピンを相互接続するパツケージの回路網を
示す。第２０図は、１以上のチツプ出力ピン（又
はパツケージ入力ピン）でスタートするパツケー
ジ・ネツトのパツケージ配線テストを示す。第２
１図は、２つのパツケージ・ネツト間の短絡につ
いてのパツケージ配線テストを示す。第２２図
は、テスト中のチツプ（CUT）の１以上の入力
ピンがパツケージ回路網に接続される条件を示
す。第２３図は、CUTの１以上の出力ピンがパ
ツケージ・ネツトに接続される条件を示す。第２
４図は、テスト・モードに置かれている隣接する
チツプの出力としてCUTに対するクロツク信号
が実際に生成される例を示す。第２５図は、各々
テスト・モードに置かれている隣接する幾くつか
の（示されているのは２つ）チツプを通つて
CUTに対するクロツク信号が発生される例を示
す。第２６図は、パツケージ上で一緒に結合され
た、CUTへの２つのクロツク入力を示す。第２
７図は、テスト・モードにある隣接するチツプ
（又は複数のチツプ、示されているのは１つの
み）を通つてあるパツケージ入力ピンにより制御
される、CUTへの２つのクロツク入力を示す。
第２８図は、擬似クロツク入力が同じパツケー
ジ・ピンから制御されそしてまたCUTの内部回
路ａ及びｂにつながつている、CUTに対する
“擬似”クロツク入力を示す。第２９図は、１以
上のシフト・レジスタ・ラツチにより制御される
パツケージ・ネツトに接続されたCUTの非クロ
ツク入力を示す。第３０図は、また他のチツプか
らの出力にも接続されているパツケージ・ネツト
へ接続されるCUTの出力を示す。第３１図は、
周囲に接続されたシフト・レジスタ・ラツチ、並
びに論理分割として扱われるCUTのクロツク入
力を制御するそれらのパツケージ・ピンを有する
CUTを示す。第３２図は、テスト励起がシフ
ト・レジスタ・ラツチに印加される初期値及び
CUTの入力より成り、そしてテスト応答がCUT
の出力を測定することより成る孤立したCUTの
移行（migration）テストを示す。第３３図は、
初期値をCUTの入力及びシフト・レジスタ・ラ
ツチに印加した後のテスト励起が１以上のシステ
ム クロツクＡ若しくはＢのパルスを含む、孤立
したCUTの移行テストを示す。第３４図は、第
３２図におけるようなCUTへの移行タイプ(a)の
テストの遂行を示す。第３５図は、第３３図にお
けるようなCUTへの移行タイプ(b)のテストの遂
行を示す。第３６図は、TCMと呼ばれる簡単に
開示された一般のタイプの実装構造体を概略的に
示す。第３７図は、一方の表面の接点に接続され
た100個のチツプ、並びに反対側の表面にかなり
大きな数のパツケージ・ピン（例えば1800本）を
有する基板（即ち多層セラミツクMLC）を示
す。第３８図は、物理的なチツプとは異なる破線
の内側に示された論理連結を示す。第３９図は、
破線の内側に示された論理連結に対するECIPT
構造を示す。第４０図は、第３７図に示された
ECIPT構造を得るために単一の特別に構成され
たOCD、MUX及びTSRLを示す。
の極性保持ラツチＬ２を含むシフト・レジスタ・
ラツチのブロツク・ダイヤグラムを示す。第２図
は、アンド反転ゲートにおける第１図のシフト・
レジスタ・ラツチ（SRL）の組込みを示す。第３
図は、３つの相互接続されたSRLを有する集積回
路のチツプを示す。第４図は、４つの相互接続さ
れた集積回路チツプを含む集積回路実装構造体即
ちモジユールにおけるSRLの相互接続を示す。第
５図は、本発明によるラツチＬ２がテスト・デー
タ・ポートを有するSRL即ちTSRLを示す。第６
図は、アンド反転ゲートに組込まれた第５図の
TSRLを示す。第７図は、多重化の出力ドライバ
を有するチツプを示す。第８図は、LSSDのクロ
ツク動作機構の一部分として用いられているチツ
プ入力を有するチツプを示す。第９図は、パツケ
ージのLSSDクロツク分配回路網の部分として用
いられているチツプ出力を示す。第１０図は、モ
ジユール上で相互接続された４つのチツプを概略
的に示す。第１１図は、“テスト・モード”の相
互接続された全て（示されているのは３つのみ）
のチツプを有する実装構造体（モジユール、
TCM等）を概略的に示す。第１２図は、１つ以
上が“テスト・モード”にあり、その例外に１つ
のチツプが“通常の動作モード”にある、全て
（示されているのは３つのみ）のチツプを有する
実装構造体を概略的に示す。第１３図はSRLより
成りそしてパツケージ・スキヤン入力、パツケー
ジ・スキヤン出力、クロツクＡ入力、及びクロツ
クＢ入力を有する、パツケージ、シフト・レジス
タを概略的に示す。第１４図は、SRLより成りそ
してパツケージ・スキヤン入力、パツケージ・ス
キヤン出力、クロツクＡ入力、及びクロツクＢ入
力を有する。パツケージ・シフト・レジスタを概
略的に示す。第１５図は、第１４図に示されたシ
フト・レジスタの“シフト・テスト”についての
理想化した波形を示す。第１６図は、“パツケー
ジの配線テスト”を実行するための準備中の“テ
スト・モード”にある全て（示されているのは３
つのみ）のチツプを含む集積回路パツケージを示
す。第１７図は、“パツケージの配線テスト”を
実行するための準備中の“テスト・モード”にあ
る全て（示されているのは２つのみ）のチツプを
含む集積回路パツケージを示す。第１８図は、パ
ツケージの配線テストに関して、多くても２つの
チツプ出力がパツケージ上のどこかで一緒にドツ
トされるときに必要とされる３つのテストを示
す。第１９図は、テストの出力ピン、第１、第
２、第３及び第４のチツプ入力ピン及びパツケー
ジ出力ピンを相互接続するパツケージの回路網を
示す。第２０図は、１以上のチツプ出力ピン（又
はパツケージ入力ピン）でスタートするパツケー
ジ・ネツトのパツケージ配線テストを示す。第２
１図は、２つのパツケージ・ネツト間の短絡につ
いてのパツケージ配線テストを示す。第２２図
は、テスト中のチツプ（CUT）の１以上の入力
ピンがパツケージ回路網に接続される条件を示
す。第２３図は、CUTの１以上の出力ピンがパ
ツケージ・ネツトに接続される条件を示す。第２
４図は、テスト・モードに置かれている隣接する
チツプの出力としてCUTに対するクロツク信号
が実際に生成される例を示す。第２５図は、各々
テスト・モードに置かれている隣接する幾くつか
の（示されているのは２つ）チツプを通つて
CUTに対するクロツク信号が発生される例を示
す。第２６図は、パツケージ上で一緒に結合され
た、CUTへの２つのクロツク入力を示す。第２
７図は、テスト・モードにある隣接するチツプ
（又は複数のチツプ、示されているのは１つの
み）を通つてあるパツケージ入力ピンにより制御
される、CUTへの２つのクロツク入力を示す。
第２８図は、擬似クロツク入力が同じパツケー
ジ・ピンから制御されそしてまたCUTの内部回
路ａ及びｂにつながつている、CUTに対する
“擬似”クロツク入力を示す。第２９図は、１以
上のシフト・レジスタ・ラツチにより制御される
パツケージ・ネツトに接続されたCUTの非クロ
ツク入力を示す。第３０図は、また他のチツプか
らの出力にも接続されているパツケージ・ネツト
へ接続されるCUTの出力を示す。第３１図は、
周囲に接続されたシフト・レジスタ・ラツチ、並
びに論理分割として扱われるCUTのクロツク入
力を制御するそれらのパツケージ・ピンを有する
CUTを示す。第３２図は、テスト励起がシフ
ト・レジスタ・ラツチに印加される初期値及び
CUTの入力より成り、そしてテスト応答がCUT
の出力を測定することより成る孤立したCUTの
移行（migration）テストを示す。第３３図は、
初期値をCUTの入力及びシフト・レジスタ・ラ
ツチに印加した後のテスト励起が１以上のシステ
ム クロツクＡ若しくはＢのパルスを含む、孤立
したCUTの移行テストを示す。第３４図は、第
３２図におけるようなCUTへの移行タイプ(a)の
テストの遂行を示す。第３５図は、第３３図にお
けるようなCUTへの移行タイプ(b)のテストの遂
行を示す。第３６図は、TCMと呼ばれる簡単に
開示された一般のタイプの実装構造体を概略的に
示す。第３７図は、一方の表面の接点に接続され
た100個のチツプ、並びに反対側の表面にかなり
大きな数のパツケージ・ピン（例えば1800本）を
有する基板（即ち多層セラミツクMLC）を示
す。第３８図は、物理的なチツプとは異なる破線
の内側に示された論理連結を示す。第３９図は、
破線の内側に示された論理連結に対するECIPT
構造を示す。第４０図は、第３７図に示された
ECIPT構造を得るために単一の特別に構成され
たOCD、MUX及びTSRLを示す。
Claims (1)
- 【特許請求の範囲】 １ 第１表面と第２表面とを有する基板と、 上記第１表面に設けられた接点パツドの複数グ
ループと、 上記第２表面に設けられた入力接点、出力接点
並びに制御接点と、 各々がテスト回路を有し上記接点パツドの少な
くとも１つのグループに対応して接続されている
複数の集積回路チツプと、 上記テスト回路を上記の入力接点、出力接点並
びに制御接点に選択的に接続する導電手段と、 を含む集積回路実装構造体。 ２ 上記テスト回路が、スキヤン・イン及びスキ
ヤン・アウトの回路手段を含む特許請求の範囲第
１項記載の集積回路実装構造体。 ３ 上記スキヤン・イン及びスキヤン・アウトの
回路手段が、少なくとも１つのテスト用シフト・
レジスタ・ラツチ回路を有するシフト・レジス
タ・ラツチ回路手段を含む特許請求の範囲第２項
記載の集積回路実装構造体。
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| JPH0271176A (ja) | 1990-03-09 |
| JPH07117574B2 (ja) | 1995-12-18 |
| US4441075A (en) | 1984-04-03 |
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