JPH0763821A - テスト回路 - Google Patents

テスト回路

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JPH0763821A
JPH0763821A JP5162316A JP16231693A JPH0763821A JP H0763821 A JPH0763821 A JP H0763821A JP 5162316 A JP5162316 A JP 5162316A JP 16231693 A JP16231693 A JP 16231693A JP H0763821 A JPH0763821 A JP H0763821A
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JP5162316A
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Yuji Kawamura
村 裕 二 川
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Kawasaki Steel Corp
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Abstract

(57)【要約】 【目的】スキャンパス等のスキャン方式とバウンダリス
キャン方式とを併用するテスト回路であっても、テスト
ピンの数を削減し、記述するテストパターンの数を減少
させることのできるテスト回路の提供。 【構成】バウンダリスキャン方式とスキャン方式とを併
用するテスト回路(10)であって、スキャンテスト時
にバウンダリスキャンレジスタ(16)の少なくとも1
部をパラレル/シリアル変換器(22)、(24)とし
て用い、スキャンデータの入出力をこの変換器(2
2)、(24)を通して行うことにより上記目的を達成
する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、スキャンパス等のスキ
ャン方式とバウンダリスキャン方式のテスト容易化設計
手法を併用するテスト回路に関する。
【0002】
【従来の技術】テスト容易化設計方式は、体系的に一定
のルールに従って設計を行うことにより、テストが容易
になるよう設計する方式である。このようなテスト容易
化設計方式としては、スキャンパス等のスキャン設計が
あり、これは、回路内の記憶素子をスキャンレジスタと
してシフトレジスタで接続し、外部入出力より内部に任
意の値をセットしたり、内部の状態を観測し、かつコン
トロールできるようにした設計方式である。これによ
り、テストの対象とする回路を組み合わせ回路単位に分
割することができるので、テストが容易になり、組み合
わせ回路に対するテストパターン生成アルゴリズムを用
いて、検査入力パターンの自動生成が可能となる。
【0003】最近では、単に、設計ルールの自動チェッ
クとテストパターンの自動生成だけでなく、スキャン設
計のためのテスト回路の自動変換/挿入生成、さらに、
非同期回路からの同期回路への変換も含めての自動化が
すすんでおり、そのためのCADツールも市販されてい
る。このスキャン方式としては、レジスタへのクロック
の供給、データのアクセス方式により、スキャンパス設
計方式、ランダムアクセススキャン設計方式、レベルセ
ンシティブスキャン設計方式、エッジトリガスキャン設
計方式等などの各種の方式が挙げられる。
【0004】一方、最近、デバイスの高集積化や大規模
化が進み、狭ピンピッチ化によるLSI等の高密度実装
化(面実装)が図られている。このため、ボードレベル
でのテストがますます困難になってきており、今後は従
来のテスト手法では、ボードレベルのテストは不可能に
なってくると予想される。このような背景の下でボード
レベルのテスト方式としてJTAG( Joint Test Actio
n Group ) により提案され、IEEEの国際標準として
標準化されたバウンダリスキャン方式がある。
【0005】このバウンダリスキャン方式は、ボード上
に搭載されている各LSIの入出力ピンと内部回路との
間にスキャンレジスタ回路(バウンダリスキャンレジス
タ)を挿入し、さらにコントロール回路と専用のピンを
設ける。ボード上では、各LSIのバウンダリスキャン
レジスタを接続して、ボードの入出力よりアクセス/コ
ントロール可能にしたテスト容易化設計手法である。こ
のバウンダリスキャン方式を採用することにより、ボー
ドレベルのテストはすべてのボードの入出力から入力を
印加、出力を観測することでテストが可能になる。テス
ト方法としては、バウンダリスキャンを用いることによ
り、ボード上にテスト用のブローブの接触を必要としな
いで、ボード上のLSI間の接続テスト、LSI内部の
テストを行うことが可能となる。
【0006】このようなLSIの回路内部の状態のテス
トおよびこれらのLSIを組み込んだボード上でのテス
トを行うことを可能とするためにスキャンパス等のスキ
ャン方式とバウンダリスキャン方式とを併用するテスト
回路が提案されている。このようなテスト回路を図5に
示す。
【0007】図5に示すテスト回路60は、LSI61
のシステムロジック(コアロジック)回路62と、バウ
ンダリスキャンロジック回路64と、これらの内部回路
の周囲にLSI61のすべての入出力(I/O)ピンに
対して設けられるバウンダリスキャンレジスタ66とを
有する。そして、このテスト回路60には、システムロ
ジック回路62の通常の入出力ピンの他に、スキャンパ
ス方式のスキャンテストを行うためのスキャンテスト専
用ピンとしてスキャンデータ入力端子(SCAN I
N)、スキャンデータ出力端子(SCAN OUT)、
スキャンクロック端子(CLK)、およびスキャンイネ
ーブル端子(SCAN EN)と、バウンダリスキャン
方式のテストを行うためのテストアクセスポート(TA
P: TestAccess Port ) 68と呼ばれるテスト専用ピ
ンとしてテストデータ入力端子(TDI)、テストデー
タ出力端子(TDO)、テストクロック(TCK)およ
びテストモード選択(TMS)などが設けられている。
また、システムロジック回路62には内部スキャンレジ
スタ(インターナルスキャンレジスタ)70を有してお
り、バウンダリスキャンロジック回路64にはTAPコ
ントローラ72と、命令レジスタ74および命令デコー
ダ76と、マルチプレクサ78とを有している。
【0008】図5に示すテスト回路60においては、ス
キャンパス方式およびバウンダリスキャン方式の各々の
テスト方式は、全く独立したものであり、各々の手法に
基づいて、別々にテストを行っている。すなわち、バウ
ンダリスキャンテスト時には、TDI、TDO、TC
K、TMSの4つのTAP専用テストピンと、バウンダ
リスキャンレジスタとTAPコントローラ72、命令レ
ジスタ74、命令デコーダ76、マルチプレクサ78な
どのバウンダリスキャンロジック回路64を用いてテス
トを行っているし、スキャンパステスト時には、SCA
N IN、SCAN OUT、CLK、SCAN EN
の専用テストピンと、内部スキャンレジスタ70とを用
いてテストを行っている。
【0009】
【発明が解決しようとする課題】ところで、図5に示す
テスト回路60においては、バウンダリスキャン方式と
スキャンパス方式の両テスト方式を行うことができる
が、これらのテスト方式は全く独立に別々に行われるも
のであるので、テストのための専用ピンがそれぞれの方
式について必要になるためテストピンの数が増加すると
いう問題があった。一方、テストピンの数を増加させな
いように、マルチプレクサ等を用いてテスト用ピンと、
通常の入出力ピンとを併用することも考えられるが、テ
スト用ピンと通常の入出力ピンとを併用すると、ディレ
イが生じ、性能が低下する場合があるなどの問題が生じ
る。
【0010】本発明の目的は、上記従来技術の問題点を
解消し、スキャンパス等のスキャン方式とバウンダリス
キャン方式とを併用するテスト回路であっても、テスト
ピンの数を削減し、記述するテストパターンの数を減少
させることのできるテスト回路を提供するにある。
【0011】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、バウンダリスキャン方式とスキャン方式
とを併用するテスト回路であって、スキャンテスト時に
バウンダリスキャンレジスタの少なくとも1部をパラレ
ル/シリアル変換器として用い、スキャンデータの入出
力をこの変換器を通して行うことを特徴とするテスト回
路を提供するにある。
【0012】
【発明の作用】本発明のテスト回路は、スキャンパス等
のスキャン方式とバウンダリスキャン方式とを併用する
回路であって、スキャン方式でのテストの際に、バウン
ダリスキャン方式のテストに用いるバウンダリスキャン
レジスタの一部をパラレル/シリアル変換器として使用
するものである。このようにすることにより、本発明の
テスト回路においては、スキャン方式でのスキャンイン
およびスキャンアウトに使用するテストピンを設ける必
要がなく、テストピンの数を減らすことができる。ま
た、本発明のテスト回路においては、スキャン方式での
データイン/データアウトをパラレルに実行することが
できるため、記述するテストパターン数が減少する。
【0013】
【実施例】本発明に係るテスト回路を添付の図面に示す
好適実施例に基づいて以下に詳細に説明する。
【0014】図1は、本発明のテスト回路の一実施例の
概念図である。同図に示すようにLSI11内に内蔵さ
れるテスト回路10は、LSI11の論理回路を構成す
るシステムロジック回路12と、バウンダリスキャンロ
ジック回路14と、システムロジック回路12の通常の
すべての入出力(I/O)ピンに対して、この入出力ピ
ンとシステムロジック回路12との間に設けられるバウ
ンダリスキャンレジスタ16と、バウンダリスキャンロ
ジック回路14に接続されるテストアドレスポート(T
AP)18とを有する。
【0015】システムロジック回路12内には図示しな
い組み合わせ論理回路と、内部スキャンレジスタ20と
を有している。本発明においては、バウンダリスキャン
レジスタ16の一部、図中では右上側の4つのバウンダ
リスキャンレジスタ16をパラレルデータイン−シリア
ルデータアウトのためのパラレル/シリアル変換器22
として用いるとともに、右下側の4つのバウンダリスキ
ャンレジスタ16をシリアルデータイン−パラレルデー
タアウトのためのシリアル/パラレル変換器24として
用いることができるように構成される。
【0016】図中、パラレル/シリアル変換器22を構
成する左端のバウンダリスキャンレジスタ16の出力
(TDO)は分岐して、システムロジック回路12の内
部スキャンレジスタ20に入力され、内部スキャンレジ
スタ20の出力はシリアル/パラレル変換器24を構成
する左端のバウンダリスキャンレジスタ16の入力(T
DI)に接続される。また、内部スキャンレジスタ20
にはスキャンイネーブル信号を入力するためのスキャン
イネーブル信号線がバウンダリスキャンレジスタ16を
介して対応するI/Oピンから接続される。
【0017】ここで、パラレル/シリアル変換器22は
スキャンパス方式のスキャンテスト時にテストデータを
パラレルに入力(パラレルデータイン)するためのテス
トデータ入力(SCAN IN)として機能し、クロッ
クに従ってテストデータを1ビットずつシフトし、シス
テムロジック回路12の内部スキャンレジスタ20にシ
リアル出力する。一方、シリアル/パラレル変換器24
は、スキャンパステスト時、内部スキャンレジスタ20
からシリアル入力されたスキャンパス出力データをクロ
ックに従ってシフトし、パラレル出力(パラレルデータ
アウト)するためのテストデータ出力(SCAN OU
T)として機能する。
【0018】従って、バウンダリスキャンレジスタ16
は、システムロジック回路12の通常の入出力ピンに対
応して設けられるもので、通常動作時には入出力ピンか
ら入出力される入出力信号を単に通過し、バウンダリス
キャンテスト時にはバウンダリスキャンロジック回路1
4によって発生される制御信号によってテストデータ入
出力から入出力されるテストデータを保持し、システム
ロジック回路12に入出力する機能を有する。しかし、
本発明のパラレル/シリアル変換器22を構成するバウ
ンダリスキャンレジスタ16は、上述の2つの機能の他
に、スキャンパステスト時にSCAN INとして機能
する通常の入力ピンからパラレル入力されたスキャンパ
ステストデータをバウンダリスキャン用テストデータ出
力から出力する機能をも有し、本発明のシリアル/パラ
レル変換器24を構成するバウンダリスキャンレジスタ
16は、同様に、上述の2つの機能の他に、スキャンパ
ステスト時に、バウンダリスキャン用テストデータ入力
から入力されるデータをSCAN OUTとして機能す
る通常の出力ピンからパラレル出力する機能をも有す
る。
【0019】このようなバウンダリスキャンレジスタ1
6の一実施例を図2(a)および(b)に示す。図2
(a)に示すレジスタ16は、2つのマルチプレクサ
(MUX)26,27と2つのフリップフロップ回路
(F/F)28,29とを有する。MUX26の一方の
入力には通常のI/Oピンからの通常のデータ信号また
はスキャンパステストデータもしくは、システムロジッ
ク回路12からの出力データを入力するためのIN端
子、他方の入力にはバウンダリスキャン用テストデータ
を入力するためのTDI( Test Data Input ) 端子が接
続され、その制御端子にはシフト/ロード(S/L)端
子が接続される。MUX26の出力はF/F28の入力
端子に接続され、そのクロック端子には取り込みクロッ
ク(CLKA Capture )が入力される。F/F28の出
力はバウンダリスキャン用テストデータを出力するため
にTDO( Test Data Output )端子に接続されるととも
にF/F29の入力に接続される。F/F29のクロッ
ク端子にはクロック(CLKB Update ) が入力され、
F/F29の出力はMUX27の一方の端子に入力さ
れ、他方の端子にはIN端子から接続線が接続され、制
御端子にはモード切換信号を入力するためのMode端
子が接続される。MUX27の出力は通常のI/Oピン
への出力データ信号もしくはシステムロジック回路12
への出力信号の出力するためのOUT端子に接続され
る。
【0020】図2(a)に示すバウンダリスキャンレジ
スタ16は、通常動作時には、Mode信号によってM
UX27を制御してIN端子から入力された通常データ
をそのままOUT端子から出力する機能を有する。ま
た、レジスタ16は、バウンダリスキャンテスト時には
S/L信号の制御によってMUX26の入力として選択
された、TDI端子から入力されたバウンダリスキャン
用テストデータをCLKAから入力されたクロックに従
ってF/F28に保持して、TDO端子から出力する機
能をもつ。さらに、レジスタ16はスキャンパステスト
時には、入力側で、MUX26によって選択された、I
N端子から入力されたスキャンパステストデータをF/
F28に保持し、TDO端子からシリアル出力する機
能、あるいは出力側で、MUX26によって選択され
た、TDI端子から入力されたスキャンパステストデー
タをF/F28およびF/F29に保持し、クロックC
LKAおよびCLKBに従ってシフトし、MUX27に
よってOUT端子からパラレル出力する機能を有する。
【0021】図2(b)に示すバウンダリスキャンレジ
スタ17は、図2(a)に示すバウンダリスキャンレジ
スタ16と、IN端子がインバータ30を介してMUX
27の一方の入力端子に接続され、MUX27の反転出
力がOUT端子に接続されるとともにMUX26の一方
の入力端子に接続され、F/F29の反転出力(Qバ
ー)がMUX27の他方の入力端子に接続される点を除
いて、全く同様であるので、詳細な説明は省略する。こ
こで、例えば、バウンダリスキャンレジスタ16を入力
用および出力用の両方に用いてもよいが、例えば、バウ
ンダリスキャンレジスタ17を入力用、バウンダリスキ
ャンレジスタ16を出力用とすることもあるいはバウン
ダリスキャンレジスタ17を入出力用として用いてもよ
いことはもちろんである。
【0022】本発明のテスト回路10においては、この
ようなバウンダリスキャンレジスタ16および/または
17を用いて、入力用および出力用がそれぞれ互いにと
なり合うように接続し、スキャンテスト時に入力側およ
び出力側共に同数だけ(図示例では4個の場合を示
す)、パラレル/シリアル変換器(シリアル/パラレル
変換器も含む)22および24として使用することがで
きる。従って、本発明のテスト回路10においては、ス
キャンパステスト時、スキャンテストデータの入力(ス
キャンイン)およびスキャンテストデータの出力(スキ
ャンアウト)は、通常の入出力ピンからパラレルに行う
ことができる。従って、本発明においては、スキャン方
式の入出力用テストピン(スキャンインおよびスキャン
アウト)を設ける必要がなく、また、記述するテストパ
ターン数を減らすことができる。
【0023】すなわち、従来のスキャンパスにおいて
は、スキャンインにおいて、1本のテストピンから例え
ば、1010という4パターンのスキャンテストデータ
を1ビットずつシステムロジック回路12(内部スキャ
ンレジスタ20)に入力して行く。これに対し、本発明
においては、図1に示すパラレル/シリアル変換器22
を構成する4つのバウンダリスキャンレジスタ16に、
例えば1010という1つのテストデータパターンをパ
ラレルに入力し、その後4クロックシフトさせてこれら
のテストデータを順次内部スキャンレジスタ20にロー
ドさせていく。従って、本発明ではテストパターンとし
て記述するものは1パターンのみで、後はクロックによ
ってシフトさせるだけで4個、すなわち4パターンの1
ビットスキャンテストデータを内部スキャンレジスタ2
0にロードし、スキャンテストを行うことができるの
で、システムロジック回路12内でスキャンテストを行
うパターン数は変わらないが、記述するテストパターン
数を従来に4パターンから1パターンに減らすことがで
きる。従って、本発明では従来に比べテスト設計が容易
となり、開発負荷が軽減される。
【0024】特に、大規模な論理回路、例えば内部スキ
ャンレジスタのフリップフロップ(F/F)の段数が3
00段程度のものでは、従来のものでは、テストデータ
を内部スキャンレジスタ20にロードするのに300ク
ロック分(300シフトレジスタ分)だけのテストパタ
ーンを用意し、300周期のパターンを記述してシリア
ルに入力する必要があるのに対し、本発明では、バウン
ダリスキャンレジスタ16の10個分をパラレル/シリ
アル変換器22として用いることにより、単純に30パ
ターンを記述した後、1つのパターン内はテストクロッ
クによりシフトさせ、内部スキャンレジスタ20にロー
ドできるので、テストパターン作成作業の効率が上が
り、テスト設計が極めて軽減される。また入力側(パラ
レル/シリアル変換器22)および出力側(シリアル/
パラレル変換器24)のバウンダリスキャンレジスタ1
6の数を同数とすることにより、テストクロックに従っ
てデータインとデータアウトを平行に行うことができる
ので、自動パターン生成(ATPG: Automatically T
est Patern Program Generator )を適用することが容易
である。
【0025】次に、バウンダリスキャンロジック回路1
4の一実施例を図3に示す。同図に示す回路14は、バ
ウンダリスキャンへのデータの入出力およびコントロー
ルを行うためのテストアクセスポート(TAP)18
と、TAPコントローラ34と、命令レジスタ36と、
命令デコーダ38と、バイパスレジスタ40と、MUX
42および43と、トランスファーゲート(EN)44
とを有する。ここで、バウンダリスキャンは、上述のT
AP32、TAPコントローラ34、命令レジスタ36
と、命令デコーダ38およびバイパスレジスタ40の
他、レジスタとしてバウンダリスキャンレジスタ16、
および図示しないが部品の製造番号等をセットし、ボー
ド上で識別できるようにするためのデバイス識別レジス
タとその他、システムで使用するための内部レジスタ
(内部スキャンレジスタ20を含む)などによって構成
される。
【0026】TAPは、バウンダリスキャンテストデー
タを入力するテストデータ入力ポート(TDI: Test
Data In ) 、バウンダリスキャンテストデータを出力す
るテストデータ出力ポート(TDO: Test Data Out
)、バウンダリスキャンテスト時のTAPコントローラ
34のためのテストクロックポート(TCK: Test Cl
ock ) およびテストモード/ノーマル動作モードの選択
をコントロールするためのテストモード選択ポート(T
MS: Test Mode Select ) の4つの必須の信号ポート
と、TAPコントローラ34をリセットするためのテス
トリセット(TRST: Test Reset ) の1つのオプシ
ョンポートとからなる。TAPコントローラ34は、T
MS信号およびTCK信号を受けて、命令レジスタ3
6、命令デコーダ38、バイパスレジスタ40、MUX
43、EN44などのクロック信号および制御信号を制
御し、バウンダリスキャンの制御を行うものである。命
令レジスタ36および命令デコーダ38は、TAPコン
トローラ34から命令を読み込み、テスト時の選択、デ
ータレジスタ(バウンダリスキャンレジスタ16、バイ
パスレジスタ40など)へのアクセスを行うものであ
る。バイパスレジスタ40は1ビットのレジスタでバイ
パス経路として使用するものである。
【0027】なお、命令レジスタ36は、少なくとも2
ビットが必要で、バイパスレジスタ40を選択し、通常
動作の内部論理回路のテストを行うノーマルモード(N
ORMAL)と、サンプルテストのためにバウンダリス
キャンレジスタ16を選択し、チップ(LSI11)を
通常動作させながら特定のタイミングで入出力信号を取
り込み故障診断を行うサンプルモード(SAMPLE)
と、外部テストのためにバウンダリスキャンレジスタ1
6を選択し、チップ間の配線のテストを行うイクステス
トモード(EXTEST)とを選択するための3つの命
令が読み込まれる。この他、オプションとして、インテ
ストモード(INTEST)、アイディーコード(ID
CODE)、ユーザコード(USERCODE)などの
命令を設けることもできる。
【0028】LSI11内のスキャン方式およびバウン
ダリスキャン方式を併用する本発明のテスト回路10は
基本的に以上のように構成されるが、これらのテスト回
路10をボード上に配列した場合の一実施例を図4に示
す。図4に示すテスト回路50は4つのLSI11a、
11b、11cおよび11dをボード51上に配列した
もので、バウンダリスキャンでは前段のTDOが後段の
TDIに接続され、ボード51へのTDIからボード5
1からのTDOまで1パスを構成する。一方、テスト回
路50におけるスキャンパスも、前段のパラレルSCA
N OUTが後段のパラレルSCAN INに接続さ
れ、各々パラレルに1パスを構成する。こうしてボード
51上でのバウンダリスキャン方式およびスキャン方式
のテストを行うことができる。
【0029】本発明に係るテスト回路は基本的に以上の
ように構成されるものであるが、本発明はこれに限定さ
れず、本発明の要旨を逸脱しない範囲において種々の改
良や設計の変更が可能なことはもちろんである。
【0030】
【発明の効果】以上、詳述したように、本発明によれ
ば、スキャンパス等のスキャン方式のテストを行う際
に、スキャンテストデータの入出力(スキャンインおよ
びスキャンアウト)を通常の入出力ピンからパラレル/
シリアル変換器を構成するように設けられた複数のバウ
ンダリスキャンレジスタにパラレルに行うことができる
ので、従来用いる必要があったスキャンデータ入出力
(スキャンイン、スキャンアウト)用のテストピンを設
ける必要がなくなり、テストピンの数を減らすことがで
き、回路設計を容易にすることができる。
【0031】また、本発明によれば、スキャンパス等の
スキャンテスト時において、内部スキャンレジスタへの
スキャンテストデータのロードおよびアンロードはシリ
アルに行われるのに対し、スキャンテストデータをパラ
レル/シリアル変換器を構成する複数のバウンダリスキ
ャンレジスタにパラレルに入出力することができるの
で、記述するテストパターン数を減らすという効果も得
ることができ、その結果、テスト設計が容易となり、開
発負荷を軽減できる。このため、本発明においては、ス
キャン方式とバウンダリスキャン方式との両方式を併用
するテスト回路であるにもかかわらず、スキャンテスト
パターンを自動パターン生成(ATPG)によって行う
ことも可能となる。
【図面の簡単な説明】
【図1】本発明に係るテスト回路を持つ半導体集積回路
(LSI)の一実施例の概念構成図である。
【図2】(a)および(b)は、それぞれ本発明のテス
ト回路に用いられるバウンダリスキャンレジスタの構成
を示すブロック図である。
【図3】図1に示すテスト回路のバウンダリスキャンロ
ジック回路の一実施例の構成を示すブロック図である。
【図4】本発明に係るテスト回路のボード上における構
成の一実施例を示す概念図である。
【図5】従来のテスト回路の概念構成図である。
【符号の説明】
10、50 テスト回路 11、11a、11b、11c、11d LSI(半導
体集積回路) 12 システムロジック回路 14 バウンダリスキャンロジック回路 16、17 バウンダリスキャンレジスタ 18 テストアクセスポート(TAP) 20 内部スキャンレジスタ 22、24 パラレル/シリアル変換器(シリアル/パ
ラレル変換器) 26、27、42、43 マルチプレクサ(MUX) 28、29 フリップフロップ(F/F) 30 インバータ 34 TAPコントローラ 36 命令レジスタ 38 命令デコーダ 40 バイパスレジスタ 51 ボード(半導体基板)

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】バウンダリスキャン方式とスキャン方式と
    を併用するテスト回路であって、スキャンテスト時にバ
    ウンダリスキャンレジスタの少なくとも1部をパラレル
    /シリアル変換器として用い、スキャンデータの入出力
    をこの変換器を通して行うことを特徴とするテスト回
    路。
JP5162316A 1993-06-30 1993-06-30 テスト回路 Withdrawn JPH0763821A (ja)

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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10185999A (ja) * 1996-12-25 1998-07-14 Nec Corp テスト回路及びテスト方法
JP2001208800A (ja) * 2000-01-28 2001-08-03 Samsung Electronics Co Ltd Scan信号変換回路を具備した半導体集積回路装置
US6556037B2 (en) 2001-04-09 2003-04-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit and test board
JP2004510989A (ja) * 2000-10-02 2004-04-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 内部中間スキャンテスト故障をデバッグするテストアクセスポート(tap)コントローラシステムおよび方法
DE102004043063A1 (de) * 2004-09-06 2006-03-23 Infineon Technologies Ag Halbleiter-Bauelement mit Test-Schnittstellen-Einrichtung
JP2008164470A (ja) * 2006-12-28 2008-07-17 Fujitsu Ltd 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路
JP2009236879A (ja) * 2008-03-28 2009-10-15 Fujitsu Ltd スキャン制御方法、スキャン制御回路及び装置
WO2012042586A1 (ja) * 2010-09-27 2012-04-05 富士通株式会社 集積回路

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10185999A (ja) * 1996-12-25 1998-07-14 Nec Corp テスト回路及びテスト方法
US6079039A (en) * 1996-12-25 2000-06-20 Nec Corporation Test circuit and test method for testing semiconductor chip
JP2001208800A (ja) * 2000-01-28 2001-08-03 Samsung Electronics Co Ltd Scan信号変換回路を具備した半導体集積回路装置
JP2004510989A (ja) * 2000-10-02 2004-04-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 内部中間スキャンテスト故障をデバッグするテストアクセスポート(tap)コントローラシステムおよび方法
US6556037B2 (en) 2001-04-09 2003-04-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit and test board
DE102004043063A1 (de) * 2004-09-06 2006-03-23 Infineon Technologies Ag Halbleiter-Bauelement mit Test-Schnittstellen-Einrichtung
DE102004043063B4 (de) * 2004-09-06 2008-10-23 Infineon Technologies Ag Verfahren zum Betreiben eines Halbleiter-Bauelements mit einem Test-Modul
JP2008164470A (ja) * 2006-12-28 2008-07-17 Fujitsu Ltd 集積回路の内部ラッチをスキャンする方法及び装置並びに集積回路
JP2009236879A (ja) * 2008-03-28 2009-10-15 Fujitsu Ltd スキャン制御方法、スキャン制御回路及び装置
WO2012042586A1 (ja) * 2010-09-27 2012-04-05 富士通株式会社 集積回路
JPWO2012042586A1 (ja) * 2010-09-27 2014-02-03 富士通株式会社 集積回路

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