JP2632731B2 - 集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、集積回路装置に関し、特に、各々がテス
ト回路を有する複数の機能モジュールで構成された集積
回路装置に関する。

［従来の技術］ 従来の集積回路装置においては、１チップ上に１つの
機能モジュールが実現されるのが通常であったが、この
ような単一チップの機能モジュールでは、当該モジュー
ルへのテストデータの入出力をチップ外部から直接的に
行なうことができるため、その機能テストが容易であっ
た。

ところが、近年の集積回路の大規模化に伴ない、その
設計手法として、まず個々の機能モジュールを設計した
後、チップ上に複数のこれら機能モジュールを組合わせ
て配置し、これによりチップ全体として所望の機能を実
現するという、いわゆる構造化設計が多くの場合採用さ
れている。このように１チップ上に複数の機能モジュー
ルが配された集積回路装置においては、設計単位である
機能モジュールごとに機能テストを行なうことが有効で
ある。各機能モジュールのテストを行なうには、各モジ
ュールのテスト点としての入出力ノードにシフトレジス
タラッチ（SRL）を設けてこれを全て直列に接続したス
キャンパスを構成し、このスキャンパスに外部からシリ
アルにテストデータの入出力を行なう方法が考えられる
が、このような方法ではモジュール数が大きいときには
スキャンパスが長くなり、機能モジュールの迅速なテス
トが困難となる。

これを解決する手段としては、機能モジュールごとに
スキャンパルスを分割し、テスト対象となっている機能
モジュールのみに外部から直接テストデータの入出力を
行なえるようにすることが考えられる。第８図は、この
ようにモジュールごとにテストを行なぅためのテスト回
路を各々が含んだ複数の機能モジュールによって構成さ
れた集積回路の従来例を示す図である。まず、第８図を
参照してこの従来例の構成について説明する。

第８図において、集積回路（チップ）１は、複数の機
能モジュール2a,2b,…を備える。この機能モジュールを
独立にテストするために、各機能モジュールごとにテス
ト回路が設けられている。より詳細に説明すると、機能
モジュール2aは、直列接続されたSRL3a,3b,3cおよび3d
からなるスキャンパスと、このスキャンパスの出力部に
接続されてスキャンパスからの出力を制御するトライス
テートバッファ4aと、このトライステートバッファ4aを
制御する、アドレスデコーダで構成された選択回路50a
とからなるテスト回路と、このテスト回路によって機能
テストされる回路60aとを備えている。同様に、機能モ
ジュール2bは、直列接続されたSRL3e,3f,3gおよび3hか
らなるスキャンパスと、このスキャンパスの出力部に接
続されてスキャンパスからの出力を制御するトライステ
ートバッファ4bと、このトライステートバッファ4bを制
御する、アドレスデコーダで構成された選択回路50bと
からなるテスト回路と、このテスト回路によって機能テ
ストされる回路60bとを備えている。

各機能モジュールごとに設けられた上述のスキャンパ
スは、その一端が、共通の入力データ信号線７に接続さ
れ、かつ他端が、共通の出力データ信号線に６に接続さ
れる。各機能モジュールへ与えるためのテストデータSD
Iは、チップ外部からテストデータ入力端子11を介して
共通の入力データ信号線７に入力され、各機能モジュー
ルからのテストデータ出力は、共通の出力データ信号線
６およびテストデータ出力端子10を介してテストデータ
出力SDOとしてチップ外部へ出力される。

各機能モジュールにおいて、アドレスデコーダで構成
された選択回路50のスキャンパスイネーブル端子SPE
は、トライステートバッファ４の出力制御信号線に接続
されており、後述するアドレス信号によって当該選択回
路50が選択されたときに、対応するトライステートバッ
ファ４は出力イネーブル状態となる。

アドレスデコーダで構成される各選択回路50にはアド
レス信号線48が接続されており、アドレス信号入力端子
49を介してチップ外部から入力されるアドレス信号によ
っていずれかのテスト回路の選択回路50が選択される。

一方、スキャンパスのためのシフトクロックやストロ
ーブ信号などのスキャンパス制御信号は、制御信号入力
端子13を介してチップ外部から入力され、共通の制御信
号線９および各選択回路50を介して各スキャンパスに供
給される。

次に、第８図に示した従来例の動作について説明す
る。第８図に示した集積回路において、各機能モジュー
ル２のテストは次のように行なわれる。すなわち、各機
能モジュール２においてSRL3により構成されるスキャン
パスに、テストデータ入力端子11および共通の入力デー
タ信号線７を介してテストデータをシリアルに入力す
る。そして、各スキャンパスに入力されたテストデータ
により各回路60の機能テストが行なわれ、回路60からの
テストデータ出力がスキャンパスのSRLにラッチされ
る。その以後、このデータ出力が共通の出力データ信号
線６およびテストデータ出力端子10を介してチップ外部
にシリアルに出力される。

以上のような構成においては、各スキャンパスの出力
は、共通の出力データ信号線６に接続されているので、
この共通の出力データ信号線６上でスキャンパスからの
出力同志が競合すなわちバスファイトを起こす可能性が
ある。したがって、機能テスト時には、常に１本のスキ
ャンパスのみをイネーブル状態とする必要がある。

そこで、アドレス信号入力端子49を介してチップ外部
から印加されるアドレス信号によっていずれか１つのス
キャンパスを選択するようにすればよい。このため、た
とえば機能モジュール2aにおけるSRL3a〜3dで構成され
るスキャンパスのみをイネーブル状態とするには、アド
レス信号入力端子49を介して選択回路50aに対応するア
ドレス信号をアドレス信号線48に入力し、アドレスデコ
ーダである選択回路50aを選択する。これによりトライ
ステートバッファ4aは選択回路50aによって駆動されて
出力イネーブル状態となる。このようにスキャンパスお
よび選択回路からなるテスト回路のモジュール化を図
り、さらに選択回路としてアドレスデコーダを使った集
積回路装置は、たとえば米国特許第4,701,921号に開示
されている。

次に、第９図は、複数の機能モジュールによって構成
された集積回路の他の従来例を示すブロック図である。

第９図の集積回路は、複数の機能モジュール2c,2dお
よび2eで構成された階層的な機能モジュール36と、単独
の機能モジュール2aおよび2bとを組合わせてチップ上に
配することにより、新たな機能を実現したものである。

各機能モジュールにおいては、第８図の従来例と同様
に、スキャンパスと選択回路とを含むテスト回路が設置
されているものとする。階層的な機能モジュール36のた
めのアドレス信号は、アドレス入力端子51を介して入力
されアドレス信号線50上を伝搬する。また単独の機能モ
ジュール2aおよび2bのためのアドレス信号は、アドレス
信号入力端子49を介して入力され、アドレス信号線48上
を伝搬する。

階層的な機能モジュール36は、各モジュールの機能テ
ストのための信号配線がなされた状態でその物理的レイ
アウトが決められており、その設計パターンは内容変更
不可能なものとして登録されている（すなわち、ライブ
ラリ化されている）。したがって、このような階層的な
機能モジュール36においては、たとえばアドレス信号線
のビット数等も固定されて登録されており、その内容変
更は不可能である。このような階層化されたテスト回路
を有する従来の集積回路装置は、たとえば特開昭62−93
672号に開示されている。

［発明が解決しようとする課題］ 上述のような従来の集積回路において、アドレスデコ
ーダである選択回路の構成と、アドレス信号線のビット
数とは、チップ上の機能モジュール数等の回路構成に依
存して決まる。しかしながら、ライブラリ化された機能
モジュールにおいては、アドレスデコーダである選択回
路の構成と、アドレス信号線のビット数とは固定されて
登録されており、変更不可能である。

したがって、集積回路全体の機能テストのための信号
線の配線を考えると、第９図の出力データ信号線６と、
入力データ信号線７と、制御信号線９とは、ライブラリ
化された階層的な機能モジュール36と、単体でライブラ
リ化される機能モジュール2aおよび2bとの間で共通化す
ることが可能である。しかし、各機能モジュールのスキ
ャンパスを選択するためのアドレス信号線は、第９図に
示すように、階層的な機能モジュール36と、単体の機能
モジュール2aおよび2bとでは、スキャンパス選択のため
のアドレス信号のビット数が異なることが多いため、共
通化を図るのが困難なことが多い。

また、ライブラリ化された機能モジュール36において
は、各モジュール2c〜2eにおける選択回路としての各ア
ドレスデコーダは一定の構成に固定される。したがっ
て、テスト回路を含めた形でライブラリ化された機能モ
ジュールが１つの集積回路上に複数個存在する場合に
は、複数の機能モジュールは同一の選択回路を有するこ
ととなるので、複数の機能モジュールが同時に選択され
て出力データ信号線上でスキャンパスの出力同志の競合
が生じる可能性が高い。このため、アドレス信号線をモ
ジュールごとに別系統とする必要がある。

以上のように、アドレスデコーダで構成されたスキャ
ンパス選択手段を有する従来の集積回路は、信号線の数
が増大するため、ライブラリ化に適さないという問題点
があった。

したがって、この発明の目的は、テスト回路を含めた
形で機能モジュールをライブラリ化する場合でも、モジ
ュール数など集積回路全体の構成に関係なく、各モジュ
ールに共通のスキャンパス選択回路および選択信号線を
使用することができ、特に機能モジュールの階層的なラ
イブラリ化に適した集積回路装置を提供することであ
る。

［課題を解決するための手段］ 請求項１に係る集積回路装置は、各々が所定の機能を
実行する複数の機能モジュールと、テストすべきテスト
モジュールを選択する信号を供給する端子と、機能モジ
ュールのテストデータを伝送するための共通のそれぞれ
唯一の入力および出力線手段とを備えている。複数の機
能モジュールは各々、当該機能モジュールに帰属してそ
のテストを行なうテスト回路を含んでいる。テストすべ
き機能モジュールは、同時期には唯一の機能モジュール
のみがテストされる。このテスト回路の各々は、共通の
入力および出力線手段からテストデータを受取って機能
モジュールに印加し、機能モジュールからのテスト出力
を受取って保持し、かつ共通の入力および出力線にテス
ト出力を出力するスキャンパスと、スキャンパスから共
通の入力および出力へのテスト出力の出力を制御する出
力制御回路と、出力制御回路を選択的に駆動するための
駆動信号を保持する選択信号保持回路とを有している。
そして、テスト回路のそれぞれの選択信号保持回路はシ
リアルに接続されて、選択信号供給端子からの選択信号
を入力とするシフトレジスタを構成する。

請求項２に係る集積回路装置においては、選択信号保
持手段は、リセット可能なラッチ手段を含むように構成
される。

［作用］ 請求項１に係る集積回路装置によれば、テスト回路を
含める形で機能モジュールをライブラリ化した場合に、
スキャンパス選択のためにアドレスデコーダおよびアド
レス信号を用いてはおらず、各モジュールの選択信号保
持手段をシリアルに接続して全体としてシフトレジスタ
を形成するようにしている。したがって、どのような回
路構成の集積回路においても、各モジュールの選択回路
を同一構成とすることができ、１本の選択信号線でその
選択が可能である。

請求項２に係る集積回路装置によれば、電源投入時に
同時に、選択信号保持手段を構成するリセット可能なラ
ッチ手段にリセット信号を与えてラッチ手段のデータを
確定値に設定することにより、共通入出力線手段におけ
る貫通電流を抑制することができる。

［実施例］ 第１図は、この発明の一実施例による集積回路を示す
ブロック図である。第１図に示した集積回路は、次の点
を除いて、第８図に示した従来の集積回路と同じであ
る。

すなわち、第８図の従来例におけるアドレスデコーダ
からなる選択回路50の代わりに、後述するスキャンパス
選択回路５が各機能モジュールに設けられており、それ
ぞれのモジュールのスキャンパス選択回路５はシリアル
に接続され、選択信号入力端子12と選択信号出力端子14
との間でシフトパス8a〜8cを形成する。第８図のような
アドレス信号線は設けられていない。

第２図は、第１図に示したスキャンパス選択回路５の
具体例を示すブロック図である。第２図に示したスキャ
ンパス選択回路５は、リセット機能付Ｄラッチ15および
16と、シフトクロック入力端子18および19と、リセット
信号入力端子20と、スキャンパスイネーブル信号出力端
子21と、選択データ出力端子22とを備えている。

次に、第１図および第２図に示した実施例の動作につ
いて説明する。なお、第８図の実施例と共通する動作に
ついては説明を省略する。

第２図に示したスキャンパス選択回路５において、リ
セット機能付Ｄラッチ15および16は、シリアルに接続さ
れてシフトレジスタ機能を有する。すなわち、マスタ側
ラッチ15に保持された信号は、スキャンパスイネーブル
端子21から出力されてトライステートバッファ４（第１
図）の出力制御信号線に与えられる。シフトパス８（第
１図）上の選択信号SSIは、選択データ入力端子17を介
してＤラッチ15に入力され、さらにＤラッチ15および16
からなるシフトレジスタは、第１図の制御信号線９から
シフトクロック端子18および19を介して印加されるノン
オーバラップの２相クロックT1およびT2に応じてシフト
動作を行なう。そして選択信号SSOは、選択データ出力
端子22を介してシフトパス８上に出力される。Ｄラッチ
15および16のデータは、リセット信号入力端子20を介し
て入力されるリセット信号に応じて“L"レベルに固定さ
れる。

第１図において、選択信号SSIは、選択信号入力端子1
2を介して、シフトクロックT1およびT2に同期してシフ
トパス８にシリアルに入力される。この入力される選択
信号は、複数のビットからなり、そのうちの１ビットの
みが“H"レベルであり、残りのビットはすべて“L"レベ
ルであるシリアルデータである。各モジュールのスキャ
ンパス選択回路５はシリアルに接続されて全体としてシ
フトレジスタを構成している。この結果、常にいずれか
１つのスキャンパス選択回路に“H"レベルの選択信号が
保持されることとなり、当該スキャンパスからの出力デ
ータのみが共通出力データ信号線６に与えられる。した
がって、共通出力データ信号線６上での出力の競合を回
避することができる。また、上述のようなシリアルデー
タをシフトさせることにより、同一構成のスキャンパス
選択回路を順次選択することができる。なお、テストの
初期および機能モジュールの通常動作時においては、ス
キャンパス選択回路のリセット動作が行なわれ、すべて
のスキャンパスは非選択状態となる。この結果、共通の
出力データ信号線における出力の競合が防止される。

第３図は、第１図および第２図に示したようなこの発
明によるテスト回路を有する機能モジュールを階層的に
ライブラリ化した集積回路の一例を示すブロック図であ
る。この第３図に示した集積回路は、以下の点を除い
て、第９図に示した従来の集積回路と同じである。すな
わち、第９図の従来例においては、スキャンパス選択の
ためにアドレス信号線が２系統以上必要であったが、こ
の発明による第３図の集積回路では、１系統のシフトパ
ス8a〜8eによってスキャンパスの信号選択線が実現され
ている。

このように、この発明の一実施例によれば、テスト回
路を構成するスキャンパス選択回路５は、機能モジュー
ル自体の構成および集積回路全体の構成に無関係に、す
べての機能モジュールにおいて同一の構成を有してい
る。また、テスト回路はすべて、それぞれの機能モジュ
ールに帰属して独立して設けられている。この結果、テ
スト回路を含めた形での機能モジュールのライブラリ化
が可能となり、集積回路の製造者およびユーザにとって
設計上および使用上非常に有利となる。また、スキャン
パスの選択信号線は常に１本のシフトパスで実現される
ので、配線領域の増加およびテストピン数の増加を抑え
ることができる。また、信号線の接続のルールも簡単な
ため、CAD化に際しても有効である。

次に、第４図は、第１図に示したスキャンパス選択回
路５の他の具体例を示すブロック図である。第４図のス
キャンパス選択回路５は、インバータ23,25,26,28,29お
よび30を含み、このうちインバータ25および26はシフト
レジスタのマスタ側ラッチを、インバータ28および29は
スレーブ側ラッチを構成している。スキャンパス選択回
路はまた、ｎチャネルトランジスタであるトランスミッ
ションゲート24および27を有しており、したがってシフ
トレジスタを構成する上記ラッチは、シフトクロック入
力端子18および19を介して入力されるノンオーバラップ
の２相クロックT1およびT2に応じてシフト動作９を実行
する。そして、２相クロックT1およびT2を共に“H"レベ
ルに、選択データ入力端子17に印加される選択信号SSI
を“L"レベルに固定することにより、上記ラッチに保持
されているデータのリセット動作を行なうことができ
る。

次に、第５図は、第１図に示したスキャンパス選択回
路５のさらに他の具体例を示すブロック図である。第５
図に示したスキャンパス選択回路は、第２図に示したス
キャンパス選択回路に２つのANDゲート35aおよび35bを
付加したものである。すなわち、ANDゲート35aおよび35
bのそれぞれ一方の入力には、Ｄラッチ15に保持される
信号が与えられ、他方の入力には、第１図の制御信号線
９から制御信号入力端子31および32を介して、スキャン
パスのためのシフトクロック等を含む制御信号DI1およ
びDI2が与えられる。ANDゲート35aおよび35bの出力は、
それぞれ制御信号出力端子33および34を介して、制御信
号DO1およびDO2として出力されスキャンパスに供給され
る。すなわち、ANDゲート35aおよび35bの開閉は、マス
タ側ラッチ15に保持されている選択信号によって制御さ
れ、当該スキャンパスが選択されていない場合にはこれ
らのANDゲートは閉じるため、シフトクロック等の制御
信号は当該スキャンパスには供給されない。第５図のよ
うなスキャンパス選択回路を用いれば、他の機能モジュ
ールのテスト中に当該機能モジュールを動作させたくな
いときに、当該機能モジュールにおける制御信号も無効
にすることができ、他の機能モジュールのテストに対す
る好ましくない影響を排除することができる。

次に、第６図は、この発明の他の実施例による集積回
路を示すブロック図である。第６図に示した集積回路
は、次の点を除いて、第１図に示した実施例と同じであ
る。すなわち、第１図の実施例において、テストデータ
の入出力端子および信号線が、それぞれ、別々に設けら
れているのに対し、第６図の実施例では、共通のテスト
データ入出力端子46および共通のテストデータ信号線45
が設けられている。なお、SRL3は、制御信号線９を介し
て供給されるノンオーバラップの２相クロックに応じて
シフト動作する。テストデータは、この２相のシフト動
作に同期して、共通のテストデータ入出力信号線45上を
伝搬する。第６図の実施例において、スキャンパスへの
テストデータの入出力は、ノンオーバラップのシフトク
ロックT1およびT2により制御されるので、データ入出力
信号線を共通にしても実用上問題はなく、信号線の配線
領域をより縮小するとができる。

次に、第７図は、この発明のさらに他の実施例による
集積回路を示すブロック図である。第７図に示した集積
回路においては、第１図に示したトライステートバッフ
ァ4aおよび4bの代わりに、ｎチャネルトランジスタから
なるトランスミッションゲート47aおよび47bが用いられ
ている。

［発明の効果］ 以上のように、この発明によれば、各機能モジュール
に同一構成の選択信号保持手段を設け、これをシリアル
に接続して全体としてシフトレジスタを構成することに
より、各機能モジュールの選択回路および選択信号線の
構成を固定して機能モジュールのライブラリ化を図るこ
とができ、集積回路の製造者およびユーザにとって集積
回路の設計使用上非常に有利となる。また、スキャンパ
スの選択信号線は常に１本のシフトパスによって実現さ
れるので、配線領域のより一層の縮小を図ることができ
る。

また選択信号保持手段をリセット機能付きのラッチ手
段で構成することにより、電源投入時における共通入出
力線上の貫通電流を抑制することができる。

【図面の簡単な説明】

第１図は、この発明の一実施例による集積回路を示すブ
ロック図である。第２図は、第１図に示したスキャンパ
ス選択回路の具体例を示すブロック図である。第３図
は、第１図および第２図に示したようなテスト回路を有
する機能モジュールを階層的にライブラリ化した集積回
路の一例を示すブロック図である。第４図は、第１図に
示したスキャンパス選択回路の他の具体例を示すブロッ
ク図である。第５図は、第１図に示したスキャンパス選
択回路のさらに他の具体例を示すブロック図である。第
６図は、この発明の他の実施例による集積回路を示すブ
ロック図である。第７図は、この発明のさらに他の実施
例による集積回路を示すブロック図である。第８図は、
複数の機能モジュールによって構成された集積回路の従
来例を示すブロック図である。第９図は、複数の機能モ
ジュールによって構成された集積回路の他の従来例を示
すブロック図である。 図において、１は集積回路、2a,2bは機能モジュール、3
a,3b,3c,3d,3e,3f,3g,3hはSRL、4a,4bはトライステート
バッファ、5a,5bはスキャンパス選択回路、６は出力デ
ータ信号線、７は入力データ信号線、8a,8b,8cはシフト
パス、９は制御信号線、10はテストデータ出力端子、11
はテストデータ入力端子、12は選択信号入力端子、13は
制御信号入力端子、14は選択信号出力端子を示す。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】所定の機能を実現する集積回路装置であっ
   て、 各々が所定の機能を実行する複数の機能モジュールと、 前記複数の機能モジュールのうちテストすべき機能モジ
   ュールを選択する信号を供給する手段と、 前記機能モジュールのテストデータを伝送するための共
   通のそれぞれ唯一の入力および出力線手段とを備え、 前記機能モジュールは各々、当該機能モジュールに帰属
   してそのテストを行なうテスト回路を含み、 前記テストすべき機能モジュールは、同時期には唯一の
   機能モジュールのみがテストされ、 前記テスト回路の各々は、 前記共通の入力および出力線手段から前記テストデータ
   を受取って前記機能モジュールに印加し、前記機能モジ
   ュールからテスト出力を受取って保持し、かつ前記共通
   の入力および出力線手段に前記テスト出力を出力するス
   キャンパス手段と、 前記スキャンパス手段から前記共通の入力および出力線
   手段への前記テスト出力の出力を制御する出力制御手段
   と、 前記出力制御手段を選択的に駆動するための前記選択信
   号を保持する選択信号保持手段とを有し、 前記テスト回路のそれぞれの選択信号保持手段はシリア
   ルに接続されて、前記選択信号供給手段からの前記選択
   信号を入力とするシフトレジスタ手段を構成する、集積
   回路装置。
2. 【請求項２】前記選択信号保持手段は、リセット可能な
   ラッチ手段を含む、請求項１に記載の集積回路装置。