JPH04125943A - 集積回路のドライバ禁止制御試験法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１］

【産業上の利用分野】

本発明は、試験に関し、特に、複数の異なる試験用操作
の際にデバイスの試験を効率的に行なえるようにする超
大規模集積（ＶＬＳＩ）回路デバイスの設計に関するも
のである。 ［０００２］

【従来の技術】

単一の半導体チップ上に何千もの機能回路素子を含むＶ
ＬＳＩ回路デバイスにあっては、デバイス自体やこれら
デバイス間の相互接続の製作上の良否を確認するために
、この種のデバイスからデータ処理システムを製造する
までの種々の段階で、それらデバイスの試験を行なう必
要がある。その最初の試験用操作は、半導体ウェハー上
の個々のデバイスを初めに製作したときに、そのデバイ
スに対して行うものである。このデバイスとその試験装
置との間の接続及び通信は、ウェハースチッパと呼ばれ
る機構によって行うようになっており、このウェハース
チッパは、そのウェハーの上面で一組の電気プローブを
動かし、そしである個別デバイスの全ての入出力端子に
それらプローブを物理的に同時に接触させるようにする
。この処理は、そのウェハー上の全てのデバイスに対し
接触を行いそして検査を完了するまで、続ける。この最
初の試験用操作は、ウェハーテスト（チップ試験）と呼
ばれるものである。 ［０００３］ このウェハー試験の完了後、個々の半導体チップは、ダ
イシング処理によりウェハーから分離する。上記のウェ
ハー試験により機能良好であるとされたデバイスは、次
に、保護パッケージ（モジュールと呼ばれる）内に組立
てる。既存の種々タイプのモジュール・パッケージがあ
り、それらは、種々のボンディングやカプセル化処理に
よって組立てることができる。モジュールには、１つあ
るいは複数の半導体チップを含めるようにすることがで
きる。１つのチップを含むモジュールはシングルチップ
・モジュール（ＳＣＭ）と呼び、複数のチップを含むモ
ジュールはマルチチップ・モジュール（ＭＣＭ）と呼ぶ
。 ［０００４］ これらモジュールは、２つの異なったタイプの試験用操
作を受けさせる。その第１の操作は、個々のモジュール
・パッケージに対して行うものであり、その個別モジュ
ールは、このモジュールの電気接触ピンを固定するプラ
グ機構（モジュール・ソケットと呼ぶ）により、試験装
置に接続する。この操作は、モジュール試験と呼び、そ
の目的は、モジュール組立て処理の良否を確認すること
と、そのモジュール内のチップ（１つ又は複数）の機能
性を再確認することである。 ［０００５］ 第２のモジュール試験処理は、出荷モジュールの動作上
の信頼性を高める必要がある場合に行なうものであり、
これは、正しくしがしきわどく製作したデバイスやモジ
ュール（この処理をしない場合には、それらの想定した
寿命の初期の段階で（例えば、最初の４電源オン時間以
内に）故障してしまう）について、その故障を早めてす
ぐに故障させることにより行う。これは、それらモジュ
ールを高温で高電源電圧のストレス条件下におき、そし
てこの条件下で長い時間（例えば数時間）にわたって繰
り返しそれらモジュールを試験することによって行うよ
うにする。この第２のモジュール試験用操作は、バーン
インと呼ぶ。このバーンイン操作は、特別の熱的、電気
的条件を要する長時間処理であるので、機能的に同一の
諸グループのモジュールに対し同時に行うのが普通であ
る。これらモジュールは、このバーンイン操作専用の特
別設計の印刷回路ボードの表面に恒久的に設けたモジュ
ール・ソケット内へ固定する各バーンイン・ボード上の
諸モジュールの入出力端子に対する電気的なアクセスは
、そのボードの表面及び裏面に設けた金属配線によって
通常行うようになっており、そしてこの種の配線は各モ
ジュール・ソケットの入出力端子からそのボードのエツ
ジのコネクタへの導電経路を与えまたそのボードのコネ
クタは、この熱チャンバの壁を通って試験装置に接続し
ている。 ［０００６］ このバーンイン処理は、所要の高温で高電源電圧の条件
を与え、その後モジュール試験刺激をバーンイン・ボー
ドに装着した諸モジュールの入力端子に繰り返し加える
ことにより実施する。この繰り返しの各サイクルにおい
て、試験刺激を全てのモジュールに同時に加え、そして
１つのモジュールのみについて期待した試験応答がある
かどうかモニタする。これらモジュールの応答は、バー
ンイン処理の間順繰りにモニタする。あるモジュールが
その入力に試験刺激を受けているが、その出力を期待し
た応答についてモニタしていない時、そのモジュールは
バーンイン・ストレスを受けている、と言う。また、あ
るモジュールがその入力に試験刺激を受けており、かつ
同時にその出力に期待した出力応答があるかどうかにつ
いてモニタしている時、そのモジュールはバーンイン試
験を受けている、と言う。このようなやり方の代わりに
、変形バーンイン処理を用いることもでき、この場合、
バーンイン・ストレス操作のみ（バーンイン試験は省略
）を行い、その後で、モジュールに周囲温度と公称の電
源電圧という条件の下で上記のモジュール試験操作を加
えるようにする。 ［０００７］ このモジュール試験操作とバーンイン操作の両方に合格
したモジュールは、次に印刷回路カード（又はボード）
上に恒久的に取り付け、そしてこのカードの電気配線パ
ターンは、所望のデータ処理システム（又はサブシステ
ム）を実現するためにそれらモジュール間のオ目互接続
部を含んでいる。再び、この組立て処理につい１１開平
４−１２５９４３　（９） でも、配線相互接続の良否や、構成要素であるモジュー
ルや半導体チップの機能継続性等について、確認を行な
う必要がある。このカード（又はボード）試、装用操作
は、以下の方法の１方又は両方で行う。即ち、第１の方
法は、カード（又はボード）を１機能単位とみて、試験
装置をそのカード（又はボード）の入出力端子エツジ接
続部に接続して試験する方法であり、第２の方法は、カ
ード（又はボード）アセンブリに個々の構成用モジュー
ルを恒久的に搭載した後再試験する方法（この場合、各
モジュールの入出力端子に対する物理的なアクセスは、
適当な固定装置によって順次行ない、そしてその後でそ
のモジュールについてモジュール・テストを行なう）で
ある。以上の操作の第１のものは、スルーザピン・カー
ド試験（ｔｈｒｏｕｑｈ−ｔｈｅ−ｐｉｎｓ　　ｃａｒ
ｄ　　ｔｅｓｔｉｎｇ）と呼び、第２のものは、インサ
ーキット・カード試験（ｉｎ−ｃｉｒｃｕｉｔ　　ｃａ
ｒｄ　　ｔｅｓｔｉｎｇ）又はモジュールインブレイス
・カード試験（ｍｏｄｕｌｅ−ｉｎ−ｐｌａｃｅ　　ｃ
ａｒｄ　　ｔｅｓｔｉｎｇ）と呼ぶものである。 ［０００８］ 上述したようなウェハー試験、モジュール試験、カード
（又はボード）試験はそれぞれ、半導体デバイスの出力
端子を直接ドライブするそのデバイス上の回路の動作に
対し、同じではないが似たような要件を課すものである
。このような回路（オフチップ・ドライバと呼ばれる）
は各々、それらの出力端子に、その半導体チップの内部
機能回路が演算した論理データ値を供給する。このよう
なデータ値はあるドライバ回路への制御入力が、この回
路がアクティブであるべき（又は、イネーブルされるべ
き）ことを指示する場合にのみ、そのドライバ回路の対
応の出力端子に供給する。あるいはこの代わりとして、
その制御入力の値は、そのドライバ回路を禁止（又はデ
ィスエーブル）すべきことを指示するようにでき、この
場合そのドライバ回路は高インピーダンス状態となり従
ってその対応の出力端子から電気的に分離している、と
言うことができる。 ［０００９１ ウェハー及ヒモジュール試験の間、特にこの種の試験を
レベル・センシティブ・スキャン・デザイン（ＬＳＳＤ
）試験法のようなスキャン式の試験法によって行う場合
には、デバイスの入力端子に試験信号を加えた結果、特
にスキャン・クロックや機能システム・クロックのパル
ス性作動の結果として、多数のドライバがほぼ同時にス
イッチングすることがある。この結果生ずるスイッチン
グ活動により、オンチップの同一の局部電源回路網によ
って電力供給を受ける多数のドライバが同じ論理方向（
例えば論理Ｏから論理１）にほぼ同時にスイッチングす
ると、そのオンチップ電源配電回路網の局部的な能力が
飽和してしまう。この同時出力スイッチング現象は、こ
の同じ局部電源回路網を共有する他の回路素子、例えば
この半導体チップの入力端子から論理値を受ける回路（
オンチップ・レシーバ、又は単にレシーバと呼ぶ）に悪
影響を与える。このようなレシーバ回路は、入力端子に
置いた論理値を解釈し、そしてこれら値を本チップの、
その作動機能を実現するのに必要な内部回路に分配する
。 ［００１０］ ある同時出力スイッチング現象の間、それらスイッチン
グするドライバのほぼ瞬時的な電力需要のために、局部
電源回路網の電圧基準値やグランド基準値がシフトする
ことがあり、そのため１つまたはそれ以上のレシーバが
それらの入力端子に置かれた論理試験刺激値を不正確に
解釈することがある。この不正確な刺激値が内部回路素
子に分配されると、正しく製作したチップであっても期
待したのとは異なるデバイス応答出力となってしまう。 したがって、同時量カス、イツチング現象の発生を防止
して、正しく製作したデバイスを欠陥デバイスとして不
適切な分類をしないようにするため、オフチップ・ドラ
イバのイネーブルと禁止とを制御する手段を提供するこ
とが望ましい。 ［００１１］ マルチチップ・モジュールのモジュール試験やバーンイ
ンの間、特にこの種の試験をＬＳＳＤＳＳ法のようなス
キャン式試験法によって行う時、２あるいはそれ以上の
チップの出力ドライバが共通配線によって相互接続され
ている場合には、試験刺激がこのような共通接続したド
ライバを同時に作動する可能性があり、その結果、その
ようなドライバがそれぞれの出力端子に同時に相反する
データ値を出力することがある。このような状態は、ド
ライバ競合現象（ｄｒｉｖｅｒ−ｃｏｎｔｅｎｔｉｏｎ
　　ｅｖｅｎｔ）と呼ぶもので、この現象が起きると、
それら競合するドライバ回路を通して過大の電源電流が
流れ、そのため即座にあるいはドライバ競合現象を繰り
返すうちにそれらドライバ回路の破壊が生じてしまう。 したがって、ドライバ競合現象の発生を防止して、正し
く製作したデバイスやモジュールが破壊されないように
するため、オフチップ・ドライバのイネーブルと禁止と
を制御する手段を提供することが望ましい。 ［００１２］ シングルチップ・モジュール又はマルチチップ・モジュ
ールのバーンインでは熱チャンバに同時におさめて処理
を行なう同一のモジュール・パーツの数をできるだけ多
くするのが望ましい。このため、モジュール・バーンイ
ン・ボードはその設計により、そのようなボード上に搭
載できるモジュール・ソケット数をできるだけ多くし、
かつこのようなソケットと試験装置へのボード・エツジ
接続部との間の相互接続配線を極力単純化するようにし
である。又、そのようなボードの配線パターンは、モジ
ュールの入出力端子の使用形態が異なる（例えば、端子
Ｉ１０は、モジュール設計Ａでは入力として使用し、モ
ジュール設計Ｂでは出力として使用する）、種々の異な
るモジュール機能設計体のバーンインに適用できるのが
望ましい。これらの目的は、バーンイン・ボード上に、
そのエツジ接続部と各ソケット位置の対応する諸モジュ
ール入力（又は出力）端子との間で共通配線を施すこと
によって達成できる。したがって、全てのソケット位置
のモジュール入力端子は、共通に接続されることになり
、これによりバーンイン・ストレス操作中、全てのモジ
ュールに同時に試験入力刺激を加えることができる。し
かしながら、各ソケット位置の全てのモジュール出力端
子も同様に共通接続されるために、バーンイン試験操作
で必要な個々のモジュールを選択してモニタすることは
、できなくなる。さらに、共通のモジュール入力刺激に
対して、正しく製作したモジュールからは等しいモジュ
ール出力応答が出るはずであるカミ欠陥モジュール（又
は欠陥バーンイン・ボード）が存在すると、これによっ
て前述のようなドライバ競合現象が発生することがある
（この場合は、異なるモジュールの対応したドライバ回
路間で競合が生ずる）。バーンイン操作は長期にわたり
、その間、そのような現象発生によって同一ボード上の
全てのモジュールが次々と破壊されてしまう。したがっ
て、各モジュール上に、モジュール端子に接続する全て
のドライバ回路を同時に禁止する手段を設け、その手段
をモジュール入力端子から制御し、また各バーンイン・
ボード・ソケット位置のそのような端子を、バーンイン
試験装置が別々にアクセスできるようにするため、その
バーンイン・ボードのエツジ・コネクタと各ソケット位
置の制御端子との間に別々の配線接続を行う、というこ
とが望ましい。 ［００１３］ カード（又はボード）試験操作でも、半導体デバイスの
ドライバ制御のために、マルチチップ・モジュール試験
操作やモジュール・バーンイン操作の場合と同様に、ド
ライバ競合現象を防止する手段を設けるのが好ましい。 ドライバ競合のリスクがない状態でスルーザピン・カー
ド試験を行なうには、他のモジュールの出力端子に機能
上共通結線した出力端子をもつオフモジュール・ドライ
バを禁止する手段を、それぞれのモジュールに設け、そ
してそれらの手段を独立に制御可能なものとして、試験
刺激を加える際に２以上のドライバの間のどの共通結線
部に対しても２以上のドライバが同時にイネーブルされ
ないようにする。インサーキット・カード試験をドライ
バ競合のリスクなしで行うには、他のモジュールの入力
端子あるいは出力端子に機能上共通結線した出力端子を
もつオフモジュール・ドライバを禁止する手段を、各モ
ジュールに設け、そしてこれらの手段をインサーキット
試験中独立に制御可能なものとする。したがって、スル
・−ザピン・カード試験の要件は、マルチチップ・モジ
ュール試験の要件と似ており、インサーキット試験要件
はモジュール・バーンイン要件と似ている。 ［００１４］ 図１は、ここで説明するようなＶＬＳＩ回路試験でしば
しば使用するレベル・センシティブ・スキャン・デザイ
ン（ＬＳＳＤ）論理デバイスの回路図を示したものであ
る。このＬＳＳＤ論理デバイスは、組合せ状論理素子と
順序論理素子とから成っている。ＬＳＳＤデバイスでは
、全ての順序論理素子は、図１にシフトレジスタ・ラッ
チ・セット１，２で示すように、シフトレジスタ・ラッ
チ（ＳＲＬ）として実現している。組合せ状論理素子は
、組合せ回路網３，４．５とＡＮＤゲート６．７で例示
しである。 ［００１５］ 一般に・ＬＳＳＤ論理デバイスの試験は、次のようにし
て行なう。即ち、シフトレジスタ・ラッチ・セット１及
び２にテスト入力刺激値をロードし、データ入力端子Ｓ
にテスト入力刺激を与え、システム・クロックＣ１かシ
ステム・クロックＣ２のいずれか（ただし両方同時には
行なわない）のパルス性作動によりシフトレジスタ・ラ
ッチ・セット１か２のいずれかに新しいデータ値をロー
ドし、データ出力端子Ｒ上の出力応答値を測定し、そし
てシフトレジスタ・ラッチ・セット１及び２から出力応
答値をアンロードする。試験入力刺激データ値をシフト
レジスタ・ラッチ・セット１及び２にロードするには、
まずスキャン入力端子ＩＮにデータ値を置き、続いてス
キャン・クロックＡをパルス作動し、ついでスキャン・
クロックＢをパルス作動する。シフトレジスタ・ラッチ
・セット１，２内の全てのＳＲＬへのデータのロードを
完了するには、このスキャン・クロックＡ及びＢによる
パルス・シーケンスを、スキャン入力端子ＩＮに新たな
データ値を逐次置きながら、シフトレジスタ・ラッチ・
セット１及び２内ＳＲＬの総数分のサイクルだけ繰り返
さなければならない。これと同様にして、シフトレジス
タ・ラッチ・セット１及び２からの試、検出力応答のア
ンロードは、スキャン・クロックＡ及びＢのパルス対を
繰り返し印加し、そして各パルス対の印加後にスキャン
出力端子ＯＵＴ上の出力応答を測定することにより行う
。 ［００１６］ 本発明の好ましい実施例を説明する上で、試験時に使用
する入力信号及び出力信号を４つのカテゴリに分類する
のが好都合である。例えば図１のＬＳＳＤデバイスにお
いて、シフトレジスタ・ラッチ・セット１及び２に論理
値をロードするため試験中に操作しなければならない入
力は全て、試験機能入力と呼び、これらの例は図１にお
いては入力端子Ａ、Ｂ、ＩＮ、Ｃ１及びＣ２である。一
方、試験中にシフトレジスタ・ラッチ・セット１及び２
から論理値をアンロードする際に操作する出力は全て、
試験機能出力と呼び、例えば図１における出力端子ＯＵ
Ｔがそうである。さらに、試験機能入力値を組合せ状論
理手段を介して、本デバイスの出力端子に選択的に転送
するのに機能上必要となり得る出力端子（例えば図１に
おいて、試験機能入力端子Ｃ１の値をＡＮＤゲート６に
よって転送する出力端子Ｔ）も、試験機能出力と呼ぶこ
とにする。以上述べたもの以外の全てのＬＳＳＤＳＳビ
デバイ（例えば図１における入力端子Ｓ）は、データ入
力と呼ぶことにす子Ｒ１とＲ２）は、データ出力と呼ぶ
ことにする。 ［００１７］ 同時出力スイッチング現象を防止する従来のアプローチ
を、図２（Ａ）と図２（Ｂ）に示す。図２（Ａ）におい
て、単一のレシーバ回路１１は、２つの抵抗性ポリシリ
コン遅延線１２．１４を駆動するようになっており、そ
してそれらの各遅延線は、その入力波形を図示しないあ
る半導体デバイスの周囲に伝播させる。各遅延線は、そ
のデバイスの２つの隣り合うエツジを通る。オフチップ
・ドライバ（ＯＣＤ）回路１６は全て、そのチップの周
辺に設けており、そしてその各回路は遅延線１２と１４
の一方に最も近いポイントでその遅延線構造に自動的に
取り付けである。 ［００１８］ 図２（Ｂ）は１つのオフチップ・ドライバ１６を示した
ものであり、これはドライバ素子１８とＡＮＤゲート素
子２０とから成っている。ドライバ素子１８は、オフチ
ップ・ドライバ１６のシステム・データ入力端子に与え
られる論理値を、ＡＮＤゲート素子２０により作動され
た時にのみ、チップ・データ出力端子に出力する。ここ
で、ＡＮＤゲート素子２０による作動のためには、オフ
チップ・ドライバ１６のシステム・イネーブル入力端子
と試験イネーブル入力端子の両方に同時に論理１の信号
値が与えられることが必要である。システム・イネーブ
ルがイネーブルのいずれかに論理Ｏ値がある時には、ド
ライバ素子１８は、ディスエーブルとなり従って高イン
ピーダンス状態にあると言い、オフチップ・ドライバ１
６のチップ出力端子から電気的に切り離される。この構
造により、シングルチップ・モジュールのバーンイン中
やインサーキット・カード試験中におけるドライバ競合
現象が防止できるが、ただし、インサーキット・カード
試験の場合には、試験装置から各モジュールのそのドラ
イバ禁止制御入力端子に対して別々に独立してアクセス
できる、ということが条件である。しかしながら、遅延
線１２゜１４による遅延が問題で、特にチップサイズが
大きく（著しく長いポリシリコン・ラインとなる）、ま
たそのチップ上のＯＣＤの数が少ない場合に、遅延時間
が望ましい長さより著しく長くなってしまう。 ［００１９］ 図３は、図２の方式を比較的大きなチップで使用する場
合に必要となる、１つのＬＳＳＤテスタ・サイクルのタ
イミング図を示したものである。特に注目されたい点は
、テスタ・サイクル時間の大部分が、ドライバ禁止制御
入力のターンオン時間とターンオフ時間のために費やさ
れることである。ＶＬＳＩ回路デバイスでは、この時間
は、上記の抵抗性遅延線の大きな時定数のために極めて
長いものとなる。 ［００２０］ 図４は、図２の方式を改良したものであり、インバータ
３０、トランジスタ３２、及び低抵抗の金属相互配線３
４を追加することにより、非対称なスイッチング動作を
実現して、ドライバ禁止制御のターンオフ時間の方がタ
ーンオン時間よりずっと短くなるようにしている。この
構成は、論理的には図２のものと同じであり、単にター
ンオフ遷移に対しより速いスイッチング応答を呈するよ
うにしただけであるので、これもまた、バーンイン中や
インサーキット・カード試験中においてシングルチップ
・モジュールでのドライバ競合現象を防止するのに必要
な要件を満足するカミただし前と同様に、後者のインサ
ーキット・カード試験では、機能カード設計により試験
装置が各モジュールのドライバ禁止制御入力端子を別々
に独立してアクセスできる、ということが条件である。 しかしながら、この構成では、ドライバ禁止ターンオン
・スイッチング遅れは改善していない。 ［００２１］ 図５は、図４の方式を使用する場合に必要なＬＳＳＤテ
スタ・サイクルのタイミング図である。判るように、図
３のサイクル時間に比べかなりの改善を実現しているが
、依然としてドライバ禁止制御入力のサイクル動作に要
する時間がテスタ・サイクルの全時間の大部分を占めて
いる。 ［００２２］ 図６は、０ＣＤ１６の同時出力スイッチング現象を回避
するのに使用しているドライバ制御の別のアプローチを
示したものである。この方式では、遅延の機能は、（図
２や図４の方法で用いた抵抗性遅延線１２．１４ではな
く）機能を果た動回路素子４０によって実現している。 素子４０のスイッチング応答は、対称でありしかも上述
した遅延線の素子よりも速いので、そのテスタ・サイク
ルは図２のものと本質的に同じようになるが、ドライバ
禁止制御のためのターンオン時間とターンオフ時間は短
くなり従って、サイクル時−間が短縮される。しかしな
がらこの遅延線は、機能実施チップ設計部に使用できた
はずの回路素子を犠牲にして実現するものであるため、
この方式では、１つの遅延段から複数のオフチップドラ
イバを作動するような構成をとる傾向がある。同一の遅
延段に接続する複数のドライバが全て同時に作動される
可能性があるので、図６の構成では同時出カスイツチン
グ現象全ての防止は保証できず、従って、接続するドラ
イバ素子の数や、オンチップの電源回路網に対するそれ
らドライバ素子の配置に左右される［００２３］

【発明が解決しようとする課題】

以上の従来の設計及び試験法は、それぞれ、ドライバ制
御のある特定の問題をねらいとし、上述した試験操作に
関連する１、２の問題の解決をはかろうとしたものであ
るが、いずれの従来法も、上述した試験操作のそれぞれ
に対するドライバ制御設計要件を満足するような包括的
に利用できるドライバ制御設計法を提供するものではな
い。 ［００２４］ したがって、本発明の目的は、複数の異なる試験操作に
関して、特に半導体チップ、シングルチップ・モジュー
ル、及びマルチチップ・モジュールに対して行う必要の
ある試験操作のために、オフチップ・ドライバの禁止と
イネーブルを制御する方法を提供することである。 ［００２５］ さらに、本発明の目的は、簡単な装置、すなわち少数の
半導体デバイス入力端子と、これらの端子からの入力信
号を回路網を介して分配してオフチップ・ドライバの禁
止とイネーブルのための分布遅延制御を行う簡単な手段
と、から成る簡単な装置で、上記の方法を実現すること
である。 ［００２６］ さらに、本発明の目的は、上述した方法をスキャン式の
試験特にレベル・センシティブ・スキャン・デザイン（
ＬＳＳＤ）試験において効率良く実現することであり、
それによって試験全体に要する時間が使用する装置や方
法によってほとんど増加しないようにし、これにより試
験操作中に同時出力スイッチング現象やドライバ競合現
象が発生しないようにすることである。 ［００２７］

【実施例】

本発明の好ましい実施例を図７の（Ａ）、（Ｂ）に示す
。図７（Ｂ）に示すオフチップ・ドライバ１０２は、ド
ライバ回路１０８と、ＡＮＤゲート１０６と、遅延素子
１０４とから成っている。ドライバ回路１０８は、その
イネーブル人力１０９にアクティブ論理値（論理１）が
与えられている時にのみ、システム・データ入力線の値
をチップ出力端子に送る。そのイネーブル入力１０９の
値は、ＡＮＤゲート１０６で演算するものであり、シス
テム・イネーブル入力と、入力１０７の両方に論理１の
値がある時に、イネーブル人力１０９がアクティブ値と
なる。ＡＮＤゲート１０６の入力１０７は、遅延素子１
０４の出力として演算されるものであり、その演算は、
遅延素子１０４が試験イネーブル人力１０５に与えられ
る各論理値を、この遅延素子１０４の動作特性によって
定まる時間だけ遅れた時点で入力１０７に送るという効
果を有している。ＡＮＤゲート１０６の入力１０７に置
いたこの値は、オフチップ・ドライバ素子１０２の遅延
試験イネーブル出力にもなる。本発明にしたがい、１つ
の遅延素子１０４の出力に２つ以上のＡＮＤＮ−ゲート
１０フライバ・１０９の組を接続しても良い。 ［００２８］ 図７（Ａ）は、例としてオフチップ・ドライバ制御に使
う遅延線の２つの例を示したものである。各遅延線１１
０．１１２は、多数のオフチップ・ドライバ１０２．１
０２’を相互接続することによって構成してあり、ここ
で、各ドライバ１０２′は図７（Ｂ）に示したオフチッ
プ・ドライバ１０２と同一のものである。各遅延線１１
０．１１２は、半導体デバイス入力端子９９．９９’に
与えられた論理信号値を、対応のレシーバ（ＲＣＶ）回
路１００，１００’を介して伝える。レシーバ１００は
、入力端子９９に置かれたその信号値を相互接続線１０
１を介して各遅延線の最初のオフチップ・ドライバ１０
２に伝え、ここで図７（Ｂ）で上述したようにそのドラ
イバの試験イネーブル人力１０５に接続する。続くオフ
チップ・ドライバ１０２に対し相互接続線１０３によっ
て遅延線の後続の全ての接続を行う。各相互接続線１０
３はポイント間接続であり、その各々は、図７（Ｂ）の
オフチップ・ドライバ１０２の遅延試験イネーブル出力
と後続のドライバ１０２の試験イネーブル入力との間に
ある。本発明にしたがい、１つのレシーバ１００の出力
に２つ以上のドライバ１０２を並列接続することもでき
る。 ［００２９］ このようにして半導体デバイス上のオフチップ・ドライ
バ回路１０２，１０２’のそれぞれを、複数の遅延線（
そのうち、２つの例を図７Ａに１１０，１１２で示す）
の内いずれか１つに接続する。したがって、試験の際に
、試、検装置から適宜対応するドライバ禁止制御入力端
子９９．９９’に禁止値（論理０）を与られるようにす
ることにより、特定の遅延線に接続した全てのドライバ
回路１０２，１０２’をディスエーブルにして、ドライ
バ競合を回避することができる。さらに重要なことに、
制御入力端子９９．９９’にイネーブル値（即ち、論理
１）を加えた場合には、各オフチップ・ドライバ回路１
０２，１０２’に組み込んだ遅延素子１０４゜１０４′
によって各オフチップ・ドライバ回路のイネーブルのタ
イミングをずらして、同時出力スイッチング現象を回避
することができる。遅延素子１０４，１０４’によるこ
の時間遅延は、最悪の場合、すなわち全てのオフチップ
・ドライバ１０２，１０２’が同一遅延線１１０，１１
２に接続され、同一局部オンチップ電源配電回路網（図
示せず）から電力の供給を受ける場合に、その全てのオ
フチップ・ドライバ１０２，１０２’の同時スイッチン
グが生じない範囲で最小に設計することができる。各遅
延線１１０，１１２の全スイッチング時間は、その遅延
線に接続したオフチップ・ドライバ回路１０２，１０２
’の数に正比例する。したがって、より少ない数のドラ
イバ回路を制御する遅延線は、より多くのドライバを制
御する遅延線よりも速いサイクル動作を受ける能力があ
る。 ［００３０］ 各オフチップ・ドライバをどの遅延線に割当てるかにつ
いての好ましいルール・セットを、図８に示す。この図
８のテーブル１２０は、２つの情報カテゴリ、すなわち
遅延線タイプ１２２と、制御するオフチップ・ドライバ
のタイプ１２４と、を関連づけるものである。遅延線の
この割当て基準は、チップをシングルチップ・モジュー
ル（ＳＣＭ）で実装するがマルチチップ・モジュール（
ＭＣＭ）で実装するかによって若干具なるので、制御す
るオフチップ・ドライバのタイプ１２４は、ＳＣＭ用の
ものとＭＣＭ用のものの２つにさらに細分化しである。 ［００３１］ この好ましい割当てルール・セットは、遅延線タイプ１
２２を４つのカテゴリ（Ｄ　Ｉ　１．Ｄ　Ｉ　２．Ｄ　
Ｉ　３．Ｄ　Ｉ　４）に分けている。この各遅延線のカ
テゴリは、後述するようにチップ／モジュール試験操作
の全体に渡っである特有の形態で実施するものである。 ［００３２］ ＳＣＭ上のチップに対しては、そのルールでは、２つの
遅延線カテゴリのみを使用する。ＬＳＳＤデータ出力信
号に関連するオフチップ・ドライバは全て、Ｄ■１遅延
線タイプに割当てている。ＬＳＳＤ試験機能出力に関連
するオフチップドライバは、Ｄｌ”２遅延線タイプに割
当てている。 ［００３３］ ＭＣＭ上のチップに対しては、対応するオフチップ・ド
ライバが、モジュール出力端子に接続しているが、マル
チチップ・モジュール内の他のチップの１以上のチップ
入力端子に接続しているが又はモジュール出力とチップ
入力の両方に接続しているか、によって２つの遅延線カ
テゴリを追加しである。ＬＳＳＤデータ出力信号は、モ
ジュール出力とチップ入力の両方に同時に接続するよう
にすることができる。ＭＣＭデータ出カ端子に接続しか
つ他のチップ入力にも接続可能なＬＳＳＤデータ出力信
号、に関連したオフチップ・ドライバは全て、ＤＩＩ遅
延線タイプに割当てている。これに対し、他のチップ入
力に接続しカリ他のチップ・データ出力信号にも接続可
能なＬＳＳＤデータ出カ信号、に関連したオフチップ・
ドライバは、ＤＩ４遅延線タイプに割当てる。 ［００３４］ チップからのある特定のＬＳＳＤ試験機能出力信号をモ
ジュール出力とチップ入力との両方に接続することは許
されない、ということである。第２は、チップからのあ
るＬＳＳＤ試６験機能出力信号を共通モジュール配線に
よって他のどのチップ出力信号（この信号もまたＬＳＳ
Ｄ試験機能出力信号である場合を除く）にも接続しては
ならない、ということである。他のチップの入力端子に
のみ接続するＭＣＭ出力信号にのみ接続するＬＳＳＤ試
験機能出力信号、と関連したオフチップドライバは全て
、ＤＩ３遅延線タイプに割当てている。 ［００３５］ 図９は、図８の遅延線割当てルールを適用したマルチチ
ップ・モジュール１３０の設計例である。このマルチチ
ップ・モジュール１３０は、４つのチップ１４０、１５
０．１６０．１７０を含んでいる。各チップ１４０．１
５０．１６０．１７０について、オフチップ・ドライバ
制御に必要なチップ入力端子は、各ブロックの上部に示
してあり、記号１，２，３．４をそれぞれ遅延線タイプ
ＤＩＩ、ＤＩ２．ＤＩ３．ＤＩ４に対応して付しである
。チップ１６０に関しては、２と３で示した遅延線入力
は、チップ１４０の遅延線人力２，３に入るモジュール
配線の延長であると理解されたい。同様に、チップ１７
０の遅延線人力１と２は、チップ１５０の遅延線人力１
と２に入るモジュール配線の延長であると解釈すべきで
ある。 各チップ１４０．１５０．１６０．１７０の左端に接続
する線は全てチップの入力端子に付けた信号線であり、
各チップの右端に接続する線は全てチップの出力端子に
付けた信号線である、と理解されたい。 ［００３６］ この図９は、図８の一ルールが許容する相互接続の例で
ある。例えば、各チップ１４０．１５０，１６０，１７
０から出る試験機能出力信号１７２は、本マルチチップ
°モジュール１３０の出力端子にのみ接続してあり、そ
してその各々の場合当該チップの内部の関連するオフチ
ップ・ドライバ（図示せず）は、本マルチチップ°モジ
ュール１３０のＤＩ２入力端子に接続したオンチップ遅
延線（図示せず）によって制御するようになっている。 ［００３７］ チップ１４０と１６０の試験機能出力端子１７４は、チ
ップ１５０と１７０の入力端子にのみ接続するように示
してあり、従って、これらのチップ内部の対応するオフ
チップ・ドライバ（図示せず）は、タイプＤＩ３のオン
チップ遅延線（図示せず）によって制御する。チップ１
４０と１６０のＤＩ３制御入力端子は、タイアップ・ブ
ロック１７６の出力によって駆動するように示しである
。このタイアップ・ブロック１７６は、常時論理１の値
をそのＤＩ３人力に供給するよう機能し、対応するオフ
チップ・ドライバのイネーブルを常時イネーブルするこ
とができるようにする（これは、モジュール試験やバー
ンインでのＬＳＳＤスキャン操作及びクロック制御に必
要となる）。チップ１５０又は１７０の試験機能出力信
号のどれも他のチップの入力に接続するようには示して
おらず、従ってこれらのチップにはＤＩ３制御入力は接
続していない。 ［００３８］ チップ１５０のデータ出力信号１７８は、チップ内部の
オフチップ・ドライバ（図示せず）がモジュール出力端
子１８０に接続し従ってタイプＤＩＩのオンチップ遅延
線（図示せず）による制御を受ける、という簡単な例を
示したものである。 チップ１７０のデータ出力信号１８２は第２の例であっ
て、これでは、そのオフチップ・ドライバ（図示せず）
は、マルチチップ・モジュール１３０め出力端子１８６
だけでなく、チップ１６０の入力端子１８４にも接続し
ているが、しかし図８の規制にしたがい、このオフチッ
プ・ドライバもタイプＤＩＩのオンチップ遅延線による
制御を受ける。 ［００３９］ データ出力信号１８８は複雑な場合を例示したものであ
り、これでは、信号１８８は、チップ１４０−と１６０
のオフチップ・ドライバ（図示せず）に接続し、またマ
ルチチップ・モジュール１３０の出力端子１９０にも接
続し、さらにチップ１５０と１７０の入力端子１９２と
１９４に接続している。再び図８の規則にしたがい、タ
イプＤＩＩのドライバ制御遅延線を使用する。しかしな
がら、信号１８８をアクティブにするようなどの試験操
作中においてもそれらのタイプＤＩＩ遅延線をドライバ
競合制御入力として使用するためには、これらＤ１１入
力とマルチチップ・モジュール１３０の入力端子とは独
立して制御可能なものとする必要がある。したがって、
チップ１４０のＤ１１入力はマルチチップ°モジュール
１ｙ開平４−１２５９４３　（２２） １３０の入力端子ＤＩ　１−１に接続し、一方チツブ１
６０のタイプＤ１１人力は別の入力端子ＤＩＩ−２に接
続しである。 ［００４０］ チップ１５０のデータ出力信号１９６は、オフチップ・
ドライバ（図示せず）が他のチップ１４０と１６０のチ
ップ入力端子にのみ接続する簡単な場合のものであり、
したがってその遅延線のタイプは図８にしたがいＤＩ４
となる。データ出力信号１９８は再びより複雑な場合で
あり、この信号１９８はチップ１４０と１６０のオフチ
ップ・ドライバ（図示せず）に接続するとともに、チッ
プ１５０と１７０の入力端子にも接続している。信号１
９８は、モジュール出力端子には接続しないデータ信号
であるので、チップ１４０と１６０のオフチップ・ドラ
イバ（図示せず）は、タイプＤＩ４の遅延線（図示せず
）によって制御する。しかし、信号１９８をアクティブ
にするようなどの試験期間中においてもこれらのタイプ
Ｄ■４の遅延線をドライバ競合制御入力として使用する
ためには、これらのＤＩ４人力を、マルチチップ・モジ
ュール１３０の入力端子とは独立して制御可能なものと
する必要がある。このため、チップ１４０のタイプＤＩ
４人力はマルチチップ・モジュール１３０の入力端子Ｄ
Ｉ４−１に接続し、一方チツブ１６０のタイプＤＩ４人
力は別の入力端子ＤＩ４−２に接続する。 ［００４１］ 各オフチップ・ドライバをどの遅延線に割当てるかを定
めるため、変形したルール・セットを用いる第２の代替
の実施方法もある。この代替のルール・セットを図１０
にまとめである。この図１０のテーブル２００は、２つ
の・清報カテゴリすなわち、遅延線ダイブ２０２と制御
するオフチップ・ドライバ２０４のタイプとを関連づけ
るものである。この遅延線割当て基準は、チップをシン
グルチップ・モジュール（ＳＣＭ）で実装したかマルチ
チップ・モジュール（ＭＣＭ）で実装したかによって若
干異なるので、制御するオフチップ・ドライバのタイプ
２０４は再分類して、ＳＣＭ上のチップに適用するルー
ルと、ＭＣＭ上のチップに適用するルールとに分けであ
る。ＳＣＭ上のチップに対する要件は図８のものと同じ
であるので、説明は省、略する。 ［００４２］ この変形割当てルール・セットでは、ＭＣＭ上のチップ
に対して３つのカテゴ１バＤＩ　１．ＤＩ　２．ＤＩ　
３）の遅延線タイプを定めている。図８の場合と同様に
、それらルールは、チップのオフチップ・ドライバがモ
ジュール出力端子に接続するか、マルチチップ・モジュ
ール内の他のチップの１以上のチップ入力端子に接続す
るか、又はモジュール出力とチップ入力の両方に接続す
るかに基づいて、このマルチチップ・モジュールに実装
するチップのオフチップ・ドライバに対して異なるドラ
イバ制御カテゴリを使用している。 ［００４３］ 図８の方式と同様に、ＬＳＳＤデータ出力信号は、モジ
ュール出力とチップ入力の両方に同時に接続するように
することができる。ＭＣＭデータ出力端子に接続しかつ
他のチップ入力端子にも接続できるＬＳＳＤデータ出力
信号、に関連したオフチップ・ドライバは、ＤＩＩ遅延
線タイプに割当てている。しかし、図８の分類方式と異
なり、ＭＣＭ上のチップに対する図１０の分類方式では
、ＭＣＭデータ入力信号には接続せず、代わりに他のチ
ップ入力に接続し、かつ他のチップ・データ出力信号に
も接続できるＬＳＳＤデータ出力信号、に関連するオフ
チップ・ドライバは、ＤＩＩ遅延線タイプに割当ててい
る。実際問題として、これは、そのようなデータ出力信
号に対する好ましい接続法であり、これは、後述するも
のを除いてすべてのそのような信号に対し使用するよう
意図したものである［００４４］ また、図８の場合と伺様に、図１０のＭＣＭ上のチップ
に対する分類方式は、チップからのＬＳＳＤ試験機能出
力信号と、マルチチップ・モジュール出力端子及び他の
チップの入力端子への接続部と、の間の相互接続に関し
て、同様の制約を想定しカリ要求するものである。した
がって、ＭＣＭ出力端子にのみ接続するＬＳＳＤ試験機
能出力信号に関連したオフチップ・ドライバを制御する
のに、Ｄ■２遅延線タイプを使用することになり、この
点は図８と同じである。 ［００４５］ さらに、ＭＣＭ上のチップに対するＤＩ３遅延線タイプ
の使用も同様であり、このタイプの遅延線は、他のチッ
プ入力端子にのみ接続するＬＳＳＤ試験機能出力端子に
関連したオフチップ・ドライバ全部を制御するのに使用
する。図８の場合とは異なり、図１０のＭＣＭ上のチッ
プに対するＤＩ３の遅延線タイプの定義は、ＤＩ３遅延
線タイプは、特別な場合（すなわち他のチップのデータ
入力端子のみ接続し、どのマルチチップ・モジュール出
力端子にもまたどの他のオフチップ・ドライバの出力信
号にも接続しないＬＳＳＤデータ出力信号に関連したオ
フチップ・ドライバを制御する特別の場合）において、
オプションとして使用することを許可する。上述した制
約を課した場合は、ドライバ競合の可能性を排除できる
が、上記の許可された使用の場合には注意が必要であり
、そのような使用は、少数のデータ出力信号のみに制限
すべきである。その注意は、マルチチップ・モジュール
試験の際にタイプＤＩ３の遅延線の動作に対する一般的
な要件に基づくものであり、何故なら、ＤＩ３の遅延線
は、ＬＳＳＤ試験機能信号をチップからチップへと通す
なめに常時アクティブに保持しておく必要があり、アク
ティブとインアクティブとの間でサイクル動作させては
ならないからである（同時出力スイッチング現象を避け
るため）。 ［００４６］ 図１１は、図１０の遅延線割当てルールを適用したマル
チチップ・モジュール２３０の設計例を示したものであ
る。このマルチチップ・モジュール２３０は、４つのチ
ップ２４０．２５０．２６０．２７０を含んでいる。各
チップに対する入出力の記号のつけ方は図９の場合と同
じであるので、その説明は繰り返さない。 図９と同様の素子には下２桁に同じ番号をつけである。 例えば、タイアップ・ブロック２７６は、図９−のタイ
アップ・ブロック１７６と同じ機能／目的をもつもので
ある。 ［００４７］ チップ２４０．２５０．２６０は、図９の半導体論理チ
ップ１４０．１５０．１６０と同一である。ただし、本
例のチップ２７０はランダムアクセスメモリ（ＲＡＭ）
であり、このチップの試験のための相互接続については
後述する。 ［００４８］ 図１１は、図１０のルールが許容する相互接続の種々の
例を示している。図９で説明したものと形態／機能にお
いて実質上同一の場合がある。これには、（１）チップ
２４０．２５０．２６０の各データ出力信号２８８，２
７８，２８８’をマルチチップ・モジュール２３０のモ
ジュール出力端子に供給するために、ＤＩＩのタイプの
遅延線でオフチップ・ドライバ（図示せず）を制御する
場合と、（２）チップ２４０．２５０．２６０の各試験
機能出力信号２７２，２７２’、２７２”をマルチチッ
プ・モジュール２３０のモジュール出力端子に供給する
オフチップ・ドライバ（図示せず）の制御に、タイプＤ
Ｉ２の遅延線を使用する場合と、及び（３）チップ２４
０と２６０の各試験機能入力信号２７４，２７４’をチ
ップ２５０と２７０の入力端子にそれぞれ供給するオフ
チップ・ドライバの制御に、ＤＩ３のタイプの遅延線を
使用する場合と、がある。 ［００４９］ チップ２４０と２５０の各出力信号２８８’、２９６は
、図８のものと比べ図１０のルールに固有のデータ接続
例である。それら信号２８８′と２９６は、それぞれチ
ップ２４０から２５０へ、チップ２５０から２６０への
データ信号接続を示すものであり、その各々の場合に、
信号はマルチチップ・モジュール２３０のどの出力端子
にも接続していない。しかし、信号２８８′と２９６を
供給するチップ２４０と２５０のオフチップ・ドライバ
は、依然としてタイプＤＩＩの遅延線（図示せず）によ
る制御を受ける。 ［００５０］ チップ２６０の出力信号２９８′は、それに取付けたオ
フチップ・ドライバ（図示せず）が図１０の分類法にし
たがってタイプＤＩ３（図示せず）の遅延線による制御
を受けるデータ信号の例である。信号２９８′は、ＲＡ
Ｍチップ２７０のアドレス又はデータの入力端子に接続
し、バーンイン・ストレス操作中は特に必要なチップ２
６０から２７０へのデータ入力値の連続した流れを供給
するという目的になっている。この相互接続法を使用す
る場合、チップ２７０は、チップ２６０に物理的に付属
しているものとして実効上扱う。この方式は、信号２９
８′が例示した接続の総数が充分小さい場合や、あるい
は、チップ２６０上のそれらの関連するオフチップ・ド
ライバ回路の配置により、モジュール試験やバーンイン
操作中のそれらドライバ回路全てのスイッチングが同時
出力スイッチング現象を発生しないようになっている場
合に、特に有望かつ有効なものである。 ［００５１］ 最後に、ＲＡＭチップ２７０の出力信号２９７と２９９
はデータ信号と考えているのでその出力禁止制御は、タ
イプＤＩＩになっている。しかし、チップ２７０の出力
信号の総数はかなり少ないので、このチップの出力回路
が同時出力スイッチング現象を引き起こす可能性は少な
い。したがって、チップ２７０のタイプＤＩＩの禁止に
は、図７で述べた分布式遅延機能を設ける必要はない。 この禁止は単にドライバ競合回避機能を与えるだけであ
るので、この線はマルチチップ・モジュール２３０の入
力端子ＤＩＩ−２に接続し、これに対して、モジュール
２３０の別の入力端子ＤＩ　１−１は、マルチチップ・
モジュール試験操作中における同時出力スイッチング現
象を回避するため、サイクル動作の能力がある。 ［００５２］ 図７と図９で説明したように構成した遅延線の動作を、
種々のチップ／モジュール試験操作についてまとめたも
のを図１２に示す。図１２は、複数のそれら遅延線の作
動方法を示しており、これは、図８で述べた４タイプの
遅延線のいずれかにオフチップ・ドライバを割当てる方
法、あるいは図１０で述べたタイプの遅延線のいずれか
にオフチップ・ドライバを割当てる方法のいずれがと一
致するものである。図１２のテーブル３００は、３つの
情報カテゴリ、すなわち操作のタイプ、被験回路、及び
遅延線タイプから成っている。 ［００５３］ 操作のタイプの欄は、試験の操作を示す５つのエントリ
を含んでおり、これに対しては異なる制御シーケンスを
遅延ライン・タイプに適用する。最初のエントリは、半
導体チップのウェハー試験に対するものである。第２エ
ントリは、シングルチップ・モジュール試験（モジュー
ルの出力端子を期待した応答値があるかどうかについて
モニタするバーンイン試験操作を含むと解釈されるべき
ものである）に対するものである。第３エントリは、シ
ングルチップ・モジュール・バーンイン・ストレス操作
（試験刺激をモジュールの入力端子に加えるが出力応答
はモニタしない）用である。第４エントリは、マルチチ
ップ・モジュール試験（モジュールの出力端子を期待し
た応答値があるがどうかについてモニタするバーンイン
試験を含むと解釈すべきもの）用である。第５エントリ
は、試験刺激はモジュールの入力端子に加えるが出力応
答はモニタしない、マルチチップ・モジュール・バーン
イン・ストレス操作である。 ［００５４］ 以上の操作のタイプの欄における諸エントリは、被、験
回路の欄において、更に２つの試験活動のサブカテゴリ
に区分している。この区別は、スキャン穴状５験法、特
にレベル・センシティブ・スキャン・デザイン（ＬＳＳ
Ｄ）法では、大部分の試験をアクティブなチップのＬＳ
ＳＤ試験機能出力端子に接続したオフチップ・ドライバ
だけで行うことによるものである。このような試、狭巾
、チップの通常のデータ出力端子に接続した他の全ての
オフチップ・ドライバは、簡単にディスエーブルするよ
うにでき、それによって同時出力スイッチングやドライ
バ競合の問題が生じにくいようにしている。 ［００５５］ 被験回路の欄において、記号“Ｉ／５ＲＬ−ＳＲＬ”は
、試験刺激値をまず（シフトレジスタ・ロード操作によ
り）諸ＳＲＬに加え、ついでデータ入力端子に加える、
という機能回路素子の試験を表わしている。試験の応答
値は、諸ＳＲＬのみを使用して（シフトレジスタ・アン
ロード操作により）モニタし、デバイスのデータ出力端
子は使用しない。 ［００５６］ →Ｄ○／ＤＯ→″の記号は、データ出力オフチップ・ド
ライバをイネーブルしておいて、その対応する出力端子
に期待試験値があるかどうかモニタするか、あるいは信
号値を他のチップのデータ入力端子に送る、という機能
回路素子の試験を表わしている。 ［００５７］ 遅延線タイプの欄は、各操作タイプ及び被験回路の各サ
ブカテゴリ別に必要な遅延線のタイプＤＩ　１．ＤＩ　
２．ＤＩ　３．ＤＩ　４の操作を表わしたものである。 この欄には、試験している回路の各試験操作及びカテゴ
リに対する操作機能を示すエントリを行っている。この
欄の中で、記号“′０″は、該当する遅延線タイプの入
力端子に、そのような遅延線に接続したオフチップ・ド
ライバをデイスエーブルするのに必要な信号値を与える
こと、を表わしている。記号”　１　”は、該当する遅
延線の入力端子に対し、そのような遅延線に接続したオ
フチップ・ドライバを（そのオフチップ・ドライバのシ
ステム・イネーブル入力の試験入力刺激に基づいて）選
択的にイネーブルする信号値を供給すること、を表わし
ている。記号”　ｓ　”は、　″スイッチされた″の意
味であり、そしてドライバ競合現象を回避するのに必要
となるようなオフチップ・ドライバの選択的なディスエ
ーブルあるいはイネーブルを行うために、ある所要の試
験操作の実行中に適宜、該当の遅延線タイプの入力端子
論理０か又は論理１の信号値にスイッチさせていること
、を表わしている。記号“′Ｐ″は、　゛パルス作動さ
れた″の意味であり、そして同時出力スイッチング現象
の発生を回避するという目的のために、関連のオフチッ
プ・ドライバのイネーブルとディスエーブルをタイミン
グをずらして行えるようにするなめ、図２に示したドラ
イバ禁止入力について説明した形式で、各テスタ・サイ
クル中に該当の遅延線タイプの入力端子をアクティブに
しそしてその後アクティブでない状態に戻すこと、を表
わしている。 ［００５８］ ウェハー試験中は、ＳＲＬ手段により試験可能な回路を
試験している時、タイプＤＩＩの遅延線の入力端子を論
理Ｏに保持し、そしてこれに対応するオフチップ・ドラ
イバをディスエーブルする。データ信号値の転送を許容
するのにオフチップ・ドライバの作動を必要とするよう
な試験を行う時、タイプＤＩＩの遅延線の入力端子を、
同時出力スイッチングの制御のためにパルス作動する。 ウェハー試、狭巾においては、タイプＤＩ２の遅延線の
入力端子を、所要の試験操作を行うのに必要な通りにス
イッチさせるか、あるいはこの代わりに、同時出力スイ
ッチング現象を回避するためにパルス作動する。ＬＳＳ
Ｄの試験機能出力信号に関連するオフチップ・ドライバ
の総数は通常が゛なり少ないので、これらのオフチップ
ドライバ自体が同時出力スイッチング現象のリスクを招
くことはない。ウェハー試験中では、試験しているチッ
プは、このチップがマルチチップ°モジュールにおいて
使用するように設計されている場合にのみ、タイプＤＩ
３がＤＩ４の遅延線用の入力端子をもっことになる。そ
のような場合、タイプＤＩ３の入方端子１の入力端子と
同様に扱う。 ［００５９］ シングルチップ・モジュール試験中においては、タイプ
ＤＩＩとＤＩ２の遅延線用の入力端子は、ウェハー試験
で述べたのと同様の形式で扱う。タイプＤＩ３とＤＩ４
の遅延線はマルチチップ・モジュールにのみ連うので、
シングルチップ・モジュール試験にはそれらのエントリ
は該当しない。 ［００６０］ シングルチップ・モジュール・ストレス操作中では、モ
ジュールの出力値はモニタしないので、タイプＤＩＩと
ＤＩ２の遅延線の入力端子は、論理Ｏに保持して、すべ
てのオフチップ・ドライバ回路をディスエーブルにして
それら回路をモジュール出力端子から分離し、それによ
って、同一バーンイン・ボード上で共通配線した他のモ
ジュールとの間でのドライバ競合現象のリスクを回避す
ると共にその同じバーンイン・ボード上のいくつかの他
のモジュールの出力端子をその共通配線を介して同時に
試験できるようにする。タイプＤＩ３とＤＩ４の遅延線
は、マルチチップ・モジュールでしか使用しないので、
それらのエントリは、シングルチップ・モジュール・ス
トレス操作は該当しない。 ［００６１］ マルチチップ・モジュール試験では、タイプＤＩＩとＤ
Ｉ２の遅延線のチップ入力端子は、モジュール入力端子
に結線し、ウェハー試験の場合と同様に扱う。 タイプＤＩ３の遅延線のチップ入力端子は、モジュール
入力端子に結線する必要はないが、図９と図１１のマル
チチップ・モジュール例に示したように論理１に固定す
るようにすることができる。あるいは、この代わりに、
タイプＤＩ３の遅延線のチップ入力端子はモジュール入
力端子に結線してもよく、その場合には、所要の全ての
試験操作を行うのに必要な通りにこれらの入力端子を適
宜スイッチングさせる。マルチチップ・モジュールを図
８の方法にしたがって設計した場合には、タイプＤＩ４
の遅延線の入力端子が在ることになる。このＤＩ４の遅
延線は、モジュール入力端子に結線しなければならず、
従って所要の全ての試験操作を行うのに必要な通り、特
にドライバの競合現象を避けるのに必要な通りに、それ
らの端子をスイッチさせる。 ［００６２］ マルチチップ・モジュール・ストレス操作では、タイプ
ＤＩＩとＤＩ２の遅延線のためのモジュール入力端子は
、シングルチップ・モジュール・ストレス操作の場合と
同様の形式で扱う。タイプＤＩ３とＤＩ４の遅延線のモ
ジュール入力端子は、上記のマルチチップ・モジュール
試験の場合と同様に扱う。 ［００６３］ シフトレジスタ・ラッチ（ＳＲＬ）をデバイスの入出力
端子に関連づける論理設計法は、知られており、バウン
ダリ・スキャン法と呼ばれている。スキャン・バウンダ
リは、それによらない場合にはＳＲＬで制限されないよ
うなすべてのチップ論理回路を実質上囲むので、図１に
述べたＬＳＳＤのロード、アンロード及びクロックの操
作によりすべての組合せ状論理回路を試験できるように
なり、しかも試験入力刺激を、そのような関連のＳＲＬ
を有する入力端子に供給する必要がなく、また試、狭量
力応答をそのような関連のＳＲＬを有するデバイス出力
端子でモニタする必要もない。 ［００６４］ 図１３と図１４は、通常のＬＳＳＤデバイス設計に比較
される上記バウンダリ・スキャンの原理を示したもので
ある。 ［００６５］ 図１３は、図１のＬＳＳＤデバイスを包含したブロック
５００について、その入出力端子のみを示したものであ
る。図１４は、ＬＳＳＤデバイス５００に、バウンダリ
・スキャン５ＲＬ５０２，５０４，５０６．ドライバ禁
止端子ＤＩＩ、ＤＩ２、レシーバ５１４．ドーライバ５
１６，５１８，５２０を組み合せたものである。５ＲＬ
５０２は、データ入力信号Ｓ′用のバウンダリＳＲＬで
あり、５ＲＬ５０４と５０６は、データ出力信号Ｒ′用
のバウンダリＳＲＬである。５ＲＬ５０２，５０４、５
０６は、５００に対する論理バウンダリを構成し、５０
０に対する刺激点と観察点を与えるものである。ＤＩＩ
はそのデータ・オフチップ°ドライバ５１６を制御し、
ＤＩ２は試験機能オフチップ・ドライバ５１８と５２０
を制御する。それら５１６．５１８．５２０は、図７（
Ｂ）に示すブロック１０２の例である。 通常の応用では、多数のブロック５１６．５１８．５２
０は、図７（Ａ）に示すように互いに接続し、そしてそ
の５１６が１つのブロック１０２に相当し、ブロック５
１８と５２０がそれぞれブロック１０２′に相当する。 通常の応用では、データ入力とデータ出力の数は、試験
機能入力と試験機能出力の数よりもずっと多くなる。Ｍ
ＣＭ上に実装するチップに対しては、ＤＩ３及びＤＩ４
はそれぞれＤ■２及びＤＩＩと同様に扱う。 ［００６６］ バウンダリ・スキャンでは、５ＲＬ−＋ＳＲＬのカテゴ
リ（これは図１２で述べたカテゴリＩ／５ＲＬ−３ＲＬ
のサブセットであり、このカテゴリが許容するデータ入
力端子への刺激値の印加を除いたものである）に、最大
数の回路素子を置く。このような回路素子は全て、ＤＩ
Ｉを論理Ｏに保持し、オフチップ・ドライバに関する出
力端子ＯＵＴ’とＴ′のみ（これの関連のオフチップ・
ドライバ禁止は、タイプＤＩ２の遅延線で制御する）を
モニタすることによって試験できる。 図１４において、５００，５０２，５０４，５０６，５
１８，５２０は、５ＲＬ−３ＲＬのカテゴリに属してい
る。同様に、バウンダリ・スキャンでは、→Ｄｏ／Ｄ〇
−のカテゴリに、関連のオフチップ・ドライバがタイプ
ＤＩＩの遅延線で制御されるようになった機能回路素子
を最小数だけ割当てている。図１４において、５１６の
みが、このカテゴリに属する回路である。 ［００６７］ バウンダリ・スキャン設計法を用いた実施例のもう一つ
の利点は、図３で示したようなテスタ・サイクル時間が
、はとんどのテスタ・サイクルについて図１５に示すよ
うに短縮される点である。図３は、図２に示す遅延線を
図１の回路に適用した場合のテスタ・−サイクル時間を
示している。図１５は、図７に示す本発明にしたがい、
図１４に示すＬＳＳＤバウンダリ・スキャン・デバイス
の試験において実現できるサイクル時間のその改良点を
示している。図１５（Ａ）のサイクル時間を図３のもの
と比較してみると明らがなように、顕著な改善が実現で
きており、ドライバ禁止制御入力２６のサイクル動作が
テスタ・サイクル時間全体における支配的な要素ではな
くなっている。図１５（Ｂ）では、ＤＩ２人力はそのサ
イクル全体に渡ってアクティブに保持し、従ってＤＩ２
のスイッチング遅れなしに出力をサンプルできるので、
さらにテスタ・サイクル時間を改善できている。 ［００６８］ データ出力端子を期待した信号応答についてモニタする
には、図３と同様なテスタ・サイクル時間を要するが、
そのテスタ・サイクル時間への影響の度合いは、全ての
ドライバをＤｌｌで制御するわけではなくまたその遅れ
は出力数に比例するものであるので、低減する。 ［００６９］ ＭＣＭの試験においては、バウンダリ・スキャン設計法
を使用すると、本発明の適用によりさらに利点が生じる
。チップ間の相互接続試験では、ＤＩ４がサイクル動作
するテスタ・サイクルの数は、チップ間のデータ相互接
続に関する論理回路を大巾に簡略化できるので、最小に
することができしたがって必要な試験パターンの数を最
小化できる。 ［００７０］ 本発明による別の利点は、電子データ処理のシステム又
はサブシステムのレベルでも存在する。あるシステム内
の構成素子がＳＲＬを含んでいる場合、図１で述べたよ
うなＬＳＳＤのロード、アンロードの操作は、通常のシ
ステム動作中でも重要な動作である。種々の試験モード
の場合と同様に、ＬＳＳＤロード及びアンロード操作中
において、同時出力スイッチング現象やドライバ競合現
象や長いスキャン・サイクル時間は、システムに潜在的
な悪影響を及ぼすものである。本発明の原理による複数
のドライバ禁止制御遅延線を設ければ、ＬＳＳＤのロー
ド及びアンロード操作中に、データ・ドライバは禁止さ
れ、試験機能出力はイネーブルされる。これにより、チ
ップの場合と同様にそのような潜在的な悪影響を最小限
に抑えることができる。 ［００７１］ 以上で好ましい実施例による詳細な説明を終えるが、当
業者には判るように、本発明の精神及び範囲内で種々の
変形をなすことができる。

【図面の簡単な説明】

【図１】 図１は、レベル・センシティブ・スキャン・デザイン（
ＬＳＳＤ）デバイスの構成図。

【図２】 図２は、分布式抵抗性ポリシリコン遅延線１２．１４と
、オフチップ・ドライバ・セル１６の制御入力への相互
接続とを示す図。

【図３】 図３は、同時出力スイッチング現象の発生を避けるため
、図２の遅延構造の使用を例示したスキャン試験用サイ
クルのタイミング図。

【図４】 図４は、ターンオン（論理０から論理１）遅延線１２．
１４が図２のものと同一であるが、ターンオフ（論理１
から論理Ｏへ）遅延は追加回路３０．３２．３４によっ
て与えるようにした、変形抵抗性遅延線の図。

【図５】 図５は、同時出力スイッチング現象の発生を防止するた
め、図４の遅延構造の使用を例示したスキャン試験用サ
イクルのタイミング図。

【図６】 図６は、半導体デバイスの内部機能回路素子４０の相互
接続によって分布遅延線を形成し、各遅延素子４０によ
って複数のドライバ回路１６を同時に制御するようにし
た構成を示すブロック図。

【図７】 図７は、オフチップ・ドライバ回路１０２，１０２’の
相互接続のブロック図であり、オフチップ・ドライバと
一体の遅延素子１０４，１０４’によって分布遅延線を
形成し、またその遅延素子により、ドライバ素子と後続
するオフチップ・ドライバ回路との間に増分式のタイミ
ング・オフセットをつけてドライバ禁止試験制御信号を
供給するようにしている。

【図８】 図８は、アル特定のドライバの相互接続／制御を、その
ドライバのスキャン試験時の使用形態に基づいて図７に
示したタイプの４つの遅延線内の１つに割り振るための
分類方式を示すテーブル。

【図９】 図９は、図８の相互接続／制御方式を例示するため、４
つの半導体チップで構成したマルチチップ・モジュール
を示すブロック図。

【図１０】 図１０は、ある特定のドライバの相互接続／制御を、そ
のドライバの試験時の使用形態に基づいて図７に示した
タイプの３つの遅延線内の１つに割り振るための分類方
式を示すテーブル。

【図１月 図１１は、図１０の相互接続／制御を例示するため、４
つの半導体チップで構成したマルチチップ・モジュール
を示すブロック図。 【図１２】 図１２は、図８の４線制御方式か図１０の３線制御方式
を用いて、図７に示したタイプの分布遅延線を制御する
半導体デバイス入力端子に対し、チップ及びモジュール
のスキャン穴状、狭巾に適用する制御機能のタイプを示
すテーブル。

【図１３】 図１３は、図１の詳細な素子部分を単一のブロック５０
０とし、図１のデバイスの入出力端子のみを残した、図
１のＬＳＳＤデバイスの簡略化ブロック図。

【図１４】 図１４は、バウンダリ・スキャン・デバイス設計の例を
示したものであり、ＬＳＳＤデバイス・ブロック５００
の入出力端子接続部を太きくして、それら入出力端子に
関係したレシーバとドライバの回路を示し、またデータ
入力端子Ｓ′とデータ出力端子Ｒ′の近くにバウンダリ
・スキャンＳＲＬを追加しである。

【図１５】 図１５は、試験する一ＬＳＳＤデバイスが図１４に例示
したようなバウンダリ・スキャン・デバイスである場合
、このとき得ることができる試験用サイクル時間に関す
る効果を示す、スキャン試験用サイクルのタイミング図
。

【符号の説明】

９９．９９’：半導体デバイス入力端子、　　１００，
１００’：レシーバ。 １０２．１０２′ニオフチツブ、ドライバ・セル、　１
ｏ１，１ｏ３＝相互接続線。 １０４．１０４’：遅延素子、　　１１０，１１２：遅
延線、　　１０６　：ＡＮＤゲート。 １０８：ドライバ、　　１２０，２００，３００：テー
ブル。 ５００ニレベル・センシティブ・スキャン・デザイン（
ＬＳＳＤ）デバイス。 Ｓ：データ入力、　　Ｃ１，Ｃ２ニジステム・クロック
、　　ＩＮニスキャン入力。 Ａ、Ｂニスキャン・クロック、　　Ｒ１，Ｒ２：データ
出力、　○ＵＴニスキャン出力。 Ｔ：出力。 ５０２．５０４，５０６：シフトレジスタ・ラッチ（Ｓ
ＲＬ）、　　５１４：レシーバ。 ５１６　５１８　５２０：ドライバ

【書類芯】

図面

【図１】

【図２】 （Ａ） （Ｂ）

【図４】

【図５】

【図６】

【図７】

【図１２】

【図１３】

【図１５】 （Ｂ）

Claims (14)

【特許請求の範囲】
1. 【請求項１】　第１の複数のオフチップ・ドライバ回路
   素子と第２の複数のオフチップ・ドライバ回路素子とを
   含む集積回路デバイスを設計する方法であって、 前記オフチップ・ドライバ回路素子の各々に関連して、
   禁止信号に応答して前記オフチップ・ドライバ回路素子
   を禁止する個別の禁止手段を設ける禁止手段付与工程と
   、 前記禁止手段のそれぞれに関連して、禁止信号を受け取
   ってこれを遅延させ、関連する前記禁止手段に前記禁止
   信号を与える個別の遅延手段を設ける遅延手段付与工程
   と、 前記第１の複数のオフチップ・ドライバ回路素子に関連
   する前記遅延手段を第１の遅延線内で直列に相互接続す
   る工程と、前記第２の複数のオフチップ・ドライバ回路
   素子に関連する前記遅延手段を第２の遅延線内で直列に
   相互接続する工程と、を含み、それによって、前記集積
   回路デバイスの試験操作又はその他の操作中に、禁止信
   号を選択的に前記第１と第２の遅延線に加えるようにし
   て、同時ドライバ・スイッチングの発生を最小限におさ
   えると共に前記遅延線に関連するスイッチングの遅れを
   最小にする、方法。
2. 【請求項２】　請求項１記載の方法であって、所望の回
   路設計との相互接続のために回路素子をセル形式で供す
   る設計方式にしたがって回路素子を設け、 前記禁止手段付与工程は、関連するオフチップ・ドライ
   バを設けたセル内に前記禁止手段を設けることによって
   行い、 前記遅延手段付与工程は、関連する禁止手段を設けたセ
   ル内に前記遅延手段を設けることによって行うこと、 を特徴とする方法。
3. 【請求項３】　請求項１又は２記載の方法であって、前
   記遅延手段付与工程は、直列に相互接続した複数のイン
   バータを設けることによって行うこと、 を特徴とする方法。
4. 【請求項４】　請求項１記載の方法であって、前記回路
   デバイスの出力として試験信号とデータ信号を直列にス
   キャンするためのシフトレジスタ・ラッチを、前記回路
   デバイスに設けるシフトレジスタ・ラッチ付与工程をさ
   らに含み、 前記第１の複数のオフチップ・ドライバ回路素子を設け
   る工程は、前記シフトレジスタ・ラッチの出力に関連さ
   せて前記第１の複数のオフチップ・ドライバ回路素子を
   設けることによって行うこと、 を特徴とする方法。
5. 【請求項５】　第１の複数のオフチップ・ドライバ回路
   素子と第２の複数のオフチップ・ドライバ回路素子とを
   含む集積回路デバイスであって、前記オフチップ・ドラ
   イバ回路素子の各々に関連させて設けた、禁止信号に応
   答してオフチップ・ドライバ回路素子を禁止する個別の
   禁止手段と、前記禁止手段の各々に関連させて設けた、
   禁止信号を受け取ってそれを遅延させ、また関連する禁
   止手段に前記禁止信号を与える個別の遅延手段と、を含
   み、 前記第１の複数のオフチップ・ドライバ回路素子に関連
   した前一記遅延手段は、第１の遅延線内に直列に相互接
   続し、 前記第２の複数のオフチップ・ドライバ回路素子に関連
   した前記遅延手段は、第２の遅延線内に直列に相互接続
   し、 それによって、前記集積回路デバイスの試験操作又はそ
   の他の操作中に、禁止信号を選択的に前記第１と第２の
   遅延線に供給して、ドライバ同時スイツチングの発生を
   最小限におさえると共に前記遅延線に関連するスイッチ
   ングの遅れを最小にするようにしたこと、 を特徴とする集積回路デバイス。
6. 【請求項６】　請求項５記載の集積回路デバイスであっ
   て、回路素子を、所望の回路設計にしたがって相互接続
   するセル形式で設け、前記個別禁止手段の各々を、関連
   するオフチップ・ドライバを設けたセル内に設け、 前記個別遅延手段の各々を関連する禁上手段を設けたセ
   ル内に設けたこと、を特徴とする集積回路デバイス。
7. 【請求項７】　請求項５又は６記載の集積回路デバイス
   であって、前記遅延手段は、直列に相互接続した複数の
   インバータであること、を特徴とする集積回路デバイス
   。
8. 【請求項８】　請求項５記載の集積回路デバイスであっ
   て、前記回路デバイスの出力として試験信号とデータ信
   号を直列にスキャンする複数のシフトレジスタ・ラッチ
   をさらに含み、前記第１の複数のオフチップ・ドライバ
   回路素子を、前記シフトレジスタ・ラッチの出力に関連
   させて設けたこと、 を特徴とする集積回路デバイス。
9. 【請求項９】　入力端子と、出力端子と、及び入力に加
   えられた信号に論理的な操作を行う機能論理回路素子と
   、を含む集積回路デバイスを試験する方法であって、 第１の複数のオフチツプ・ドライバ回路素子を設ける工
   程と、第２の複数のオフチップ・ドライバ回路素子を設
   ける工程と、前記オフチップ・ドライバ回路素子の各々
   に関連させて、禁止信号に応答してオフチップ・ドライ
   バ回路素子を禁止する個別の禁止手段を設ける工程と、
   前記禁止手段の各々に関連して、禁止信号を受け取って
   これを遅延させ、また関連する禁上手段に前記禁止信号
   を与える個別の遅延手段を設ける工程と、前記第１の複
   数のオフチップ・ドライバ回路素子に関連した前記遅延
   手段を、第１の遅延線内に直列に相互接続する工程と、
   前記第２の複数のオフチップ・ドライバ回路素子に関連
   した前記遅延手段を第２の遅延線内に直列に相互接続す
   る工程と、データ信号とクロック信号を含む試験入力信
   号を前記入力端子に加える工程とドライバ同時スイッチ
   ングの発生を最小限におさえつつかつ前記遅延線に関連
   した遅延が最小になるようにするため、前記第１と第２
   の遅延線に選択的に禁止信号を供給しながら前記集積回
   路デバイスの選択した出力端子をモニタする工程と、 を含む方法。
10. 【請求項１０】　請求項９記載の方法において、前記集
    積回路デバイスの出力として試験信号とデータ信号を直
    列にスキャンするシフトレジスタ・ラッチを、前記集積
    回路デバイスに設ける工程をさらに含み、このシフトレ
    ジスタ・ラッチに関連させて前記第１の複数のオフチッ
    プ・ドライバ回路素子を設けること、 を特徴とする方法。
11. 【請求項１１】　請求項９記載の方法であって、前記試
    験は、単一のモジュール上に設けた１以上の集積回路デ
    バイスに対して行い、前記第１のオフチップ・ドライバ
    回路素子を設ける工程は、前記モジュールの出力として
    意図した出力に対してのみ前記ドライバ回路素子を設け
    ることによって行うこと、 を特徴とする方法。
12. 【請求項１２】　請求項９記載の方法であって、前記試
    験は、単一のモジユール上に設けた１以上の集積回路デ
    バイスに対して行い、 さらに前記集積回路デバイスの出力として試験信号とデ
    ータ信号を直列的にスキャンするシフトレジスタ・ラッ
    チを前記集積回路デバイス上に設ける工程を含み、 前記第１の複数のオフチップ・ドライバ回路素子を設け
    る工程は、前記モジュールの出力として意図しておりか
    つ前記シフトレジスタ・ラッチの出力を得るのに必要な
    出力に対してのみ前記ドライバ回路素子を設ける第１の
    工程によっで行うこと、 を特徴とする方法。
13. 【請求項１３】　請求項１２記載の方法において、前記
    第２の複数のオフチップ・ドライバ回路素子を設ける工
    程は、前記第１の工程によって設けたドライバ回路素子
    を有さない前記モジュールの出力に対してのみ、前記ド
    ライバ回路素子を設ける第２工程によって行うこと、を
    特徴とする方法。
14. 【請求項１４】　請求項１３記載の方法において、前記
    モジュールは複数の集積回路デバイスを含み、さらに、
    前記モジュール上の１以上のデバイスへの入力としての
    み意図した出力に対してのみ、第３の複数のオフチップ
    ・ドライバ回路素子を設ける工程を含み、 前記個別禁止手段を設ける工程はさらに、前記第３の複
    数のオフチップ・ドライバ回路素子に関連させて個別の
    禁止手段を設ける工程を含むこと、を特徴とする方法。