JPS63266865A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63266865A JPS63266865A JP62099674A JP9967487A JPS63266865A JP S63266865 A JPS63266865 A JP S63266865A JP 62099674 A JP62099674 A JP 62099674A JP 9967487 A JP9967487 A JP 9967487A JP S63266865 A JPS63266865 A JP S63266865A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は、CMOS半導体の製造方法に関する。
(従来の技術)
第2図に従来の技術の例を示す。第2図−(a)は、n
型半導体基板101 J:にPウェル領域102、素子
分離領域103を形成した後、ゲート酸化膜104とゲ
ート・ポリシリコン105を形成し、 フォトリングラ
フィ工程により形成したレジスト・パターンをマスクに
、ゲー1−・ポリシリコン105をエツチングし、該レ
ジスト・パターンを剥離した断面図である。 この後熱
酸化により酸化膜106を形成し、レジスト・パターン
107により、 p型MOS領域をおおい、n型不純物
例えばリンをイオン注入したのが第2図−(b)である
。この酸化膜はイオン注入時に、リンがポリシリコン1
05 を突き抜けてチャネ層領域に到達して、チャネル
領域の不純物分布が変更される現象を防ぐために必要で
、通常ゲート105上部及び側部の厚さは1000人前
後である。またレジスト107は、P型MOS領域に、
リンがイオン注入されるのを防ぐ目的で施される。
型半導体基板101 J:にPウェル領域102、素子
分離領域103を形成した後、ゲート酸化膜104とゲ
ート・ポリシリコン105を形成し、 フォトリングラ
フィ工程により形成したレジスト・パターンをマスクに
、ゲー1−・ポリシリコン105をエツチングし、該レ
ジスト・パターンを剥離した断面図である。 この後熱
酸化により酸化膜106を形成し、レジスト・パターン
107により、 p型MOS領域をおおい、n型不純物
例えばリンをイオン注入したのが第2図−(b)である
。この酸化膜はイオン注入時に、リンがポリシリコン1
05 を突き抜けてチャネ層領域に到達して、チャネル
領域の不純物分布が変更される現象を防ぐために必要で
、通常ゲート105上部及び側部の厚さは1000人前
後である。またレジスト107は、P型MOS領域に、
リンがイオン注入されるのを防ぐ目的で施される。
第2図−(c)は該レジスト107を剥離後ゲート10
5側部に絶縁膜109を形成後、 p型MOS領域をレ
ジストでおおい、n型MO8領域のみに、n型不純物例
えばヒ素110をイオン注入し、次に逆にn型MOS領
域をレジストで覆い、p型MOS領域にp型不純物例え
ばボロン111をイオン注入し、 レジストを剥離した
ところの断面図である。これらの工程の間では不純物の
活性化や拡散などの目的で適当な熱処理が施される。
またゲート105側部の絶縁物膜109は、例えばCV
D法により堆積した5in2を異方性エツチングで削る
ことで形成することができる。この様にn型MOS領域
のソース・ドレイン拡散層の濃度を二重108.110
にするのは、いわゆるホットキャリアによる素子の劣化
を防止するためである。また、p型MO8のソース・ド
レイン拡散層111をゲート105側部の絶縁物109
の外側から、イオン注入により形成するのは、p型MO
Sの実効・チャネル長を長くして、パンチスルーやしき
い値のショート・チャネル効果を防ぐためである。
5側部に絶縁膜109を形成後、 p型MOS領域をレ
ジストでおおい、n型MO8領域のみに、n型不純物例
えばヒ素110をイオン注入し、次に逆にn型MOS領
域をレジストで覆い、p型MOS領域にp型不純物例え
ばボロン111をイオン注入し、 レジストを剥離した
ところの断面図である。これらの工程の間では不純物の
活性化や拡散などの目的で適当な熱処理が施される。
またゲート105側部の絶縁物膜109は、例えばCV
D法により堆積した5in2を異方性エツチングで削る
ことで形成することができる。この様にn型MOS領域
のソース・ドレイン拡散層の濃度を二重108.110
にするのは、いわゆるホットキャリアによる素子の劣化
を防止するためである。また、p型MO8のソース・ド
レイン拡散層111をゲート105側部の絶縁物109
の外側から、イオン注入により形成するのは、p型MO
Sの実効・チャネル長を長くして、パンチスルーやしき
い値のショート・チャネル効果を防ぐためである。
この後、絶縁膜層112を形成し、コンタクト孔を開口
し、金属配線113をほどこした断面図が第2図−(d
)である。
し、金属配線113をほどこした断面図が第2図−(d
)である。
この従来例では、リンをゲート側部の絶縁物109の外
側から、 イオン注入する工程に問題がある。前述した
ように、通常この絶縁物105の厚さは1000人前後
であり、この絶縁物層の厚さを越えてリンの不純物が拡
散し、ゲート・ポリシリコン109の下まで伸びるには
、950℃30分以上の熱処理時間が必要で、この熱処
理によりチャネルの不純物も大きく再分布してしまうの
で、適切なMOS特性を得ることができない。
側から、 イオン注入する工程に問題がある。前述した
ように、通常この絶縁物105の厚さは1000人前後
であり、この絶縁物層の厚さを越えてリンの不純物が拡
散し、ゲート・ポリシリコン109の下まで伸びるには
、950℃30分以上の熱処理時間が必要で、この熱処
理によりチャネルの不純物も大きく再分布してしまうの
で、適切なMOS特性を得ることができない。
また、該リンの不純物の拡散が不十分で、ゲート・ポリ
シリコン109の下部まで、不純物が十分達しないとき
は、トランジスタ動作時にドレイン近傍の電界が著しく
大きくなり、大きな基板電流−3= が流れ、トランジスタの信頼性が低下する。
シリコン109の下部まで、不純物が十分達しないとき
は、トランジスタ動作時にドレイン近傍の電界が著しく
大きくなり、大きな基板電流−3= が流れ、トランジスタの信頼性が低下する。
このような事情を考慮した上で、n型MOSのソース・
ドレイン拡散層が、容易にゲート・ポリシリコンに到達
する今一つのCMOSの工程の従来例を次に述べる。
ドレイン拡散層が、容易にゲート・ポリシリコンに到達
する今一つのCMOSの工程の従来例を次に述べる。
第3図−(a)はn型半導体基板201上に、 Pウェ
ル領域202、素子分離領域203を形成した後、ゲー
ト酸化膜204とゲート・ポリシリコン205を形成し
、フォトリソグラフィ工程により形成したレジスト・パ
ターン206をマスクにゲート・ポリシリコン205を
エツチングし、 該レジスト・パターン206をマスク
に、 n型不純物例えばリン207をイオン注入したと
ころの断面図である。この場合リンの不純物層207は
第2図−(b)の絶縁物107の様なオフセットがない
ので、ゲート205下部にまで容易に拡散させることが
できる。従ってホットキャリアによる信頼性の悪化に対
する耐性が強い構造にすることができる。しかしこの場
合、P型MO8領域にもリンの不純物が注入されてしま
う。
ル領域202、素子分離領域203を形成した後、ゲー
ト酸化膜204とゲート・ポリシリコン205を形成し
、フォトリソグラフィ工程により形成したレジスト・パ
ターン206をマスクにゲート・ポリシリコン205を
エツチングし、 該レジスト・パターン206をマスク
に、 n型不純物例えばリン207をイオン注入したと
ころの断面図である。この場合リンの不純物層207は
第2図−(b)の絶縁物107の様なオフセットがない
ので、ゲート205下部にまで容易に拡散させることが
できる。従ってホットキャリアによる信頼性の悪化に対
する耐性が強い構造にすることができる。しかしこの場
合、P型MO8領域にもリンの不純物が注入されてしま
う。
この後、レジスト206を剥離し、ゲート205側部=
4− に絶縁物208を形成したのが、第3図−(b)である
。
4− に絶縁物208を形成したのが、第3図−(b)である
。
この後、p型MOS領域をレジストで覆いn型MOS領
域のみに、n型不純物例えばヒ素209をイオン注入し
、次に逆にn型MOS領域をレジストで覆い、p型MO
8領域にp型不純物例えば、ボロン210をイオン注入
し、 レジストを剥離したところの断面図が第3図−(
c)である。これらの工程の間では不純物の活性化や拡
散などの目的で適当な熱処理が施される。
域のみに、n型不純物例えばヒ素209をイオン注入し
、次に逆にn型MOS領域をレジストで覆い、p型MO
8領域にp型不純物例えば、ボロン210をイオン注入
し、 レジストを剥離したところの断面図が第3図−(
c)である。これらの工程の間では不純物の活性化や拡
散などの目的で適当な熱処理が施される。
この後さらに熱処理を加えて、ソース・ドレイン拡散層
の不純物を拡散させ絶縁物211を形成し、コンタクト
孔を開口し、金属配線212を施した断面図が第3図−
(d)である。
の不純物を拡散させ絶縁物211を形成し、コンタクト
孔を開口し、金属配線212を施した断面図が第3図−
(d)である。
この従来例の問題点は、p型MOS領域にn型不純物例
えばリンが注入されてしまう点にある。この場合、p型
不純物例えば、ゲート205側部の絶縁物層208の外
側から、イオン注入するが、この後の熱処理が少なくボ
ロンの拡散が十分でないと、p型MOS領域のソース・
ドレイン拡散層は、第3図−(c)に示すように、リン
207とボロン210の二重拡散層となり、寄生抵抗の
増大や、しきい値の変動をもたらす。またこのp型MO
S領域のリンネ鈍物層207を打ち消すだけ十分に、ボ
ロン210を拡散させると、第3図−(d)に示すごと
く、実効チャネル長が短くなり、パンチスルーなどのシ
ョート・チャネル効果をもたらすので、絶縁膜208の
外側から、ボロンをイオン注入した意味がなくなる。
えばリンが注入されてしまう点にある。この場合、p型
不純物例えば、ゲート205側部の絶縁物層208の外
側から、イオン注入するが、この後の熱処理が少なくボ
ロンの拡散が十分でないと、p型MOS領域のソース・
ドレイン拡散層は、第3図−(c)に示すように、リン
207とボロン210の二重拡散層となり、寄生抵抗の
増大や、しきい値の変動をもたらす。またこのp型MO
S領域のリンネ鈍物層207を打ち消すだけ十分に、ボ
ロン210を拡散させると、第3図−(d)に示すごと
く、実効チャネル長が短くなり、パンチスルーなどのシ
ョート・チャネル効果をもたらすので、絶縁膜208の
外側から、ボロンをイオン注入した意味がなくなる。
(発明が解決しようとする問題点)
以上のように、微細なCMOSの従来の製造方法では、
イオン注入時に不純物がポリシリコンを突き抜けてチャ
ネル領域に到達して、チャネル領域の不純物分布を変更
してしまう現象や、n型MOSのホットキャリアに対す
る信頼性の悪化や、p型MOSのショート・チャネル効
果による特性の悪化を同時に防ぐ現実的な解決策が存在
しない。
イオン注入時に不純物がポリシリコンを突き抜けてチャ
ネル領域に到達して、チャネル領域の不純物分布を変更
してしまう現象や、n型MOSのホットキャリアに対す
る信頼性の悪化や、p型MOSのショート・チャネル効
果による特性の悪化を同時に防ぐ現実的な解決策が存在
しない。
(問題点を解決するための手段)
上記問題点を解決するために、絶縁物をゲート・ポリシ
リコンの加工に先だって形成する工程と、ゲート側部に
絶縁物がない状態で第1のn型不純物を、p型MOS領
域に注入されないようにイオン注入する工程と、p型M
O8領域のソース・ドレイン不純物゛で、ゲート側部の
絶縁物の外側から形成する工程とを用いる。
リコンの加工に先だって形成する工程と、ゲート側部に
絶縁物がない状態で第1のn型不純物を、p型MOS領
域に注入されないようにイオン注入する工程と、p型M
O8領域のソース・ドレイン不純物゛で、ゲート側部の
絶縁物の外側から形成する工程とを用いる。
(作 用)
従来例では、イオン注入時に不純物がポリシリコンを突
き抜けてチャネル領域の不純物分布を変更する現象をさ
けるために、ゲート・ポリシリコンのエツチングの後に
形成する絶縁膜が、ゲート・ポリシリコンのエツチング
のマスクのレジスト膜を用いていた。前者では、絶縁物
が、ゲート側部にも形成されるため、ゲート端部とイオ
ン注入領域のオフセットが生じる。後者では、このオフ
セットはないが、p型MOS領域にイオン注入されない
ようにする手段がないので、p型MOSのソース・ドレ
イン拡散領域にn型不純物が注入されてしまう。
き抜けてチャネル領域の不純物分布を変更する現象をさ
けるために、ゲート・ポリシリコンのエツチングの後に
形成する絶縁膜が、ゲート・ポリシリコンのエツチング
のマスクのレジスト膜を用いていた。前者では、絶縁物
が、ゲート側部にも形成されるため、ゲート端部とイオ
ン注入領域のオフセットが生じる。後者では、このオフ
セットはないが、p型MOS領域にイオン注入されない
ようにする手段がないので、p型MOSのソース・ドレ
イン拡散領域にn型不純物が注入されてしまう。
これに対して、絶縁物をゲート・ポリシリコンの加工に
先だって形成する工程をとれば、ゲート側部に、絶縁膜
がなく、かつ、イオン注入の突き抜は防止にもなってお
り、p型MOS領域に不純物が注入されないようにレジ
ストでマスクすることもできる。従って、イオン注入時
に不純物がポリシリコンを突き抜けることもなく、第1
のn型不純物層とゲート・ポリシリコンがオフセットに
ならないので、ホットキャリアの信頼性にすぐれたn型
MOSが形成でき、ゲート側部の絶縁物の外側からp型
MOSの不純物層を形成しても特性の悪化や、ショート
・チャネル効果の少ないp型MOSが得られる。
先だって形成する工程をとれば、ゲート側部に、絶縁膜
がなく、かつ、イオン注入の突き抜は防止にもなってお
り、p型MOS領域に不純物が注入されないようにレジ
ストでマスクすることもできる。従って、イオン注入時
に不純物がポリシリコンを突き抜けることもなく、第1
のn型不純物層とゲート・ポリシリコンがオフセットに
ならないので、ホットキャリアの信頼性にすぐれたn型
MOSが形成でき、ゲート側部の絶縁物の外側からp型
MOSの不純物層を形成しても特性の悪化や、ショート
・チャネル効果の少ないp型MOSが得られる。
(実施例)
以下、第1図を参照して本発明の詳細な説明する。
先ず半導体基板1上にウェル領域2を形成する。
この実施例では、Pウェルの場合について述べる。
この後素子分離工程を行ない素子分離領域3を形成する
。次に、ゲート酸化膜4を例えば、熱酸化により、10
0人形成後ポリシリコン5を減圧CVD法により、20
00人堆積する。次に該ポリシリコン5上に、絶縁物6
を例えば厚さ1000人形成する。
。次に、ゲート酸化膜4を例えば、熱酸化により、10
0人形成後ポリシリコン5を減圧CVD法により、20
00人堆積する。次に該ポリシリコン5上に、絶縁物6
を例えば厚さ1000人形成する。
該絶縁物は、熱酸化膜やCVD法による酸化膜あるいは
窒素膜などやあるいはこれらの膜の積層でもかまわない
。この後フォトリソグラフイエ程により、レジスト・パ
ターンを形成し、このレジスト・パターンをマスクに絶
縁物6とポリシリコン・ゲート電極5をエツチングした
断面が第1図−(a)である。この時ゲート電極5の上
には、イオン注入の突き抜は防止の絶縁物層6があるが
ゲート電極5の側部には、この絶縁物層6は存在しない
。またこのエツチングは等方性エツチング、異方性エツ
チング、あるいは両者を混用しても良いが、微細な加工
には、異方性エツチングが望しい。
窒素膜などやあるいはこれらの膜の積層でもかまわない
。この後フォトリソグラフイエ程により、レジスト・パ
ターンを形成し、このレジスト・パターンをマスクに絶
縁物6とポリシリコン・ゲート電極5をエツチングした
断面が第1図−(a)である。この時ゲート電極5の上
には、イオン注入の突き抜は防止の絶縁物層6があるが
ゲート電極5の側部には、この絶縁物層6は存在しない
。またこのエツチングは等方性エツチング、異方性エツ
チング、あるいは両者を混用しても良いが、微細な加工
には、異方性エツチングが望しい。
次にp型MOS領域をフォトレジストで覆い、第1次の
n型不純物例えばリンを加速電圧40 KeV。
n型不純物例えばリンを加速電圧40 KeV。
ドーズ量I X 10”■−2をイオン注入した断面が
第1図−(b)である。この場合不純物は、ゲート側部
に自己整合的に注入され、ポリシリコン5を突き抜ける
ことはない。またp型MOS領域にも注入されない。
第1図−(b)である。この場合不純物は、ゲート側部
に自己整合的に注入され、ポリシリコン5を突き抜ける
ことはない。またp型MOS領域にも注入されない。
この後レジストを剥離し、 必要なら、900℃前後の
熱処理や酸化を行ない、ゲート側部に絶縁物9を従来例
で示したような方法で例えば2000人の厚さに形成す
る。この後900℃前後のアニールを行ない、フォトレ
ジストでp型MOS領域を覆い、第2のn型不純物1例
えばヒ素を加速電圧40 KeV。
熱処理や酸化を行ない、ゲート側部に絶縁物9を従来例
で示したような方法で例えば2000人の厚さに形成す
る。この後900℃前後のアニールを行ない、フォトレ
ジストでp型MOS領域を覆い、第2のn型不純物1例
えばヒ素を加速電圧40 KeV。
ドーズ量5 X 10” cw−”イオン注入して、レ
ジストを剥離し、必要に□応じて900℃前後の熱処理
や酸、化を行ない、n型MO8領域をフォトレジストで
覆い、p型不純物例えば、ボロンを30 KeVで2×
10”all−’イオン注入し、レジストを剥離した断
面が第1図−(c)である。
ジストを剥離し、必要に□応じて900℃前後の熱処理
や酸、化を行ない、n型MO8領域をフォトレジストで
覆い、p型不純物例えば、ボロンを30 KeVで2×
10”all−’イオン注入し、レジストを剥離した断
面が第1図−(c)である。
この後、絶縁物12を堆積し、リフローなどの熱処理を
行ない、コンタクト孔開口後金属配線13を施した断面
が第1図−(d)である。この熱工程により、p型不純
物層11は活性化され、拡散して、ゲート電極5とわず
かなオーバラップをもつようにコントロールされる。こ
の場合、第3図で示した実施例のようにp型チャネル不
純物層にn型不純物が注入されていないので、寄生抵抗
の増大やしきい値電圧の変動をまねかねない。またこの
現象をさけるため、いたずらにp型不純物拡散層を拡散
させる必要もないので、ショート・チャネル効果により
トランジスタ特性がそこなわれることがない。
行ない、コンタクト孔開口後金属配線13を施した断面
が第1図−(d)である。この熱工程により、p型不純
物層11は活性化され、拡散して、ゲート電極5とわず
かなオーバラップをもつようにコントロールされる。こ
の場合、第3図で示した実施例のようにp型チャネル不
純物層にn型不純物が注入されていないので、寄生抵抗
の増大やしきい値電圧の変動をまねかねない。またこの
現象をさけるため、いたずらにp型不純物拡散層を拡散
させる必要もないので、ショート・チャネル効果により
トランジスタ特性がそこなわれることがない。
次に、上記実施例の変形例を示す。
第1図−(c)の工程後熱処理を行って、ソース・ドレ
イン領域にシリサイドや金属をはりつけることもできる
。第4図−(a)は本発明による、ソース・ドレイン領
域へのシリサイド或いは金属14をはりつけた断面図で
ある。
イン領域にシリサイドや金属をはりつけることもできる
。第4図−(a)は本発明による、ソース・ドレイン領
域へのシリサイド或いは金属14をはりつけた断面図で
ある。
ここでシリサイドは、ソース・ドレイン領域上の絶縁物
を除去した後、スパッタ法で、例えばチタンを全面に堆
積後N2雰囲気などでアニールを行なうとシリコン面と
接した部分だけシリサイド化する現象を利用して形成す
ることができる。
を除去した後、スパッタ法で、例えばチタンを全面に堆
積後N2雰囲気などでアニールを行なうとシリコン面と
接した部分だけシリサイド化する現象を利用して形成す
ることができる。
また金属ではタングステンを還元雰囲気で、選択的にシ
リコン上に堆積するCVD法もよく知られている。
リコン上に堆積するCVD法もよく知られている。
ここで注意すべきことは、はりつけに先立つ絶縁膜の除
去方法と、はりつけ時に若干の絶縁物部ヘシリサイドあ
るいは金属がはみ出す現象があることである。つまり、
絶縁物の除去をしすぎると、ゲート側部の絶縁物が後退
して、はみ出した金属どうしがショートする可能性があ
る。特にCMO8構造では、不純物濃度や酸化工程の入
り方などで、p型MOS領域と、n型1’lO3領域で
、絶縁物層の厚さが異なっているのが普通である。従っ
てシリサイドや金属をソース・ドレイン領域にはりつけ
るためには、両者の厚い方の絶縁物の除去に合わせて処
理する必要がある。この時絶縁物が薄い方は、処理しす
ぎる結果になり、シリサイドあるいは、金属がショート
しやすくなる。
去方法と、はりつけ時に若干の絶縁物部ヘシリサイドあ
るいは金属がはみ出す現象があることである。つまり、
絶縁物の除去をしすぎると、ゲート側部の絶縁物が後退
して、はみ出した金属どうしがショートする可能性があ
る。特にCMO8構造では、不純物濃度や酸化工程の入
り方などで、p型MOS領域と、n型1’lO3領域で
、絶縁物層の厚さが異なっているのが普通である。従っ
てシリサイドや金属をソース・ドレイン領域にはりつけ
るためには、両者の厚い方の絶縁物の除去に合わせて処
理する必要がある。この時絶縁物が薄い方は、処理しす
ぎる結果になり、シリサイドあるいは、金属がショート
しやすくなる。
この様子を従来の方法例えば第2図−(C)、第3図−
(c)の後にシリサイドあるいは金属をはりつけた断面
図を第4図−(b)に示す。
(c)の後にシリサイドあるいは金属をはりつけた断面
図を第4図−(b)に示す。
本発明の第4図−(a)では十分処理を行なってもゲー
ト電極上に、絶縁物層が残り、ゲート電極上に、シリサ
イドや金属がつかないので、これらはショートする危険
性はない。この工程は非常に安定にソース・ドレイン領
域に抵抗の低いシリサイ−12= ドや金属をはりつけるプロセスを容易にする。
ト電極上に、絶縁物層が残り、ゲート電極上に、シリサ
イドや金属がつかないので、これらはショートする危険
性はない。この工程は非常に安定にソース・ドレイン領
域に抵抗の低いシリサイ−12= ドや金属をはりつけるプロセスを容易にする。
また、通常ゲート電極は厚さより、幅のほうが広いので
、ゲート電極を上部絶縁膜の平坦化のために薄くシても
安定である。
、ゲート電極を上部絶縁膜の平坦化のために薄くシても
安定である。
上述したように、本発明を用いることにより、イオン注
入時に不純物がポリシリコンを突き抜けてチャネル領域
の不純物分布を変更することを防ぎ、ホットキャリアに
よる信頼性の悪化を防ぐn型MOS構造を与え、ショー
ト・チャネル効果による特性の悪化をまねかないp型M
OS構造を同時に実現することができる。
入時に不純物がポリシリコンを突き抜けてチャネル領域
の不純物分布を変更することを防ぎ、ホットキャリアに
よる信頼性の悪化を防ぐn型MOS構造を与え、ショー
ト・チャネル効果による特性の悪化をまねかないp型M
OS構造を同時に実現することができる。
また、シリサイドや金属をソース・ドレイン領域に安定
にはりつけることができる。
にはりつけることができる。
これらは、平坦化や微細化のためゲート電極を薄くした
場合にも安定なプロセスを与えることができる。
場合にも安定なプロセスを与えることができる。
第1図は本発明の一実施例の製造工程を示す図、第2図
、第3図は従来の一般的な微細CMOS製造工程を示す
図、第4図は他の実施例及び従来の工程でシリサイド、
或いは金属をはりつけた図である。 1 、101.201=−n型Si基板2 、102.
202・・・p型ウェル3 、103.203・・・素
子分離絶縁膜4 、104.204・・・ゲート絶縁膜
5 、105.205・・・ゲート電極6・・・ゲート
電極上絶縁物 106・・・酸化膜 7 、107.206・・・レジスト 8 、108.207・・・低濃度n型層9 、10.
9.208・・・側壁絶縁膜10、110.209・・
・高濃度n型層11、111.210・・・高濃度P型
層12、112.211・・・絶縁膜 13、11.3.212・・・AQ配線14、114・
・・シリサイド層、あるいは金属代理人 弁理士 則
近 憲 仏 間 松山光之
、第3図は従来の一般的な微細CMOS製造工程を示す
図、第4図は他の実施例及び従来の工程でシリサイド、
或いは金属をはりつけた図である。 1 、101.201=−n型Si基板2 、102.
202・・・p型ウェル3 、103.203・・・素
子分離絶縁膜4 、104.204・・・ゲート絶縁膜
5 、105.205・・・ゲート電極6・・・ゲート
電極上絶縁物 106・・・酸化膜 7 、107.206・・・レジスト 8 、108.207・・・低濃度n型層9 、10.
9.208・・・側壁絶縁膜10、110.209・・
・高濃度n型層11、111.210・・・高濃度P型
層12、112.211・・・絶縁膜 13、11.3.212・・・AQ配線14、114・
・・シリサイド層、あるいは金属代理人 弁理士 則
近 憲 仏 間 松山光之
Claims (2)
- (1)ゲート電極材料となるポリシリコンを半導体基板
全体に堆積後、該ポリシリコン上に絶縁物を形成し、フ
ォトリソグラフィ工程により第1のレジスト・パターン
を形成し、該レジスト・パターンをマスクに前記絶縁物
層、前記ポリシリコン層をエッチングした後、p型MO
S領域を第2のレジストで覆い、n型MOS領域に第1
のn型不純物をイオン注入する工程と、第2のレジスト
を除去し、ゲート電極側部を絶縁物で覆った後、再びp
型MOS領域を第3のレジストで覆いn型MOS領域に
第2のn型不純物をイオン注入する工程と、第3のレジ
ストを除去し、n型MOS領域を第4のレジストで覆い
、p型MOS領域にp型不純物をイオン注入する工程か
らなることを特徴とする半導体装置の製造方法。 - (2)p型MOS領域にp型不純物をイオン注入した後
、拡散領域のみにシリサイドあるいは、メタル層を形成
する工程とを具備することを特徴とする特許請求の範囲
第1項記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62099674A JPS63266865A (ja) | 1987-04-24 | 1987-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62099674A JPS63266865A (ja) | 1987-04-24 | 1987-04-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63266865A true JPS63266865A (ja) | 1988-11-02 |
Family
ID=14253578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62099674A Pending JPS63266865A (ja) | 1987-04-24 | 1987-04-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63266865A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02230743A (ja) * | 1989-03-02 | 1990-09-13 | Mitsubishi Electric Corp | 電界効果トランジスタおよびその製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60241256A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1987
- 1987-04-24 JP JP62099674A patent/JPS63266865A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60241256A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02230743A (ja) * | 1989-03-02 | 1990-09-13 | Mitsubishi Electric Corp | 電界効果トランジスタおよびその製造方法 |
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