JP2006086464A - 電界効果トランジスタ - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 60
- 239000007772 electrode material Substances 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000010410 layer Substances 0.000 description 41
- 238000000034 method Methods 0.000 description 28
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 238000004151 rapid thermal annealing Methods 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 5
- 229910052732 germanium Inorganic materials 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- HZEWFHLRYVTOIW-UHFFFAOYSA-N [Ti].[Ni] Chemical compound [Ti].[Ni] HZEWFHLRYVTOIW-UHFFFAOYSA-N 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- -1 argon ion Chemical class 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021334 nickel silicide Inorganic materials 0.000 description 3
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- TXFYZJQDQJUDED-UHFFFAOYSA-N germanium nickel Chemical compound [Ni].[Ge] TXFYZJQDQJUDED-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910010380 TiNi Inorganic materials 0.000 description 1
- 238000001015 X-ray lithography Methods 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
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- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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Abstract
【課題】 基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、300K以下の温度条件で動作することが想定された電界効果トランジスタであって、4.05未満の仕事関数WFnを有するゲート電極材により形成されたゲート電極を備えているnチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、5.17を超える仕事関数WFpを有するゲート電極材により形成されたゲート電極を備えているpチャネル電界効果トランジスタを含み得るものである。
【選択図】 図3
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、300K以下の温度条件で動作することが想定された電界効果トランジスタであって、4.05未満の仕事関数WFnを有するゲート電極材により形成されたゲート電極を備えているnチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、5.17を超える仕事関数WFpを有するゲート電極材により形成されたゲート電極を備えているpチャネル電界効果トランジスタを含み得るものである。
【選択図】 図3
Description
本発明は、電界効果トランジスタに係り、特に、半導体集積回路の高性能化を図るべく低温動作に対応した構成を有する電界効果トランジスタに関する。
移動度の向上や寄生抵抗の低減を図ってMOSFET(電界効果トランジスタ)の性能を向上させるための方策として、素子を室温以下の低温条件で動作させることが挙げられる。
しかし、MOSFETは、動作温度の低下に伴って閾値電圧が上昇するという特性を有している。
図1は、MOSFETの動作温度に対する閾値電圧特性を示すグラフである。
図1のグラフでは、ドレイン電圧Vdsが5mV、1.2VのnチャネルMOSFET、ドレイン電圧Vdsが−1.2V、−5mVのpチャネルMOSFETの閾値電圧Vthn(Vds=5mV)、Vthn(Vds=1.2V)、Vthp(Vds=−1.2V)、Vthp(Vds=−5mV)(V)を種々の測定温度(K)で測定した結果を示している。尚、各MOSFETのゲート長Lgは0.88μmである。
この測定結果によると、ドレイン電圧Vdsが5mV、1.2VのnチャネルMOSFETの閾値電圧Vthnの変化率は、それぞれ−0.55mV/K、−0.51mV/Kであり、ドレイン電圧Vdsが−1.2V、−5mVのpチャネルMOSFETの閾値電圧Vthpの変化率は、それぞれ0.80mV/K、0.71mV/Kである。
即ち、折れ線グラフの形状からも明らかなように、いずれのnチャネルMOSFET、pチャネルMOSFETの閾値電圧も、動作温度の低下に伴って絶対値が上昇している。各閾値電圧は、動作温度が100K低下すると、50乃至80mV程度、その絶対値が増加している。
従って、低温条件でMOSFETを正確且つ確実に動作させるためには、動作温度に応じた閾値電圧の調整が必要となる。
MOSFETの閾値電圧の絶対値を低下させるために、チャネルへのイオン注入を低濃度化することが考えられるが、チャネルの不純物濃度は、通常のウェル条件だけで十分に高濃度となるため、チャネル条件による閾値電圧調整の余地はあまりない。
MOSFETの閾値電圧を調整する他の方法として、基板バイアス電圧Vsub、即ち、ソース・基板間順方向電圧の印加を行うことが考えられる。
しかし、MOSFETに基板バイアス電圧Vsubを印加すると、接合容量が上昇したり、ソース・基板間に順方向電流、即ち、ドレイン電流Idsが流れる等の問題がある。
図2は、MOSFETの基板バイアス電圧Vsubの変化に対するゲート電圧Vgs−ドレイン電流Ids特性を示すグラフである。
図2のグラフの測定においては、ゲート長Lg=0.41μmのnチャネルMOSFETを使用し、電源電圧Vddは1.2V、測定温度は223Kとしている。
そして、MOSFETに印加する基板バイアス電圧Vsubを−0.2Vから1.0Vまで、−0.2V,0V,0.2V,0.4V,0.6V,0.8V,1.0Vと、0.2Vずつ上昇させていったときのゲート電圧Vgs−ドレイン電流Ids特性についてそれぞれ測定を行っている。
図2のグラフに示されているように、基板バイアス電圧Vsubを徐々に上昇させていくと、特に0.8乃至1.0Vの基板バイアス電圧Vsubが印加されているときには、ゲート電圧Vgsを全く印加していない状態でも十分に大きいドレイン電流Idsが流れていることが分かる。
このような電流特性は、MOSFETがオフの状態でも、ソース・基板間に順方向電流が流れ続けていることを示しており、消費電力の増大を招く等の問題を生じさせる。
また、pチャネルMOSFETは、閾値電圧調整のための基板バイアス電圧Vsub印加によってホット・キャリア耐性が改善するものの、nチャネルMOSFETは、同様の基板バイアス電圧Vsub印加によってホット・キャリア耐性が劣化する等の問題もある。
本発明の目的は、基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供することである。
本発明の実施の一形態に係る電界効果トランジスタの第1の観点によれば、300K以下の温度条件で動作することが想定された電界効果トランジスタであって、4.05未満の仕事関数WFnを有するゲート電極材により形成されたゲート電極を備えているnチャネル電界効果トランジスタを含むことを特徴とする。
本発明の実施の一形態に係る電界効果トランジスタの第2の観点によれば、300K以下の温度条件で動作することが想定された電界効果トランジスタであって、5.17を超える仕事関数WFpを有するゲート電極材により形成されたゲート電極を備えているpチャネル電界効果トランジスタを含むことを特徴とする。
本発明の実施の一形態に係る電界効果トランジスタは、上記構成により、基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現することができる。
以下、本発明に係る電界効果トランジスタ(MOSFET)の実施の形態について、図面を参照しながら詳細に説明する。
本発明の各実施の形態に係る電界効果トランジスタにおいては、基板バイアス電圧Vsubを印加することなく、低温条件下におけるMOSFETの閾値電圧を調整すべく、従来用いられることのなかった範囲の値の仕事関数(Work Function:以下、「WF」と記載することがある。)を有するゲート電極材によりMOSFETのゲート電極を形成する。
ここで、「低温」とは、室温以下の温度をいい、例えば、300K、260K、240K、200K、150K、77K、50K等の温度を想定している。
そこで、本発明の各実施の形態に係る電界効果トランジスタにおいては、斯かる低温条件下でのMOSFETの動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材を選択し、又は、調整して作製し、そのゲート電極材によりMOSFETのゲート電極を形成する。
具体的には、nチャネルMOSFETのゲート電極材として、4.05未満の仕事関数を有する材料を使用することとし、温度100Kの変化に対してMOSFETの閾値電圧が50乃至80mV程度変化することを考慮すると、nチャネルMOSFETのゲート電極材の仕事関数WFnは、温度Tempに関し、以下の不等式(1)を満たすものとするとよい。
4.05-(300-Temp)×0.08/100<WFn<4.05-(300-Temp)×0.05/100 (1)
また、pチャネルMOSFETのゲート電極材として、5.17を超える仕事関数を有する材料を使用することとし、温度100Kの変化に対してMOSFETの閾値電圧が50乃至80mV程度変化することを考慮すると、pチャネルMOSFETのゲート電極材の仕事関数WFpは、温度Tempに関し、以下の不等式(2)を満たすものとするとよい。
5.17+(300-Temp)×0.05/100<WFp<5.17+(300-Temp)×0.08/100 (2)
図3は、本発明の各実施の形態に係る電界効果トランジスタにおけるnチャネルMOSFET(a)及びpチャネルMOSFET(b)にそれぞれ使用するゲート電極材の仕事関数の範囲を示すグラフである。
4.05-(300-Temp)×0.08/100<WFn<4.05-(300-Temp)×0.05/100 (1)
また、pチャネルMOSFETのゲート電極材として、5.17を超える仕事関数を有する材料を使用することとし、温度100Kの変化に対してMOSFETの閾値電圧が50乃至80mV程度変化することを考慮すると、pチャネルMOSFETのゲート電極材の仕事関数WFpは、温度Tempに関し、以下の不等式(2)を満たすものとするとよい。
5.17+(300-Temp)×0.05/100<WFp<5.17+(300-Temp)×0.08/100 (2)
図3は、本発明の各実施の形態に係る電界効果トランジスタにおけるnチャネルMOSFET(a)及びpチャネルMOSFET(b)にそれぞれ使用するゲート電極材の仕事関数の範囲を示すグラフである。
nチャネルMOSFETのゲート電極材として使用する材料の仕事関数の範囲は、上記不等式(1)によって画定される範囲であり、図3(a)に示されている。
pチャネルMOSFETのゲート電極材として使用する材料の仕事関数の範囲は、上記不等式(2)によって画定される範囲であり、図3(b)に示されている。
従来のMOSFETのゲート電極材として使用する材料の仕事関数WFは、エネルギーバンドにおける伝導帯の下端のエネルギーEcに相当する4.05以上、価電子帯の上端のエネルギーEv相当する5.17以下、即ち、4.05≦WF≦5.17の範囲に例外なく含まれていた。
一方、本発明の各実施の形態に係る電界効果トランジスタにおいては、MOSFETのゲート電極を形成するためのゲート電極材として、前述の低温条件下でのMOSFETの動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材を選択し、又は、調整して作製する。
nチャネルMOSFETのゲート電極材としては、4.05未満の仕事関数を有する材料を使用するが、例えば温度77Kでの動作を想定すると、チタン(Ti:WF=3.9)、アルゴンイオン(Ar+)が注入されたモリブデン(Mo:WF=3.9)、窒素(N)濃度により仕事関数の制御を行った窒化タンタル(TaN:WF=3.4乃至4.0)等を使用することができる。
pチャネルMOSFETのゲート電極材としては、5.17を超える仕事関数を有する材料を使用するが、同様に温度77Kでの動作を想定すると、チタンニッケル(TiNi:WF=5.3)、ニッケルゲルマニウム(NiGe:WF=5.2)、プラチナ(Pt=5.2)等を使用することができる。
MOSFETの閾値電圧の変化量は温度によって一意的に決まるため、想定する動作温度に従って、適当な仕事関数を有するゲート電極材を選択し、又は、調整して作製する。
尚、本発明の各実施の形態に係る電界効果トランジスタのように低温動作用に設計した素子を室温条件下で動作させる際には、ソース・基板間が逆バイアスとなる逆バイアス電圧の印加を行う。この場合には、MOSFETがオフの状態でもソース・基板間に順方向電流が流れる等の素子構造上の問題は発生しない。
ところで、前述のように、pチャネルMOSFETは、基板バイアス電圧Vsub印加によってホット・キャリア耐性が改善する一方、nチャネルMOSFETは、基板バイアス電圧Vsub印加によってホット・キャリア耐性が劣化する。
そこで、素子のホット・キャリア耐性を考慮すると、pチャネルMOSFETにのみ閾値電圧調整のための基板バイアス電圧Vsub印加を行い、nチャネルMOSFETには基板バイアス電圧Vsub印加を行わない設定が考えられる。
従って、この設定を行う場合は、nチャネルMOSFETには、基板バイアス電圧Vsub印加を行わないので、上述の通りの仕事関数を有する材料をゲート電極材として使用する一方、pチャネルMOSFETには、基板バイアス電圧Vsub印加を行って、従来のMOSFETと同様のポリシリコン(poly−Si)や、ポリシリコンにゲルマニウムを混合したポリシリコンゲルマニウム(poly−SiGe)等をゲート電極材として使用する。
以下、本発明の各実施の形態に係る電界効果トランジスタについて、それらの製造工程と共に、より詳細に説明する。
図4乃至図7は、本発明の第1の実施の形態に係る電界効果トランジスタの製造工程を示す断面図であり、各図(a)がnチャネルMOSFET、各図(b)がpチャネルMOSFETを示している。
本発明の第1の実施の形態に係る電界効果トランジスタにおいては、nチャネルMOSFET及びpチャネルMOSFET共に、閾値電圧調整のための基板バイアス電圧Vsub印加を行わないこととし、ゲート電極を形成するためのゲート電極材として、想定する低温条件下でのMOSFETの動作時に閾値電圧が低くなるような、図3を参照して説明した通りの仕事関数を有するゲート電極材を選択し、又は、調整して作製し、それらのゲート電極材によりゲート電極をそれぞれ形成する。
先ず、図4に示すように、n型又はp型のシリコン基板1上に、埋め込み素子分離法により深さ2000乃至3500Åの素子分離絶縁膜2を形成する。
素子分離絶縁膜2の間の能動素子部では、シリコン基板1の表面に厚さ200Å以下の酸化膜が形成され、その後、ウェル領域3及びチャネル領域4の形成のためのイオン注入、活性化RTA(Rapid Thermal Annealing:短時間アニール)を行う。典型的なイオン注入条件は、n型ウェルはリン(P)イオンを加速電圧500KeV、ドーズ量3.0×1013個/cm−2、そのチャネルは硼素(B)イオンを加速電圧10KeV、ドーズ量1.5×1013個/cm−2で行い、p型ウェルは硼素(B)イオンを加速電圧260KeV、ドーズ量2.0×1013個/cm−2、そのチャネルは砒素(As)イオンを加速電圧80KeV、ドーズ量1.0×1013個/cm−2で行う。
その後、熱酸化法又はLPCVD(Low Pressure Chemical Vaper Deposition)法により厚さ5乃至60Åのゲート絶縁膜5を形成し、さらに、厚さ500乃至2000Åのゲート電極材を堆積して、光リソグラフィ法、X線リソグラフィ法又は電子ビームリソグラフィ法によって、ゲート長100乃至1500Åとなるようにゲートパターニングを行い、ゲート電極6を形成する(以上、図4参照。)。
本発明の第1の実施の形態に係る電界効果トランジスタにおいては、nチャネルMOSFETとpチャネルMOSFETとに、想定する低温条件下での動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材をそれぞれ選択し、又は、調整して作製し、それらのゲート電極材によりゲート電極をそれぞれ形成する。本実施の形態では、nチャネルMOSFET及びpチャネルMOSFETのゲート電極は、それぞれ適当な電極材で、従って、相互に異なる電極材で形成する必要がある。
ゲート電極の形成方法としては、上述のようなパターニングにより形成する方法の他、ダミーゲートを形成してダマシンゲートプロセスにより形成する方法等、数通りの形成方法が考えられるので、ゲート電極の形成については、より詳細に後述する。
図4乃至図7では、nチャネルMOSFET領域及びpチャネルMOSFET領域に形成されたゲート電極6が示されているが、後述するゲート電極の形成工程により、nチャネルMOSFET及びpチャネルMOSFETのゲート電極は、相互に異なる電極材で形成されることになる。
尚、ゲート絶縁膜5としては、酸化シリコン(SiO2)の他、酸窒化シリコン(SiON)、窒化シリコン(SiN)、さらに、高誘電体の酸化タンタル(Ta2O5)、酸化ハフニウム(HfO2)等の膜を形成するとよい。
ゲート電極6の形成後、図5に示すように、浅い拡散層7の形成を行う。拡散層7を形成する際の条件の一例は、次の通りである。拡散層7がn型の場合は、例えば、砒素(As)イオンを加速電圧1乃至5KeV、ドーズ量5.0×1014乃至1.5×1015個/cm−2でイオン注入を行い、拡散層7がp型の場合は、例えば、弗化硼素(BF2)イオン又は硼素(B)イオンを加速電圧1乃至3KeV、ドーズ量5.0×1014乃至1.5×1015個/cm−2でイオン注入を行い、その後、活性化RTAを行う(以上、図5参照)。
拡散層7の形成後、図6に示すように、ゲート側壁8の形成を行う。
ゲート側壁8の形成後、図7に示すように、高濃度拡散層9を形成して活性化RTAを行う。さらに、弗酸処理を行って自然酸化膜を除去し、高濃度拡散層9の表面部にシリサイド層10の形成を行う。ニッケル(Ni)シリサイド層を形成する場合、ニッケル(Ni)層をスパッタにより堆積した後、シリサイド化のためのRTAを行う。温度400乃至500℃のRTAを行ってニッケルシリサイド層の形成を行った後、硫酸と過酸化水素水との混合溶液によりエッチングを行うと、ニッケルシリサイド層の形成によるサリサイドプロセスが完了し、図7(a)、図7(b)にそれぞれ示すように、nチャネルMOSFET、pチャネルMOSFETの主要部が完成する。
尚、ニッケル(Ni)層をスパッタにより堆積した後に、窒化チタン(TiN)層を堆積してもよい。また、ニッケル(Ni)層をスパッタにより堆積した後に、温度250乃至400℃の低温RTAを一度行ってから、硫酸と過酸化水素水との混合溶液によりエッチングを行い、さらに、低シート抵抗化のために温度400乃至500℃のRTAを再度行う2ステップアニールのプロセスを採用してもよい。
また、高濃度拡散層9の形成前後に、シリコン層の選択的エピタキシャル成長プロセスやシリコンゲルマニウム層の選択的成長プロセスを行ってもよい。
ゲート電極6が金属により形成されている場合には、ゲート電極6上にシリサイド形成は行わない。
CMOSデバイスの製造においては、図7に示す断面構造が完成した後に、コンタクトホール形成のためのRIE(Reactive Ion Etching:反応性イオンエッチング)によってシリサイド層10が食刻されて接合リーク特性が劣化することを防止するため、層間膜材に対してRIEにおける選択比の高い膜をシリサイド層10上に形成する。
その後、層間膜としてTEOS(TetraEthylOrthoSilicate又はTetraEthoxySilane:Si(OCH2CH3)4)、BPSG(Borophospho Silicate Glass)、窒化シリコン(SiN)等を堆積し、平坦化のためのCMP(Chemical Mechanical Polishing:機械化学研磨)を行う。
CMPを行った後、リソグラフィ法によりレジストマスクを形成した状態でRIEを行うことによりコンタクトホールを形成し、バリアメタルとして、チタン(Ti)層、窒化チタン(TiN)層等を堆積し、さらに、タングステン(W)層を選択的に成長させ又は全面に形成した後、CMPを行う。
最後に、配線となる金属層を堆積した後、リソグラフィ法により配線パターニングを行うと、CMOSデバイスが完成する。
図8は、ゲート電極形成方法の第1の例を示す断面図であり、図9は、ゲート電極形成方法の第2の例を示す断面図であり、図10及び図11は、ゲート電極形成方法の第3の例を示す断面図である。
図8に示すゲート電極形成方法の第1の例においては、ゲート絶縁膜5の形成後、ゲート絶縁膜5上にチタン(Ti)層11をスパッタにより堆積し、さらにニッケル(Ni)層12をスパッタにより堆積した後に、pチャネルMOSFET領域にレジストマスクを形成してnチャネルMOSFET領域のニッケル層12を除去する。
レジストマスク除去後、窒化処理することによりニッケルチタン(NiTi)の合金膜をpチャネルMOSFET領域に形成し、その後、ゲート加工を行うことによって、nチャネルMOSFET領域には仕事関数3.9のチタン(Ti)からなるゲート電極6を、pチャネルMOSFET領域には仕事関数5.3のニッケルチタン(NiTi)からなるゲート電極6を、それぞれ形成することができる。
図9に示すゲート電極形成方法の第2の例においては、ゲート絶縁膜5の形成後、ゲート絶縁膜5上にモリブデン(Mo)層13を堆積した後、pチャネルMOSFET領域をレジストマスク14により被覆してアルゴンイオン(Ar+)を照射することにより、アルゴンイオン(Ar+)が注入された仕事関数3.9のモリブデン(Mo)からなるゲート電極6を、nチャネルMOSFET領域に形成することができる。
一方、pチャネルMOSFET領域には、ポリシリコンゲルマニウム(poly−SiGe)によりゲート電極を形成し、さらに、そのゲート電極をニッケルシリサイドとして完全にシリサイド化して、仕事関数5.2のニッケルゲルマニウム(NiGe)からなるゲート電極6を形成することができる。
図10及び図11に示すゲート電極形成方法の第3の例においては、例えば、先ず、pチャネルMOSFETに適当な仕事関数を有するゲート電極材によりゲート電極6を形成しておく。
そして、図10に示すように、層間膜17を形成した後、ゲート電極6の上面が露出するようにCMPを行い、酸化シリコン(SiO2)、窒化シリコン(SiN)等からなるキャップ層18をpチャネルMOSFET領域に形成されているゲート電極6上に形成してから、nチャネルMOSFET領域に形成されているゲート電極6をRIE等によってくり抜く。
その後、図11に示すように、nチャネルMOSFETに適当な仕事関数を有するゲート電極材を、例えば、ダマシンプロセスによって埋め込むことにより、ゲート電極15を形成することができる。
以上のように、本発明の第1の実施の形態に係る電界効果トランジスタは、nチャネルMOSFET及びpチャネルMOSFET共に、想定する低温条件下での動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材をそれぞれ選択し、又は、調整して作製し、それらのゲート電極材によりnチャネルMOSFETとpチャネルMOSFETとにゲート電極をそれぞれ形成しているので、チャネルへのイオン注入による閾値電圧調整や、閾値電圧調整のための基板バイアス電圧Vsub印加を行うことなく、想定する低温条件下でnチャネルMOSFET及びpチャネルMOSFETについて所望の閾値電圧を得ることができる。
また、本発明の第1の実施の形態に係る電界効果トランジスタでは、nチャネルMOSFET及びpチャネルMOSFETのいずれについても基板バイアス電圧Vsub印加を行わないので、特にnチャネルMOSFETにおいてホット・キャリア耐性等の信頼性の低下がなく、煩雑な回路構成を排除することができる。
図12乃至図16は、本発明の第2の実施の形態に係る電界効果トランジスタの製造工程を示す断面図であり、各図(a)がnチャネルMOSFET、各図(b)がpチャネルMOSFETを示している。
本発明の第2の実施の形態に係る電界効果トランジスタにおいては、nチャネルMOSFETには、閾値電圧調整のための基板バイアス電圧Vsub印加を行わないこととし、ゲート電極を形成するためのゲート電極材として、想定する低温条件下でのMOSFETの動作時に閾値電圧が低くなるような、図3(a)を参照して説明した通りの仕事関数を有するゲート電極材を選択し、又は、調整して作製する一方、pチャネルMOSFETには、想定する低温条件下でのMOSFETの動作時に閾値電圧調整のための基板バイアス電圧Vsub印加を行うこととし、ゲート電極を形成するためのゲート電極材として、従来より使用されているゲート電極材を選択し、又は、調整して作製し、それらのゲート電極材によりゲート電極をそれぞれ形成する。
尚、pチャネルMOSFETのゲート電極材としては、例えば、ポリシリコン(poly−Si)、ポリシリコンゲルマニウム(poly−SiGe)等をゲート電極材として使用する。
図12に示すように、ゲート電極6の形成までの製造工程は、図4に示した本発明の第1の実施の形態に係る電界効果トランジスタの製造工程とほぼ同様であるが、ここでは、先ず、ゲート電極材として、pチャネルMOSFETのゲート電極6を形成するためのゲート電極材、例えばポリシリコンゲルマニウム(poly−SiGe)を用いて、nチャネルMOSFET及びpチャネルMOSFETのゲート電極6を形成する。尚、本発明の第2の実施の形態に係る電界効果トランジスタの製造工程においては、ゲート電極6の上面部に、窒化シリコン(SiN)からなるキャップ膜16を形成しておく。本発明の第2の実施の形態に係る電界効果トランジスタの製造工程においても、ゲート電極の形成方法としては数通りの形成方法が考えられるが、ここでは、その一例を示す。
ゲート電極6の上面部に形成されているキャップ膜16を、図13に示すように、エッチングによりpチャネルMOSFET領域のもののみ除去した後、図5及び図6に示した本発明の第1の実施の形態に係る電界効果トランジスタの製造工程と同様に浅い拡散層7を形成し、さらに、ゲート側壁8の形成を行う。尚、pチャネルMOSFET領域のキャップ膜16を除去するのは、ゲート側壁8の形成後であってもよい。
ゲート側壁8の形成後、図7に示した本発明の第1の実施の形態に係る電界効果トランジスタの製造工程と同様に、高濃度拡散層9、シリサイド層10の形成を行う。但し、本発明の第2の実施の形態に係る電界効果トランジスタの製造工程においては、pチャネルMOSFET領域のゲート電極6の上面が露出しているので、図14に示すように、pチャネルMOSFET領域のみ、ゲート電極6の上面部にもシリサイド層10が形成される。
シリサイド層10の形成後、図15に示すように、層間膜19を形成し、nチャネルMOSFET領域のゲート電極6の上面部に形成されているキャップ膜16をストッパ膜としてCMPを行い、nチャネルMOSFET領域のみ、キャップ膜16及びゲート電極6をRIE等によってくり抜く。
その後、図16に示すように、nチャネルMOSFETに適当な仕事関数を有するゲート電極材を、例えば、ダマシンプロセスによって埋め込むことにより、ゲート電極15を形成することができる。
以上のように、本発明の第2の実施の形態に係る電界効果トランジスタは、nチャネルMOSFETには、想定する低温条件下での動作時に閾値電圧が低くなるような仕事関数を有するゲート電極材をそれぞれ選択し、又は、調整して作製し、そのゲート電極材によりゲート電極15を形成しているので、チャネルへのイオン注入による閾値電圧調整や、閾値電圧調整のための基板バイアス電圧Vsub印加を行うことなく、想定する低温条件下でnチャネルMOSFETについて所望の閾値電圧を得ることができる。
また、本発明の第2の実施の形態に係る電界効果トランジスタでは、nチャネルMOSFETについては基板バイアス電圧Vsub印加を行わないので、ホット・キャリア耐性等の信頼性の低下を防止することができる。
一方、pチャネルMOSFETには、ゲート電極を形成するためのゲート電極材として、従来より使用されているゲート電極材を選択し、又は、調整して作製し、そのゲート電極材によりゲート電極を形成すると共に、想定する低温条件下でのMOSFETの動作時に閾値電圧調整のための基板バイアス電圧Vsub印加を行うので、pチャネルMOSFETについてはホット・キャリア耐性等の信頼性の向上を図ることができる。
1 シリコン基板
2 素子分離絶縁膜
3 ウェル領域
4 チャネル領域
5 ゲート絶縁膜
6 ゲート電極
7 浅い拡散層
8 ゲート側壁
9 高濃度拡散層
10 シリサイド層
11 チタン(Ti)層
12 ニッケル(Ni)層
13 モリブデン(Mo)層
14 レジスト
15 ゲート電極
16 キャップ膜
17 層間膜
18 キャップ層
19 層間膜
2 素子分離絶縁膜
3 ウェル領域
4 チャネル領域
5 ゲート絶縁膜
6 ゲート電極
7 浅い拡散層
8 ゲート側壁
9 高濃度拡散層
10 シリサイド層
11 チタン(Ti)層
12 ニッケル(Ni)層
13 モリブデン(Mo)層
14 レジスト
15 ゲート電極
16 キャップ膜
17 層間膜
18 キャップ層
19 層間膜
Claims (5)
- 300K以下の温度条件で動作することが想定された電界効果トランジスタであって、4.05未満の仕事関数WFnを有するゲート電極材により形成されたゲート電極を備えているnチャネル電界効果トランジスタを含むことを特徴とする電界効果トランジスタ。
- 前記仕事関数WFnは、温度Tempに関し、以下の不等式
4.05-(300-Temp)×0.08/100<WFn<4.05-(300-Temp)×0.05/100
を満たすことを特徴とする請求項1に記載の電界効果トランジスタ。 - 前記温度条件での動作時に閾値電圧調整のための基板バイアス電圧印加が行われるpチャネル電界効果トランジスタをさらに含むことを特徴とする請求項1又は2に記載の電界効果トランジスタ。
- 300K以下の温度条件で動作することが想定された電界効果トランジスタであって、5.17を超える仕事関数WFpを有するゲート電極材により形成されたゲート電極を備えているpチャネル電界効果トランジスタを含むことを特徴とする電界効果トランジスタ。
- 前記仕事関数WFpは、温度Tempに関し、以下の不等式
5.17+(300-Temp)×0.05/100<WFp<5.17+(300-Temp)×0.08/100
を満たすことを特徴とする請求項4に記載の電界効果トランジスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004272166A JP2006086464A (ja) | 2004-09-17 | 2004-09-17 | 電界効果トランジスタ |
US11/203,402 US20060063314A1 (en) | 2004-09-17 | 2005-08-15 | Field effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004272166A JP2006086464A (ja) | 2004-09-17 | 2004-09-17 | 電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006086464A true JP2006086464A (ja) | 2006-03-30 |
Family
ID=36074576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004272166A Abandoned JP2006086464A (ja) | 2004-09-17 | 2004-09-17 | 電界効果トランジスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US20060063314A1 (ja) |
JP (1) | JP2006086464A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8179655B2 (en) | 2008-03-28 | 2012-05-15 | Pulse Electronics, Inc. | Surge protection apparatus and methods |
US9136111B1 (en) * | 2011-07-01 | 2015-09-15 | Bae Systems Information And Electronic Systems Integration Inc. | Field effect transistors with gate electrodes having Ni and Ti metal layers |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU2001234468A1 (en) * | 2000-01-19 | 2001-07-31 | North Carolina State University | Lanthanum oxide-based gate dielectrics for integrated circuit field effect transistors and methods of fabricating same |
JP2003338469A (ja) * | 2002-05-21 | 2003-11-28 | Fujitsu Ltd | 研磨剤、研磨方法および洗浄方法 |
JP3904512B2 (ja) * | 2002-12-24 | 2007-04-11 | シャープ株式会社 | 半導体装置およびその製造方法、並びに半導体装置を備えた電子機器 |
-
2004
- 2004-09-17 JP JP2004272166A patent/JP2006086464A/ja not_active Abandoned
-
2005
- 2005-08-15 US US11/203,402 patent/US20060063314A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20060063314A1 (en) | 2006-03-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
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|
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